JPH0799628B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0799628B2 JPH0799628B2 JP62251926A JP25192687A JPH0799628B2 JP H0799628 B2 JPH0799628 B2 JP H0799628B2 JP 62251926 A JP62251926 A JP 62251926A JP 25192687 A JP25192687 A JP 25192687A JP H0799628 B2 JPH0799628 B2 JP H0799628B2
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- Japan
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- word line
- refresh
- sense amplifier
- connection point
- delay
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はリフレッシュ機能を有する半導体記憶装置に
関し、特にダイナミックRAMのリフレッシュ制御に関す
る。
関し、特にダイナミックRAMのリフレッシュ制御に関す
る。
従来のリフレッシュ制御回路として、電子通信学会論文
誌（Ｃ）,vol.J−66C,1,pp.62−69,（昭和58年１月）に
開示されたものがある。第５図はそのブロック構成図で
ある。
誌（Ｃ）,vol.J−66C,1,pp.62−69,（昭和58年１月）に
開示されたものがある。第５図はそのブロック構成図で
ある。
同図において、１はリフレッシュ制御回路、２はタイ
マ、３はリフレッシュ制御部、４はリフレッシュアドレ
スカウンタ、５はマルチプレクサ、６は▲▼制御
部、７は▲▼制御部である。▲▼はリフレ
ッシュ制御信号であり、専用入力ピンからの入力信号ま
たは他の複数の入力信号からの組合せにより発生する信
号である。また、A0〜A6はアドレス入力信号、▲
▼は行アドレス・ストローブ信号、▲▼は列アド
レス・ストローブ信号でる。
マ、３はリフレッシュ制御部、４はリフレッシュアドレ
スカウンタ、５はマルチプレクサ、６は▲▼制御
部、７は▲▼制御部である。▲▼はリフレ
ッシュ制御信号であり、専用入力ピンからの入力信号ま
たは他の複数の入力信号からの組合せにより発生する信
号である。また、A0〜A6はアドレス入力信号、▲
▼は行アドレス・ストローブ信号、▲▼は列アド
レス・ストローブ信号でる。
リフレッシュアドレスカウンタ４は、第６図の詳細な回
路図で示したように多段のトグルフリップフロップFFよ
り構成され、内部リフレッシュ時のみリフレッシュアド
レスとして利用される。また、マルチプレクサ５は第６
図で示すように、外部信号であるアドレス入力信号A0〜
A6をトランジスタTr1を介して、内部信号であるリフレ
ッシュアドレスカウンタ４の出力信号Q0〜Q6をトランジ
スタTr2を介してアドレスバッファ８の入力部に接続し
ており、トランジスタTr1の制御電極にマルチプレクス
反転信号▲▼を、トランジスタTr2の制御電極に
マルチプレクス信号MUXを送ることで、いずれかの信号
（A0〜A6あるいはQ0〜Q6）を有効としている。また、ア
ドレス入力信号A0〜A6，マルチプレクサ５間にはアドレ
スラッチ信号ALが制御電極に印加されるトランジスタ
Tr3が設けられている。
路図で示したように多段のトグルフリップフロップFFよ
り構成され、内部リフレッシュ時のみリフレッシュアド
レスとして利用される。また、マルチプレクサ５は第６
図で示すように、外部信号であるアドレス入力信号A0〜
A6をトランジスタTr1を介して、内部信号であるリフレ
ッシュアドレスカウンタ４の出力信号Q0〜Q6をトランジ
スタTr2を介してアドレスバッファ８の入力部に接続し
ており、トランジスタTr1の制御電極にマルチプレクス
反転信号▲▼を、トランジスタTr2の制御電極に
マルチプレクス信号MUXを送ることで、いずれかの信号
（A0〜A6あるいはQ0〜Q6）を有効としている。また、ア
ドレス入力信号A0〜A6，マルチプレクサ５間にはアドレ
スラッチ信号ALが制御電極に印加されるトランジスタ
Tr3が設けられている。
第７図は第５図，第６図で示したリフレッシュ制御回路
を有するダイナミックRAMのリフレッシュ動作を示した
波形図である。以下、同図を参照しつつ動作の説明をす
る。
を有するダイナミックRAMのリフレッシュ動作を示した
波形図である。以下、同図を参照しつつ動作の説明をす
る。
信号▲▼が“L"から“H"になってから、信号▲
▼のプリチャージ時間に等しい時間が経過した後、
リフレッシュ制御信号▲▼を“H"から“L"にする
ことが許される。この間の時間は図示しないセンスアン
プ系のプリチャージに必要な時間である。オートリフレ
ッシュは時刻t0において信号▲▼を“H"から“L"
にすることにより開始され、そのシーケンスは次のよう
になる。
▼のプリチャージ時間に等しい時間が経過した後、
リフレッシュ制御信号▲▼を“H"から“L"にする
ことが許される。この間の時間は図示しないセンスアン
プ系のプリチャージに必要な時間である。オートリフレ
ッシュは時刻t0において信号▲▼を“H"から“L"
にすることにより開始され、そのシーケンスは次のよう
になる。
時刻t1；マルチプレクス信号MUXが“H"になり、マルチ
プレクス反転信号▲▼が“L"になってマルチプレ
クサ５によりリフレッシュアドレスカウンタ４からの出
力Q0〜Q6がアドレスバッファ８に入力される。リフレッ
シュ制御部３からの▲▼制御部６に、立上りを信
号▲▼より数ns遅らせた信号▲▼がナン
ドゲートを介して入力されると、内部のRAS信号（Int.R
AS）が“L"から“H"になる。
プレクス反転信号▲▼が“L"になってマルチプレ
クサ５によりリフレッシュアドレスカウンタ４からの出
力Q0〜Q6がアドレスバッファ８に入力される。リフレッ
シュ制御部３からの▲▼制御部６に、立上りを信
号▲▼より数ns遅らせた信号▲▼がナン
ドゲートを介して入力されると、内部のRAS信号（Int.R
AS）が“L"から“H"になる。
時刻t2；信号Int.RASをトリガにしてアドレスバッファ
８が活性化され、リフレッシュアドレスカウンタ４によ
って決まるアドレスの組合せが図示しないロウデコーダ
に入力される。そして、次にワード線クロックφXが
“L"から“H"に立ち上る。回路設計上、この時点からリ
フレッシュアドレスカウンタ４のカウントアップを開始
するようにすれば、アドレスバッファ８へのデータのと
り込みは時刻t1の時点で完了しているので、このカウン
トアップは何の影響もアドレスバッファ８に与えないよ
うにできる。
８が活性化され、リフレッシュアドレスカウンタ４によ
って決まるアドレスの組合せが図示しないロウデコーダ
に入力される。そして、次にワード線クロックφXが
“L"から“H"に立ち上る。回路設計上、この時点からリ
フレッシュアドレスカウンタ４のカウントアップを開始
するようにすれば、アドレスバッファ８へのデータのと
り込みは時刻t1の時点で完了しているので、このカウン
トアップは何の影響もアドレスバッファ８に与えないよ
うにできる。
時刻t3；センスアンプが活性化され、メモリセルの情報
がセンスアンプで判定されるとともに、メモリセルへの
再書き込み、すなわちリフレッシュが行われる。
がセンスアンプで判定されるとともに、メモリセルへの
再書き込み、すなわちリフレッシュが行われる。
時刻t4；▲▼制御部６がリフレッシュ終了信号RE
F ENDをリフレッシュ制御部３に発生し、これをトリガ
にして信号▲▼が“L"から“H"に戻る。従っ
て、信号Int.RASが“H"から“L"になり、再びセンスア
ンプ系のプリチャージが開始され、次のメモリ動作ある
いはリフレッシュ動作に備える。
F ENDをリフレッシュ制御部３に発生し、これをトリガ
にして信号▲▼が“L"から“H"に戻る。従っ
て、信号Int.RASが“H"から“L"になり、再びセンスア
ンプ系のプリチャージが開始され、次のメモリ動作ある
いはリフレッシュ動作に備える。
また、タイマ２により内部リフレッシュを自動的に開始
させるリフレッシュサイクルの場合は、信号▲▼
の代りにタイマ２からのリフレッシュ要求信号REF REQ
により内部リフレッシュ・サイクルが実行される。
させるリフレッシュサイクルの場合は、信号▲▼
の代りにタイマ２からのリフレッシュ要求信号REF REQ
により内部リフレッシュ・サイクルが実行される。
従来のダイナミックRAMのリフレッシュ制御回路は以上
のように構成されているので、リフレッシュサイクルに
おいてワード線クロックφXが立上った時点以降の動作
は、通常の読出し／書込みサイクルと同様であり、ビッ
ト線電位間の微小電位差を感知し、増幅するセンスアン
プの感度も同一である。
のように構成されているので、リフレッシュサイクルに
おいてワード線クロックφXが立上った時点以降の動作
は、通常の読出し／書込みサイクルと同様であり、ビッ
ト線電位間の微小電位差を感知し、増幅するセンスアン
プの感度も同一である。
しかしながら、ダイナミックRAMの大容量化に伴いリフ
レッシュ周期が長くなり、種々のリーク電流により失わ
れたメモリセルの記憶電荷をビット線に読み出しリフレ
ッシュ動作を行う場合、通常の読出し／書込みサイクル
と同一のセンスアンプの感度では、誤って感知・増幅さ
れてしまう可能性が増大するという問題点があった。
レッシュ周期が長くなり、種々のリーク電流により失わ
れたメモリセルの記憶電荷をビット線に読み出しリフレ
ッシュ動作を行う場合、通常の読出し／書込みサイクル
と同一のセンスアンプの感度では、誤って感知・増幅さ
れてしまう可能性が増大するという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、読出し／書込み動作を損ほることなく、リフ
レッシュ周期が長くなっても確実にリフレッシュ動作を
行うことができる半導体記憶装置を得ることを目的とす
る。
たもので、読出し／書込み動作を損ほることなく、リフ
レッシュ周期が長くなっても確実にリフレッシュ動作を
行うことができる半導体記憶装置を得ることを目的とす
る。
この発明にかかる半導体記憶装置は、接続点を有し、接
続点の電位が放電によって低下することにより活性化さ
れ、メモリセルから読みだされたデータを検知・増幅す
るためのセンスアンプと、リフレッシュ動作時には接続
点の電位を、通常動作時の接続点の電位が低下する期間
より長い期間をもって低下させるセンスアンプ活性化手
段とを備える。
続点の電位が放電によって低下することにより活性化さ
れ、メモリセルから読みだされたデータを検知・増幅す
るためのセンスアンプと、リフレッシュ動作時には接続
点の電位を、通常動作時の接続点の電位が低下する期間
より長い期間をもって低下させるセンスアンプ活性化手
段とを備える。
この発明においては、接続点の電位を放電により緩やか
に低下させる期間を、リフレッシュ動作時には通常動作
時よりも長く設定しているため、通常動作時においては
ビット線間に生じる電位差が大きく増幅される。
に低下させる期間を、リフレッシュ動作時には通常動作
時よりも長く設定しているため、通常動作時においては
ビット線間に生じる電位差が大きく増幅される。
第１図はこの発明の一実施例であるダイナミックRAMに
おけるセンスアンプ系を示した回路構成図である。同図
においてMCはメモリセルであり、直列に接続される１個
のトランジスタQ1とメモリキャパシタC1により構成さ
れ、メモリキャパシタC1の一方電極に一定電圧Vcpが印
加されている。また、トランジスタQ1の一方電極はビッ
ト線BL（▲▼）に接続され、制御電極にはワード線
WLが接続されている。
おけるセンスアンプ系を示した回路構成図である。同図
においてMCはメモリセルであり、直列に接続される１個
のトランジスタQ1とメモリキャパシタC1により構成さ
れ、メモリキャパシタC1の一方電極に一定電圧Vcpが印
加されている。また、トランジスタQ1の一方電極はビッ
ト線BL（▲▼）に接続され、制御電極にはワード線
WLが接続されている。
11はセンスアンプでありトランジスタQ2,Q3によりバラ
ンス型フリップフロップを構成しており、ビット線BL,
▲▼間に１つ設けられ、ビット線BL,▲▼間の
電位差を感知し増幅する。具体的にはビット線BLにトラ
ンジスタQ2の一方電極及びトランジスタQ3の制御電極を
接続し、ビット線▲▼にトランジスタQ3の一方電極
及びトランジスタQ2の制御電極を接続し、トランジスタ
Q2,Q3の他方電極を接続点Ｎに共通接続している。ま
た、各センスアンプ11は接続点Ｎを介して接続線Ｌに接
続されている。
ンス型フリップフロップを構成しており、ビット線BL,
▲▼間に１つ設けられ、ビット線BL,▲▼間の
電位差を感知し増幅する。具体的にはビット線BLにトラ
ンジスタQ2の一方電極及びトランジスタQ3の制御電極を
接続し、ビット線▲▼にトランジスタQ3の一方電極
及びトランジスタQ2の制御電極を接続し、トランジスタ
Q2,Q3の他方電極を接続点Ｎに共通接続している。ま
た、各センスアンプ11は接続点Ｎを介して接続線Ｌに接
続されている。
12は放電回路であり、接続線Ｌに接続されており、ワー
ド線クロックφX，リフレッシュ制御信号REF,▲
▼を入力信号としている。
ド線クロックφX，リフレッシュ制御信号REF,▲
▼を入力信号としている。
放電回路12内に接続線Ｌを一方電極、接地レベルを他方
電極に接続したトランジスタQ4,Q5を設けており、トラ
ンジスタQ4のチャネル幅は小さくトランジスタQ5のチャ
ネル幅は大きく設定している。また、ワード線クロック
φXは遅延回路13を介してトランジスタQ4の制御電極に
信号S1として印加され、遅延回路13,スイッチSW1,遅延
回路14を介してトランジスタQ5の制御電極（経路R1）
に、遅延回路13,スイッチSW2,遅延回路15,16を介してト
ランジスタQ5の制御電極（経路R2）に信号S2として印加
される スイッチSW1はリフレッシュ制御信号REFが“L"レベルで
閉じ、スイッチSW2はリフレッシュ制御信号▲▼
が“L"レベル（REFが“H"レベル）で閉じる。従って、
スイッチSW1,SW2が同時に閉じることはない。また、遅
延回路13は時間ta分、遅延回路14,15は時間tb分、遅延
回路16は時間tc分、信号伝播を遅延させる回路である。
電極に接続したトランジスタQ4,Q5を設けており、トラ
ンジスタQ4のチャネル幅は小さくトランジスタQ5のチャ
ネル幅は大きく設定している。また、ワード線クロック
φXは遅延回路13を介してトランジスタQ4の制御電極に
信号S1として印加され、遅延回路13,スイッチSW1,遅延
回路14を介してトランジスタQ5の制御電極（経路R1）
に、遅延回路13,スイッチSW2,遅延回路15,16を介してト
ランジスタQ5の制御電極（経路R2）に信号S2として印加
される スイッチSW1はリフレッシュ制御信号REFが“L"レベルで
閉じ、スイッチSW2はリフレッシュ制御信号▲▼
が“L"レベル（REFが“H"レベル）で閉じる。従って、
スイッチSW1,SW2が同時に閉じることはない。また、遅
延回路13は時間ta分、遅延回路14,15は時間tb分、遅延
回路16は時間tc分、信号伝播を遅延させる回路である。
第２図は第１図のリフレッシュ制御回路を用いた場合の
通常の読出し／書込み動作（同図（ａ）），リフレッシ
ュ動作（同図（ｂ））を示す波形図である。以下、同図
を参照しつつ動作の説明をする。
通常の読出し／書込み動作（同図（ａ）），リフレッシ
ュ動作（同図（ｂ））を示す波形図である。以下、同図
を参照しつつ動作の説明をする。
まず、通常の読出し／書込み動作について説明する。こ
の時、信号REFが“L"レベル、信号▲▼が“H"レ
ベルのため、スイッチSW1が閉じ、スイッチSW2が開いて
いる。従って、信号S2の伝播経路は経路R1となる。通常
の読出し／書込み動作は同図（ａ）に示すように、時刻
t0にワード線クロックφXが“H"レベルに立上り、選択
されたワード線WLの電位が上昇する。すると、電位上昇
したワード線WLに制御電極が接続されたメモリセルMCに
おけるトランジスタQ1が導通し、メモリキャパシタC1に
蓄積された電荷をビット線BLにまたは▲▼に取り出
す。ワード線クロックφX立上り後、ワード線WL,ビット
線BL,▲▼の時定数を考慮し、ビット線BL,▲▼
の電位変化が十分にトランジスタQ2,Q3の制御電極に達
する時間を設けるため、遅延回路13を介することで時間
ta遅延した時刻t1に“H"レベルの信号S1が放電回路12内
のトランジスタQ4がゲートに印加される。すると、チャ
ネル幅の小さなトランジスタQ4が導通し、“H"レベルの
センスアンプ活性化信号Sが緩やかに放電する。この
緩やかに放電する期間の長さによりセンスアンプの感度
が決まる。それはこの期間が長ければビット線BL,▲
▼間に生じる微小な電位差がより増幅されるからであ
る。
の時、信号REFが“L"レベル、信号▲▼が“H"レ
ベルのため、スイッチSW1が閉じ、スイッチSW2が開いて
いる。従って、信号S2の伝播経路は経路R1となる。通常
の読出し／書込み動作は同図（ａ）に示すように、時刻
t0にワード線クロックφXが“H"レベルに立上り、選択
されたワード線WLの電位が上昇する。すると、電位上昇
したワード線WLに制御電極が接続されたメモリセルMCに
おけるトランジスタQ1が導通し、メモリキャパシタC1に
蓄積された電荷をビット線BLにまたは▲▼に取り出
す。ワード線クロックφX立上り後、ワード線WL,ビット
線BL,▲▼の時定数を考慮し、ビット線BL,▲▼
の電位変化が十分にトランジスタQ2,Q3の制御電極に達
する時間を設けるため、遅延回路13を介することで時間
ta遅延した時刻t1に“H"レベルの信号S1が放電回路12内
のトランジスタQ4がゲートに印加される。すると、チャ
ネル幅の小さなトランジスタQ4が導通し、“H"レベルの
センスアンプ活性化信号Sが緩やかに放電する。この
緩やかに放電する期間の長さによりセンスアンプの感度
が決まる。それはこの期間が長ければビット線BL,▲
▼間に生じる微小な電位差がより増幅されるからであ
る。
時刻t1より経路R1上の遅延回路14を介し時間tb遅延した
時刻t2に、“H"レベルの信号S2がチャネル幅の大きいト
ランジスタQ5のゲートに印加され、このトランジスタQ5
が導通し、センスアンプ活性化信号▲▼を急速に放
電する。従って、センスアンプ活性化信号▲▼を緩
やかに放電する期間は、時刻t1〜t2間、つまり経路R1上
の遅延回路14により生じた遅延時間tbとなり、この時間
tbは通常の読出し／書込み時であれば、誤動作しない程
度にビット線BL,▲▼の間の電位差を増幅するよう
に設定している。
時刻t2に、“H"レベルの信号S2がチャネル幅の大きいト
ランジスタQ5のゲートに印加され、このトランジスタQ5
が導通し、センスアンプ活性化信号▲▼を急速に放
電する。従って、センスアンプ活性化信号▲▼を緩
やかに放電する期間は、時刻t1〜t2間、つまり経路R1上
の遅延回路14により生じた遅延時間tbとなり、この時間
tbは通常の読出し／書込み時であれば、誤動作しない程
度にビット線BL,▲▼の間の電位差を増幅するよう
に設定している。
次に、リフレッシュ動作について説明する。この時、信
号▲▼が“L"レベル、信号REFが“H"レベルのた
め、スイッチSW2が閉じ、スイッチSW1が開いている。従
って、信号S2の伝播経路は経路R2となる。リフレッシュ
動作は同図（ｂ）に示すように、時刻t0にワード線クロ
ックφXが“H"レベルに立上り、選択されたワード線WL
の電位が上昇する。すると、電位上昇したワード線WLに
制御電極が接続されたメモリセルMCにおけるトランジス
タQ1が導通し、メモリキャパシタC1に蓄積された電荷を
ビット線BLまたは▲▼に取り出す。時刻t0後、遅延
回路13を介することで時間ta遅延した時刻t1に“H"レベ
ルの信号S1がチャネル幅の小さなトランジスタQ4のゲー
トに印加される。すると、トランジスタQ4が導通し、
“H"レベルのセンスアンプ活性化信号▲▼が緩やか
に放電する。ここまでの動作は通常の読出し／書込みと
同じである。
号▲▼が“L"レベル、信号REFが“H"レベルのた
め、スイッチSW2が閉じ、スイッチSW1が開いている。従
って、信号S2の伝播経路は経路R2となる。リフレッシュ
動作は同図（ｂ）に示すように、時刻t0にワード線クロ
ックφXが“H"レベルに立上り、選択されたワード線WL
の電位が上昇する。すると、電位上昇したワード線WLに
制御電極が接続されたメモリセルMCにおけるトランジス
タQ1が導通し、メモリキャパシタC1に蓄積された電荷を
ビット線BLまたは▲▼に取り出す。時刻t0後、遅延
回路13を介することで時間ta遅延した時刻t1に“H"レベ
ルの信号S1がチャネル幅の小さなトランジスタQ4のゲー
トに印加される。すると、トランジスタQ4が導通し、
“H"レベルのセンスアンプ活性化信号▲▼が緩やか
に放電する。ここまでの動作は通常の読出し／書込みと
同じである。
時刻t1より経路R2上の遅延回路15,16を介し時間（tb＋t
c）遅延した時刻t3に“H"レベルの信号S2がチャネル幅
の大きいトランジスタQ5のゲートに印加され、トランジ
スタQ5が導通し、センスアンプ活性化信号▲▼を急
速に放電する。従って、センスアンプ活性化信号▲
▼を緩やかに放電する期間は時刻t1〜t3間、つまり経路
R2上の遅延回路15,16により生じた遅延時間（tb＋tc）
となり、ビット線BL,▲▼間の電位差がかなり微小
なものであっても、その差を誤動作しない程度で増幅す
ることができセンスアンプの感度を著しく高いものに設
定している。
c）遅延した時刻t3に“H"レベルの信号S2がチャネル幅
の大きいトランジスタQ5のゲートに印加され、トランジ
スタQ5が導通し、センスアンプ活性化信号▲▼を急
速に放電する。従って、センスアンプ活性化信号▲
▼を緩やかに放電する期間は時刻t1〜t3間、つまり経路
R2上の遅延回路15,16により生じた遅延時間（tb＋tc）
となり、ビット線BL,▲▼間の電位差がかなり微小
なものであっても、その差を誤動作しない程度で増幅す
ることができセンスアンプの感度を著しく高いものに設
定している。
このように、リフレッシュ時にセンスアンプ活性化信号
▲▼を緩やかに放電する期間を通常の読出し／書込
み時の期間tbより時間tc分長く設定することで、大容量
化に伴うリフレッシュ周期の長期化による種々のリーク
電流によりメモリセルキャパシタC1の電荷がある程度失
われても、十分に感知，増幅することができる。また、
通常の読出し／書込み時には、従来通りの速度でセンス
アンプ活性化信号▲▼の立下げ動作を行うため、通
常の読出し／書込み動作を何ら損ねない。
▲▼を緩やかに放電する期間を通常の読出し／書込
み時の期間tbより時間tc分長く設定することで、大容量
化に伴うリフレッシュ周期の長期化による種々のリーク
電流によりメモリセルキャパシタC1の電荷がある程度失
われても、十分に感知，増幅することができる。また、
通常の読出し／書込み時には、従来通りの速度でセンス
アンプ活性化信号▲▼の立下げ動作を行うため、通
常の読出し／書込み動作を何ら損ねない。
第３図は、この発明の他の実施例であるダイナミックRA
Mにおけるセンスアンプ系を示した回路構成図である。
以下第１図の実施例と異なる点のみ述べる。このセンス
アンプ系は通常読出し／書込み時とリフレッシュ時でセ
ンスアンプ活性化信号φSを緩やかに放電するためのト
ランジスタを２種類Q4a（通常動作時）,Q4b（リフレッ
シュ時）設け、遅延時間taの遅延回路13aを経路R1上の
スイッチSW1,遅延回路14間に設け、同じく遅延時間taの
遅延回路13bを経路R2上のスイッチSW2,遅延回路15間に
設けている。トランジスタQ4aのチャネル幅は第１図の
トランジスタQ4程度のものに設定し、トランジスタQ4b
はトランジスタQ4aよりさらにチャネル幅を小さく設定
しており、トランジスタQ4aの制御電極には遅延回路13a
から信号S1が印加され、トランジスタQ4bの制御電極に
は遅延回路13bから信号S1′が印加されている。
Mにおけるセンスアンプ系を示した回路構成図である。
以下第１図の実施例と異なる点のみ述べる。このセンス
アンプ系は通常読出し／書込み時とリフレッシュ時でセ
ンスアンプ活性化信号φSを緩やかに放電するためのト
ランジスタを２種類Q4a（通常動作時）,Q4b（リフレッ
シュ時）設け、遅延時間taの遅延回路13aを経路R1上の
スイッチSW1,遅延回路14間に設け、同じく遅延時間taの
遅延回路13bを経路R2上のスイッチSW2,遅延回路15間に
設けている。トランジスタQ4aのチャネル幅は第１図の
トランジスタQ4程度のものに設定し、トランジスタQ4b
はトランジスタQ4aよりさらにチャネル幅を小さく設定
しており、トランジスタQ4aの制御電極には遅延回路13a
から信号S1が印加され、トランジスタQ4bの制御電極に
は遅延回路13bから信号S1′が印加されている。
このように構成することで、第４図の波形図に示すよう
に通常動作時（同図（ａ））とリフレッシュ時（同図
（ｂ））において、センスアンプ活性化信号▲▼を
緩やかに放電する期間（通常動作時：tb，リフレッシュ
時：tb＋tc）に加え、この期間中通常動作時にトランジ
スタQ4aのみを導通させ、リフレッシュ時にトランジス
タQ4bのみを導通させることで、緩やかに放電する傾き
（通常動作時:K,リフレッシュ時:K′,|K|＞|K′｜）も
変えている。このようにして、センスアンプ感度を向上
させることもでき、より一層センスアンプ活性化信号▲
▼の放電を最適化しやすくしている。
に通常動作時（同図（ａ））とリフレッシュ時（同図
（ｂ））において、センスアンプ活性化信号▲▼を
緩やかに放電する期間（通常動作時：tb，リフレッシュ
時：tb＋tc）に加え、この期間中通常動作時にトランジ
スタQ4aのみを導通させ、リフレッシュ時にトランジス
タQ4bのみを導通させることで、緩やかに放電する傾き
（通常動作時:K,リフレッシュ時:K′,|K|＞|K′｜）も
変えている。このようにして、センスアンプ感度を向上
させることもでき、より一層センスアンプ活性化信号▲
▼の放電を最適化しやすくしている。
なお、これらの実施例では、オープンビット線方式のNM
OSセンスアンプを用いて説明したが、折返し型ビット線
方式、CMOSのセンスアンプを用いたもの等他のセンスア
ンプを用いたダイナミックRAMに対してもこの発明を適
用することができる。また、遅延回路の接続，遅延時間
設定もこれらの実施例に限定されるものではない。
OSセンスアンプを用いて説明したが、折返し型ビット線
方式、CMOSのセンスアンプを用いたもの等他のセンスア
ンプを用いたダイナミックRAMに対してもこの発明を適
用することができる。また、遅延回路の接続，遅延時間
設定もこれらの実施例に限定されるものではない。
以上説明したようにこの発明によれば、接続点の電位を
放電により緩やかに低下させる期間を、リフレッシュ動
作時には通常動作時よりも長く設定することにより、リ
フレッシュ動作時のみセンスアンプ感度を高精度なもの
に設定したため、通常の読出し／書込み動作を損ねるこ
となく、長期化するリフレッシュ周期においても確実に
リフレッシュ動作を行うことができる。
放電により緩やかに低下させる期間を、リフレッシュ動
作時には通常動作時よりも長く設定することにより、リ
フレッシュ動作時のみセンスアンプ感度を高精度なもの
に設定したため、通常の読出し／書込み動作を損ねるこ
となく、長期化するリフレッシュ周期においても確実に
リフレッシュ動作を行うことができる。
第１図はこの発明の一実施例であるダイナミックRAMの
センスアンプ系を示す回路構成図、第２図は第１図で示
したダイナミックRAMの動作を示す波形図、第３図はこ
の発明の他の実施例であるダイナミックRAMのセンスア
ンプ系を示す回路構成図、第４図は第３図で示したダイ
ナミックRAMの動作を示す波形図、第５図は従来のダイ
ナミックRAMのリフレッシュ制御回路を示すブロック構
成図、第６図は第５図の詳細部を示す回路図、第７図は
従来のダイナミックRAMの動作を示す波形図である。 図において、11はセンスアンプ、12は放電回路、13〜16
は遅延回路、Q4,Q4a,Q4b,Q5はトランジスタ、SW1,SW2は
スイッチ、φXはワード線クロック、REF,▲▼は
リフレッシュ制御信号、▲▼はセンスアンプ活性化
信号である。 なお、各図中同一符号は同一または相当部分を示す。
センスアンプ系を示す回路構成図、第２図は第１図で示
したダイナミックRAMの動作を示す波形図、第３図はこ
の発明の他の実施例であるダイナミックRAMのセンスア
ンプ系を示す回路構成図、第４図は第３図で示したダイ
ナミックRAMの動作を示す波形図、第５図は従来のダイ
ナミックRAMのリフレッシュ制御回路を示すブロック構
成図、第６図は第５図の詳細部を示す回路図、第７図は
従来のダイナミックRAMの動作を示す波形図である。 図において、11はセンスアンプ、12は放電回路、13〜16
は遅延回路、Q4,Q4a,Q4b,Q5はトランジスタ、SW1,SW2は
スイッチ、φXはワード線クロック、REF,▲▼は
リフレッシュ制御信号、▲▼はセンスアンプ活性化
信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】接続点を有し、前記接続点の電位が放電に
よって低下することにより活性化され、メモリセルから
読みだされたデータを検知・増幅するためのセンスアン
プと、 リフレッシュ動作時には前記接続点の電位を、通常動作
時の前記接続点の電位が低下する期間より長い期間をも
って低下させるセンスアンプ活性化手段と、 を備えた半導体記憶装置。 - 【請求項２】前記センスアンプ活性化手段は、 ワード線クロック信号を第１の遅延時間にて遅延させる
第１の遅延手段と、 前記ワード線クロック信号を前記第１の遅延時間より長
い第２の遅延時間にて遅延させる第２の遅延手段と、 リフレッシュ制御信号を受け、通常動作時は前記ワード
線クロック信号を前記第１の遅延手段に伝達し、リフレ
ッシュ動作時は前記ワード線クロック信号を前記第２の
遅延手段に伝達する切り替え手段と、 前記接続点と接地電位を有する点との間に接続され、前
記ワード線クロック信号に基づいて制御される第１のス
イッチング手段と、 前記接続点と前記接地電位を有する点との間に接続さ
れ、前記第１或いは第２の遅延手段からの出力に基づい
て制御され、第１のスイッチング手段より放電能力の高
い第２のスイッチング手段と、 を備えた特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】前記センスアンプ活性化手段は、 通常動作時にワード線クロック信号を第１の遅延時間に
て遅延させる第１の遅延手段と、 リフレッシュ動作時に前記ワード線クロック信号を前記
第１の遅延時間より長い第２の遅延時間にて遅延させる
第２の遅延手段と、 前記接続点と前記接地電位を有する点との間に接続さ
れ、通常動作時に前記ワード線クロック信号に基づいて
制御される第１のスイッチング手段と、 前記接続点と前記接地電位を有する点との間に接続さ
れ、リフレッシュ動作時に前記ワード線クロック信号に
基づいて制御される、前記第１のスイッチング手段より
放電能力の低い第２のスイッチング手段と、 前記接続点と前記接地電位を有する点との間に接続さ
れ、前記第１或いは第２の遅延手段からの出力に基づい
て制御される、前記第１のスイッチング手段より放電能
力の高い第３のスイッチング手段と、 を備えた特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251926A JPH0799628B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251926A JPH0799628B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194589A JPH0194589A (ja) | 1989-04-13 |
| JPH0799628B2 true JPH0799628B2 (ja) | 1995-10-25 |
Family
ID=17230026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251926A Expired - Fee Related JPH0799628B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799628B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JP2002216477A (ja) * | 2001-01-15 | 2002-08-02 | Sony Corp | メモリ装置 |
| KR100431289B1 (ko) * | 2001-06-27 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트라인 센스앰프 제어회로 |
| JP4597470B2 (ja) * | 2002-07-25 | 2010-12-15 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| KR100719363B1 (ko) * | 2005-05-20 | 2007-05-17 | 삼성전자주식회사 | 메모리장치 및 인디케이터 회로 |
-
1987
- 1987-10-05 JP JP62251926A patent/JPH0799628B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0194589A (ja) | 1989-04-13 |
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