KR100431289B1 - 반도체 메모리 장치의 비트라인 센스앰프 제어회로 - Google Patents

반도체 메모리 장치의 비트라인 센스앰프 제어회로 Download PDF

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Abstract

본 발명은 비트라인 센스앰프의 오버 드라이빙 동작시간을 한 개의 뱅크가 액티브 동작시와 다수의 뱅크가 동시에 액티브되는 리프레시 동작과 구별하여 조절하는 반도체 메모리 장치의 비트라인 센스앰프 제어회로에 관한 것이다.
이를 위해 제 1 제어신호에 의해 외부 전원전압을 센스앰프로 공급하는 제 1 풀업 구동부와, 제 2 제어신호에 의해 내부 전원전압을 상기 센스앰프로 공급하는 제 2 풀업 구동부를 구비한 비트라인 센스앰프의 제어신호 발생회로에 있어서, 외부로부터 수신된 명령에 의해 오토 리프레시 신호를 발생하는 커맨드 디코더부와, 상기 커맨드 디코더부로부터의 오토 리프레시 신호와 내부로부터 발생된 셀프 리프레시 신호 및 리프레시 종료신호에 의해 상기 리프레시 신호의 발생을 제어하는 래치부와, 상기 래치부로부터의 리프레시 신호와 센스앰프 인에이블 신호를 수신하여 노멀 동작시 상기 센스앰프 인에이블 신호에 의해 제 1 펄스폭을 갖는 상기 제 1 제어신호를 발생하고, 리프레시 동작시 상기 센스앰프 인에이블 신호와 상기 리프레시 신호에 의해 제 2 펄스폭을 갖는 상기 제 1 제어신호를 발생하는 센스앰프 구동시간 조절부를 구비한 것을 특징으로 한다.

Description

반도체 메모리 장치의 비트라인 센스앰프 제어회로{BIT LINE SENSE AMPLIFIER CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 비트라인 센스앰프 제어회로에 관한 것으로, 특히 비트라인 센스앰프의 오버 드라이빙(over driving) 동작시간을 한 개의 뱅크(bank) 액티브 동작시와 다수의 뱅크가 동시에 액티브되는 리프레시(refresh) 동작과 구별하여 조절하는 반도체 메모리 장치의 비트라인 센스앰프 제어회로에 관한 것이다.
도 1은 일반적인 비트라인 센스앰프 및 그 주변회로를 나타낸 회로도이다.
도 1에 도시한 바와 같이 먼저, 비트라인 센스앰프는 풀업 바이어스 노드(Nd1) 및 풀다운 바이어스 노드(Nd2) 사이에 제 1, 제 2 PMOS 트랜지스터(P1)(P2)와 제 1, 제2 NMOS 트랜지스터(N1)(N2)가 크로스 커플드 래치형으로 구성되어 비트라인(BL) 및 비트바라인(/BL)의 데이터를 감지 증폭하는 센스앰프부(20)와, 상기 센스앰프부(20)의 동작하는 초기에는 외부로부터 공급된 전원전압(VDD)을 상기 풀업 바이어스 노드(Nd1)에 공급하고, 그 이후에 내부에서 발생된 전원전압(VDL)을 상기 풀업 바이어스 노드(Nd1)로 공급하는 풀업 드라이버부(22)와, 상기 센스앰프부(20)의 동작시 제어신호(SAN)에 의해 상기 풀다운 바이어스 노드(Nd2)로 접지전압(VSS)을 공급하는 풀다운 드라이버부(24)로 구성된다.
여기서, 상기 풀업 드라이버부(22)는 외부로부터 공급된 전원전압(VDD)과 상기 풀업 바이어스 노드(Nd1) 사이에 직렬로 접속되며 고전압(Vpp)과 제 1 제어신호(SAP1)에 의해 각각 동작이 제어되는 제 3, 제 4 NMOS 트랜지스터(N3)(N4)와, 내부에서 발생된 전원전압(VDL)과 상기 풀업 바이어스 노드(Nd1) 사이에 접속되며 제 2 제어신호(SAP2)에 의해 동작되는 제 5 NMOS 트랜지스터(N5)로 구성된다.이때, 상기 제 1 제어신호(SAP1)는 상기 센스앰프부(20)의 초기 동작시 상기 제 4 NMOS 트랜지스터(N4)를 턴-온시켜 상기 풀업 바이어스 노드(Nd1)로 외부에서 인가된 전원전압(VDD)을 공급하도록 제어함으로써, 상기 센스앰프부(20)가 초기 동작시 오버 드라이빙 동작을 하도록 한다.
그리고 상기 제 2 제어신호(SAP2)는 상기 제 1 제어신호(SAP1)가 디스에이블(disable)된 후, 상기 제 5 NMOS 트랜지스터(N5)를 턴-온시켜 상기 풀업 바이어스 노드(Nd1)로 내부에서 발생된 전원전압(VDL)을 공급하도록 제어한다.
한편, 비트라인 센스앰프 및 그 주변회로는 데이터를 저장하기 위한 메모리 셀부(10)와, 상기 센스앰프부(20)가 동작하지 않을 때 상기 풀업 바이어스 노드(Nd1)와 풀다운 바이어스 노드(Nd2)의 전압을 내부 전원전압의 반전압(1/2VDL)으로 프리차지시키는 프리차지부(30)를 구비한다.
이때, 상기 메모리 셀부(10)는 1개의 제 6 NMOS 트랜지스터(N6)와 1개의 제 1 커패시터(C1)로 구성되며, 상기 프리차지부(30)는 프리차지 제어신호(BLEQB)에 의해 상기 풀업 바이어스 노드(Nd1)와 풀다운 바이어스 노드(ND2)를 내부 전원전압의 반전압(1/2VDL)으로 프리차지시키는 제 8, 제 9, 제 10 NMOS 트랜지스터(N8)(N9)(N10)로 구성된다.
상기와 같이 구성된 DRAM에서는 셀 커패시터(cell capacitor)와 비트라인(Bit Line:BL) 혹은 비트바라인(Bit bar Line:/BL)의 커패시턴스(capacitance)에 의해 공유(sharing)된 미세한 전하(charge)를 '하이(high)' 데이터로 인식할 수 있는 내부 전원전압(VDL) 레벨(1.8V)과'로우(low)' 데이터로 인식할 수 있는 접지전압(VSS) 레벨(0V)까지 증폭시키기 위해 래치(latch) 형태의 비트라인 센스앰프(BLSA)를 사용한다. 그러나 셀(cell)에 저장된 데이터를 비트라인 또는 바트바라인에 디베러프(develop)하여 각각 내부전원전압(VDL) 및 접지전압(VSS) 레벨로 증폭시키는데 시간이 많이 걸리므로 비트라인 센스앰프(BLSA)의 초기 동작시 오버 드라이빙 동작을 위한 제 1 풀업 구동단(N4) 및 제 2 풀업 구동단(N5)을 두어서 빠른 속도로 구동되도록 하고 있다.
즉, 일정한 시간차를 갖는 2개의 제어신호(SAP1,SAP2)에 의해 외부 전원전압(VDD)과 내부 전원전압(VDL)을 센스앰프의 풀업 바이어스 노드(Nd1)로 순차적으로 공급함으로써, 센스앰프의 초기 동작시 '하이' 데이터로 증폭될 신호를 오버 드라이빙(over driving) 하게 된다.
도 2는 도 1에 도시된 종래의 제 1 제어신호 발생 회로도이다.
도 2에 도시한 바와 같이 제 1 제어신호(SAP1) 발생 회로는 수신된 센스앰프 인에이블(enable) 신호(SAEB)를 반전시켜 출력하는 제 1 인버터(IV1)와, 상기 제 1 인버터(IV1)에서 출력된 신호를 수신하여 일정시간 지연된 신호(A)를 발생하는 딜레이부(42)와, 상기 센스앰프 인에이블 신호(SAEB)를 수신하여 일정시간 지연된 신호(B)를 발생하는 제 2, 제 3 인버터(IV2)(IV3)와, 상기 제 3 인버터(IV3)에서 수신된 신호(B)와 상기 딜레이부(42)에서 수신된 신호(A)를 논리 연산하여 제 1 제어신호(SAP1)를 발생하는 NOR 게이트(NOR)로 구성된다.
도 3은 도 2의 제 1 제어신호 발생 회로의 동작 타이밍도이다.
도 3에 도시한 바와 같이 센스앰프 인에이블 신호(SAEB)가 '로우'로 액티브되면, 상기 제 1 제어신호(SAP1)는 상기 센스앰프 인에이블 신호(SAEB)가 '로우'로 폴링된 구간에서부터 상기 딜레이부(42)에 의해 신호가 지연된 구간까지 '하이' 신호를 갖는 펄스신호를 발생한다.
그러나 상기와 같은 종래의 반도체 메모리 장치의 비트라인 센스앰프 제어회로는 다음과 같은 문제점이 있었다.
종래의 비트라인 센스앰프 제어회로는 한 개의 뱅크가 액티브되는 동작과 다수개의 뱅크가 동시에 액티브되는 리프레시 동작에서 동일한 센스앰프 오버 드리이빙 시간을 가지게 된다. 이로 인해 다수개의 뱅크가 동시에 동작하는 리프레시 동작에서는 한 개의 뱅크가 동작하는 노멀 동작에 비해 더 많은 전류를 소비하기 때문에 노멀 동작에서 사용하는 리프레시 동작이 저전원 전압에서는 제대로 이루어지지 않는다.
즉, 센스앰프까지의 배선저항과 트랜지스터의 온(ON) 저항 값으로 인해 전압드롭(voltage drop)이 커지게 됨으로서, 단위 뱅크 당 센스앰프로 공급되어지는 전원전압(VDD)의 레벨은 낮아지게 된다.
따라서 전원전압(VDD)이 낮을 경우에서는 센스앰프로 공급되는 전원전압의 크기가 작아져서 리프레시가 제대로 이루어지지 않는다.
이러한 문제점을 해결하기 위해 종래의 센스앰프의 오버드라이빙 동작시간을 길게 하거나 트랜지스터의 폭을 증가시켜 트랜지스터의 온저항값을 줄이면 된다. 그러나 트랜지스터의 온 저항값을 줄인 회로에 있어서 전원전압(VDD)이 높아질 경우, 센스앰프는 노멀 동작에서 높은 전원전압으로 인해 비트라인의 데이터를 데이터 레벨전압보다 더 높은 전압으로 센싱하게 되어 전류 소비를 증가시키고, 셀 커패시터와 비트라인에 과도한 전압이 걸리게 된다.
따라서, 종래의 비트라인 센스앰프 제어회로는 노멀 동작과 리프레시 동작을 모두 만족시킬 수 있도록 적당한 크기의 오버 드라이버 동작구간 설정과 트랜지스터의 크기를 설정해야 한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 한 개의 뱅크가 액티브되는 동작에서는 비트라인 반도체 메모리 장치의 비트라인 센스앰프의 오버 드라이빙 시간을 감소시키고, 다수의 뱅크가 동시에 액티브되는 리프레시 동작에서는 비트라인 센스앰프의 오버 드라이빙 시간을 증가시킨 비트라인 센스앰프 제어회로를 제공하는데 그 목적이 있다.
도 1은 일반적인 비트라인 센스앰프 및 그 주변회로를 나타낸 회로도
도 2는 도 1에 도시된 종래의 제 1 제어신호 발생 회로도
도 3은 도 2의 제 1 제어신호 발생 회로의 동작 타이밍도
도 4는 본 발명의 일실시예에 따른 도 1의 제 1 제어신호 발생 회로도
도 5는 도 4의 제 1 제어신호 발생회로의 동작 타이밍도
도 6은 본 발명의 일실시예에 따른 낮은 전원전압에서 센스앰프 동작 파형을 나타낸 도면
<도면의 주요 부분에 대한 부호의 설명>
100 : 커맨드 디코더부 200 : 셀프 리프레시부
300 : 래치부 301 : RS 플립플롭
400 : 센스앰프 구동시간 조절부 401 : 제 1 딜레이부
402 : 제 2 딜레이부
상기와 같은 목적을 달성하기 위한 본 발명의 비트라인 센스앰프 제어회로는 제 1 제어신호에 의해 외부 전원전압을 센스앰프로 공급하는 제 1 풀업 구동부와, 제 2 제어신호에 의해 내부 전원전압을 상기 센스앰프로 공급하는 제 2 풀업 구동부를 구비한 비트라인 센스앰프의 제어신호 발생회로에 있어서, 외부로부터 수신된 명령에 의해 오토 리프레시 신호를 발생하는 커맨드 디코더부와, 상기 커맨드 디코더부로부터의 오토 리프레시 신호와 내부로부터 발생된 셀프 리프레시 신호 및 리프레시 종료신호에 의해 상기 리프레시 신호의 발생을 제어하는 래치부와, 상기 래치부로부터의 리프레시 신호와 센스앰프 인에이블 신호를 수신하여 노멀 동작시 상기 센스앰프 인에이블 신호에 의해 제 1 펄스폭을 갖는 상기 제 1 제어신호를 발생하고, 리프레시 동작시 상기 센스앰프 인에이블 신호와 상기 리프레시 신호에 의해 제 2 펄스폭을 갖는 상기 제 1 제어신호를 발생하는 센스앰프 구동시간 조절부를 구비한 것을 특징으로 한다.
또한, 상기 래치부는 상기 디코더부로부터의 오토 리프레시 신호와 상기 셀프 리프레시 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제 1 NOR 게이트와, 상기 리프레시 종료 신호를 수신하여 반전시키는 제 1 인버터와, 상기 제 1 NOR 게이트로 부터의 신호를 셋 신호(set)를 수신하고 상기 제 1 인버터로부터의 신호를 리셋(reset)신호로 수신하는 NAND 게이트로 구성된 RS 플립플롭과, 상기 RS 플립플롭로부터의 신호를 수신하여 일정시간 지연된 리프레시 신호로 발생하는 제 2, 제 3 인버터로 구성됨을 특징으로 한다.
또한, 상기 센스앰프 구동시간 조절부는 상기 센스앰프 인에이블 신호를 수신하여 반전시킨 신호를 출력하는 제 4 인버터와, 상기 제 4 인버터에서 출력된 신호를 수신하여 일정시간 지연된 신호를 발생하는 제 1 딜레이부와, 상기 제 1 딜레이부에서 출력된 신호를 수신하여 일정시간 지연된 신호를 발생하는 제 2 딜레이부와, 상기 제 1 딜레이부에서 출력된 신호와 상기 리프레시 신호를 수신하여 NOR 논리 연산하여 출력하는 제 2 NOR 게이트와, 상기 리프레시 신호를 반전시킨 신호를 출력하는 제 5 인버터와, 상기 제 2 딜레이부에서 출력된 신호와 상기 제 5 인버터에서 출력된 신호를 수신하여 NOR 논리 연산하여 출력하는 제 3 NOR 게이트와, 상기 제 2, 제 3 NOR 게이트에서 출력된 신호를 수신하여 NOR 논리 연산하여 출력하는 제 4 NOR 논리 게이트와, 상기 센스앰프 인에이블 신호를 수신하여 일정시간 지연된 신호를 발생하는 제 6, 제 7 인버터와, 상기 제 7 인버터로부터 수신된 신호와 상기 제 4 NOR 게이트로부터 수신된 신호를 입력하여 제어신호를 발생하는 제 5 NOR 게이트로 구성된 것을 특징으로 한다.
또한, 상기 제 2 펄스폭은상기 제 1 펄스폭 보다 큰 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 메모리 장치의 비트라인 센스앰프 제어회로에 대하여 보다 상세히 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 도 1의 제 1 제어신호 발생 회로도이다.
도 4에 도시한 바와 같이 제 1 제어신호에 의해 외부 전원전압을 센스앰프로 공급하는 제 1 풀업 구동부와, 제 2 제어신호에 의해 내부 전원전압을 상기 센스앰프로 공급하는 제 2 풀업 구동부를 구비한 비트라인 센스앰프의 제어신호 발생회로에 있어서, 외부로부터 수신된 명령에 의해 오토 리프레시 신호(Aref)를 발생하는 커맨드 디코더부(100)와, 상기 커맨드 디코더부(100)로부터의 오토 리프레시 신호(Aref)와 내부로부터 발생된 셀프 리프레시 신호(Sref) 및 리프레시 종료신호에 의해 상기 리프레시 신호의 발생을 제어하는 래치부(300)와, 상기 래치부(300)로부터의 리프레시 신호(REF)와 센스앰프 인에이블 신호(SAEB)를 수신하여 노멀 동작시 상기 센스앰프 인에이블 신호(SAEB)에 의해 제 1 펄스폭을 갖는 상기 제 1 제어신호(SAP1)를 발생하고, 리프레시 동작시 상기 센스앰프 인에이블 신호(SAEB)와 상기 리프레시 신호(REF)에 의해 제 2 펄스폭을 갖는 상기 제 1 제어신호(SAP1)를 발생하는 센스앰프 구동시간 조절부(400)로 구성된다. 이때, 상기 제 2 펄스폭은상기 제 1 펄스폭보다 크다.
여기서, 상기 래치부(300)는 상기 디코더부(100)로부터의 오토 리프레시 신호(Aref)와 상기 셀프 리프레시 신호(Sref)를 수신하여 NOR 논리 연산된 신호를 출력하는 제 1 NOR 게이트(NOR1)와, 상기 리프레시 종료 신호를 수신하여 반전시키는 제 1 인버터(IV1)와, 상기 제 1 NOR 게이트(NOR1)로부터으로부터 신호를 셋 신호(set)를 수신하고 상기 제 1 인버터(IV1)로부터의 신호를 리셋(reset)신호로 수신하는 상기 제 1 NOR 게이트(NOR1)의 출력을 반전시켜 출력하는 NAND 게이트(NAND1, NAND2)로 구성된 RS 플립플롭(301)과, 상기 RS 플립플롭(301)로부터의 신호를 수신하여 일정시간 지연된 리프레시 신호(REF)로 발생하는 제 2, 제 3 인버터(IV2)(IV3)로 구성된다.
그리고 상기 센스앰프 구동시간 조절부(400)는 상기 센스앰프 인에이블 신호(SAEB)를 수신하여 반전시킨 신호를 출력하는 제 4 인버터(IV4)와, 상기 제 4 인버터(IV4)에서 출력된 신호를 수신하여 일정시간 지연된 신호(A)를 발생하는 제 1 딜레이부(401)와, 상기 제 1 딜레이부(401)에서 출력된 신호(A)를 수신하여 일정시간 지연된 신호(B)를 발생하는 제 2 딜레이부(402)와, 상기 제 1 딜레이부(401)에서 출력된 신호(A)와 상기 리프레시 신호(REF)를 수신하여 NOR 논리 연산하여 출력신호(C)를 발생하는 제 2 NOR 게이트(NOR2)와, 상기 리프레시 신호(REF)를 반전시킨 신호를 출력하는 제 5 인버터(IV5)와, 상기 제 2 딜레이부(402)에서 출력된 신호(B)와 상기 제 5 인버터(IV5)에서 출력된 신호를 수신하여 NOR 논리 연산하여 출력신호(D)를 발생하는 제 3 NOR 게이트(NOR3)와, 상기 제 2, 제 3 NOR게이트(NOR2)(NOR3)에서 출력된 신호(C)(D)를 수신하여 NOR 논리 연산하여 출력신호(E)를 발생하는 제 4 NOR 논리 게이트(NOR4)와, 상기 센스앰프 인에이블 신호(SAEB)를 수신하여 일정시간 지연된 신호를 발생하는 제 6, 제 7 인버터(IV6)(IV7)와, 상기 제 7 인버터(IV7)로부터 수신된 신호와 상기 제 4 NOR 게이트(NOR4)로부터 수신된 신호(E)를 입력하여 제 1 제어신호(SAP1)를 발생하는 제 5 NOR 게이트(NOR5)로 구성된다.
도 5는 도 4의 제 1 제어신호 발생회로의 동작 타이밍도이다.
도 5에 도시한 바와 같이, 먼저 노멀 동작시에는 센스앰프 인에이브 신호(SAEB)가 초기에 '로우'로 액티브되면 상기 제 1 제어신호(SAP1)는 상기 센스앰프 인에이블 신호(SAEB)가 '로우'로 폴링된 구간에서부터 제 4 NOR 게이트(NOR4)의 출력신호(E)가 '하이'로 라이징된 구간까지 '하이' 신호를 갖는 펄스신호를 발생한다. 즉, 상기 센스앰프 인에이블 신호(SAEB)가 '로우'로 폴링된 구간에서부터 상기 제 1 딜레이부(401)에 의해 지연된 시간동안 '하이' 신호를 갖는 펄스신호를 발생한다.
그리고 상기 센스앰프 인에이블 신호(SAEB)가 그 이후에 리프레시 동작시에 '로우'로 액티브되면 상기 제 1 제어신호(SAP1)는 상기 센스앰프 인에이블 신호(SAEB)가 '로우'로 폴링된 구간에서부터 상기 제 4 NOR 게이트(NOR4)의 출력신호(E)가 '하이'로 라이징된 구간까지 '하이' 신호를 갖는 펄스신호를 발생한다. 즉, 상기 센스앰프 인에이블 신호(SAEB)가 '로우'로 폴링된 구간에서부터 상기 제 1, 제 2 딜레이부(401)(402)에 의해 지연된 시간동안 '하이' 신호를 갖는 펄스신호를 발생한다.
도 6은 본 발명의 일실시예에 따른 낮은 전원전압에서 센스앰프 동작 파형을 나타낸 도면이다.
도 6에 도시한 바와 같이 리프레시 동작시에는 하나의 뱅크 동작시보다 약 4배의 전류를 소모함으로 인해 비트바라인(/BL)이 상대적으로 더 느리게 증폭된다. 따라서, 센스앰프 제어신호의 펄스폭을 제 1 딜레이부(401)와 제 2 딜레이부(402) 값을 가지도록 증가시키면 비트라인에 데이터 레벨전압(VDL)까지 증폭이 가능하다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리 장치의 비트라인 센스앰프 제어회로에 의하면, 외부로부터 한 개의 뱅크가 액티브되는 명령이 들어올 경우에 오버 드라이버 동작을 짧은 시간동안 온(ON)시키고, 다수의 뱅크가 동시에 액티브되는 외부의 오토 리프레시 동작과 내부에서의 셀프 리프레시 동작시에는 오버 드라이버 시간을 길게 조절한다.
따라서, 낮은 전원전압에서 리프레시 동작시에 전류공급 능력이 감소하여 비트라인에 충분한 리프레시가 되지 않아 결함이 발생하는 문제점을 길어진 오버 드라이버 동작시간을 이용하여 해결할 수 있다.
또한, 한 개의 뱅크가 액티브되는 경우에는 높은 전원전압이 걸더라도 짧은 오버 드라이버 동작시간을 가지므로 비트바라인에 과도한 전압이 걸리는 것을 방지하고, 데이터 레벨전압(VDL) 전원공급회로에 전류가 흘러 들어가는 것을 방지할 수 있다.

Claims (4)

  1. 제 1 제어신호에 의해 외부 전원전압을 센스앰프로 공급하는 제 1 풀업 구동부와, 제 2 제어신호에 의해 내부 전원전압을 상기 센스앰프로 공급하는 제 2 풀업 구동부를 구비한 비트라인 센스앰프의 제어신호 발생회로에 있어서,
    외부로부터 수신된 명령에 의해 오토 리프레시 신호를 발생하는 커맨드 디코더부와;
    상기 커맨드 디코더부로부터의 오토 리프레시 신호와 내부로부터 발생된 셀프 리프레시 신호 및 리프레시 종료신호에 의해 상기 리프레시 신호의 발생을 제어하는 래치부와;
    상기 래치부로부터의 리프레시 신호와 센스앰프 인에이블 신호를 수신하여 노멀 동작시 상기 센스앰프 인에이블 신호에 의해 제 1 펄스폭을 갖는 상기 제 1 제어신호를 발생하고, 리프레시 동작시 상기 센스앰프 인에이블 신호와 상기 리프레시 신호에 의해 제 2 펄스폭을 갖는 상기 제 1 제어신호를 발생하는 센스앰프 구동시간 조절부를 구비하며,
    상기 제 2 펄스폭은 상기 제 1 펄스폭 보다 큰 것을 특징으로 하는 반도체 메모리 장치의 비트라인 센스앰프 제어회로.
  2. 제 1 항에 있어서,
    상기 래치부는 상기 디코더부로부터의 오토 리프레시 신호와 상기 셀프 리프레시 신호를 수신하여 NOR 논리 연산된 신호를 출력하는 제 1 NOR 게이트와;
    상기 리프레시 종료 신호를 수신하여 반전시키는 제 1 인버터와;
    상기 제 1 NOR 게이트로부터으 ltls호를 셋 신호(set)를 수신하고 상기 제 1 인버터로부터의 신호를 리셋(reset)신호로 수신하는 상기 제 1 NOR 게이트의 출력을 반전시켜 출력하는 NAND 게이트로 구성된 RS 플립플롭과;
    상기 RS 플립플롭로부터의 신호를 수신하여 일정시간 지연된 리프레시 신호로 발생하는 제 2, 제 3 인버터로 구성됨을 특징으로 하는 반도체 메모리 장치의 비트라인 센스앰프 제어회로.
  3. 제 1 항에 있어서,
    상기 센스앰프 구동시간 조절부는 상기 센스앰프 인에이블 신호를 수신하여 반전시킨 신호를 출력하는 제 4 인버터와;
    상기 제 4 인버터에서 출력된 신호를 수신하여 일정시간 지연된 신호를 발생하는 제 1 딜레이부와;
    상기 제 1 딜레이부에서 출력된 신호를 수신하여 일정시간 지연된 신호를 발생하는 제 2 딜레이부와;
    상기 제 1 딜레이부에서 출력된 신호와 상기 리프레시 신호를 수신하여 NOR 논리 연산하여 출력하는 제 2 NOR 게이트와;
    상기 리프레시 신호를 반전시킨 신호를 출력하는 제 5 인버터와;
    상기 제 2 딜레이부에서 출력된 신호와 상기 제 5 인버터에서 출력된 신호를 수신하여 NOR 논리 연산하여 출력하는 제 3 NOR 게이트와;
    상기 제 2, 제 3 NOR 게이트에서 출력된 신호를 수신하여 NOR 논리 연산하여 출력하는 제 4 NOR 논리 게이트와;
    상기 센스앰프 인에이블 신호를 수신하여 일정시간 지연된 신호를 발생하는 제 6, 제 7 인버터와;
    상기 제 7 인버터로부터 수신된 신호와 상기 제 4 NOR 게이트로부터 수신된 신호를 입력하여 제어신호를 발생하는 제 5 NOR 게이트로 구성된 것을 특징으로 하는 반도체 메모리 장치의 비트라인 센스앰프 제어회로.
  4. 삭제
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