KR100967095B1

KR100967095B1 - 반도체 메모리 장치

Info

Publication number: KR100967095B1
Application number: KR1020080123519A
Authority: KR
Inventors: 송청기; 허영도; 강용구; 이요셉
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-12-05
Filing date: 2008-12-05
Publication date: 2010-07-01
Also published as: KR20100064871A

Abstract

본 발명은 전원전압이 상대적으로 낮은 전위레벨을 갖는 동작환경에서도 안정적으로 로우 어드레스를 디코딩할 수 있는 회로에 관한 것으로서, 액티브 커맨드에 응답하여 승압전압 - 전원전압보다 높은 전위레벨을 가짐 - 의 전위레벨과 감압전압 - 접지전압보다 낮은 전위레벨을 가짐 - 의 전위레벨 사이에서 스윙하는 워드라인 구동제어신호를 생성하기 위한 워드라인 구동제어신호 생성부, 및 상기 워드라인 구동제어신호에 응답하여 상기 승압전압 및 감압전압을 전원으로 공급받아 로우 어드레스를 디코딩함으로써 다수의 워드라인을 선택적으로 활성화시키기 위한 로우 어드레스 디코딩부를 구비하는 반도체 메모리 장치를 제공하고, 액티브 커맨드에 응답하여 승압전압 - 전원전압보다 높은 전위레벨을 가짐 - 의 전위레벨과 접지전압의 전위레벨 사이에서 스윙하는 정 워드라인 구동제어신호와 전원전압의 전위레벨과 감압전압 - 접지전압보다 낮은 전위레벨을 가짐 - 의 전위레벨 사이에서 스윙하는 부 워드라인 구동제어신호를 생성하기 위한 워드라인 구동제어신호 생성부, 및 상기 정 워드라인 구동제어신호 및 부 워드라인 구동제어신호에 응답하여 상기 승압전압 및 감압전압을 전원으로 공급받아 로우 어드레스를 디코딩함으로써 다수의 워드라인을 선택적으로 활성화시키기 위한 로우 어드레스 디코딩부를 구비하는 반도체 메모리 장치를 제공한다.

로우 어드레스, 디코딩, 낮은 전위레벨을 갖는 전원전압, 승압전압, 감압전압, 워드라인 구동제어신호

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 메모리 장치에서 로우 어드레스를 디코딩하는 회로에 관한 것이며, 더 자세히는, 전원전압이 상대적으로 낮은 전위레벨을 갖는 동작환경에서도 안정적으로 로우 어드레스를 디코딩할 수 있는 회로를 구비하는 반도체 메모리 장치에 관한 것이다.

일반적으로 반도체 메모리 장치는 일련의 데이터를 저장하고 필요에 의해 데이터를 입/출력하기 위한 것이다. 즉, 메모리 컨트롤러(Memory Controll Unit : MCU)나 중앙처리장치(Central Processing Unit : CPU) 등과 같은 데이터의 입/출력을 제어하기 위한 장치에서 데이터의 입/출력 동작을 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 인가된 어드레스에 대응하여 내부에 저장된 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터를 요구하는 장치로부터 제공되는 데이터를 저장하는 동작을 수행한다.

이때, 반도체 메모리 장치에서 데이터를 요구하는 장치로부터 인가된 어드레 스에 대응하여 내부에 저장된 데이터를 출력하는 동작이나, 그 어드레스에 대응하는 위치에 데이터를 요구하는 장치로부터 제공되는 데이터를 저장하는 동작을 정상적으로 수행하기 위해서는 다음과 같은 과정을 거쳐야 한다.

먼저, 반도체 메모리 장치에서 데이터를 요구하는 장치에서 반도체 메모리 장치로 인가되는 어드레스는 로우(row) 어드레스와 컬럼(column) 어드레스로 나누어지며, 로우(row) 어드레스에 대응하여 워드라인을 선택하고 컬럼(column) 어드레스에 대응하여 컬럼라인을 선택함으로써 다수의 셀이 포함되는 반도체 메모리 장치의 셀 어레이에서 어느 하나의 셀을 선택할 수 있다. 이때, 로우(row) 어드레스와 컬럼(column) 어드레스는 같은 어드레스 패드들을 공유하므로 로우(row) 어드레스와 컬럼(column) 어드레스는 동시에 입력될 수 없다.

따라서, 로우(row) 어드레스와 함께 액티브 커맨드를 입력받아 액티브 동작을 수행하면서 워드라인을 선택하는 동작이 먼저 수행된다.

그 후, 컬럼(column) 어드레스와 함께 리드 커맨드 또는 라이트 커맨드를 입력받아 컬럼라인을 선택하는 동작이 수행됨으로써 데이터를 입력받아 저장하거나 저장된 데이터를 출력하는 동작이 수행될 수 있다.

그리고, 데이터 입력받아 저장하거나 저장된 데이터를 출력하는 동작이 모두 종료된 이후에는 액티브 동작으로 인해 감지증폭되어 있던 워드라인을 액티브 동작이 수행되기 이전으로 돌려놓기 위한 프리차지 동작이 수행된다.

이렇게, 반도체 메모리 장치에 저장되어 있던 데이터를 외부로 출력한다던가 외부의 데이터를 반도체 메모리 장치에 저장하는 동작이 수행된다는 것은 액티브 동작, 리드 동작 또는 라이트 동작, 프리차지 동작이 순차적으로 수행된다는 것을 의미한다.

이때, 로우(row) 어드레스와 함께 액티브 커맨드를 입력받아 액티브 동작을 수행하면서 워드라인을 선택하는 동작을 좀 더 구체적으로 살펴보면 다음과 같다.

도 1은 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로를 도시한 블록 다이어그램이다.

도 1을 참조하면, 종래기술에 따른 반도체 메모리 장치에서 로우 어드레스(ROW ADDRESS<13:0>)에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 선택적으로 활성화시키기 위한 회로는, 액티브 커맨드(ACT)에 응답하여 전원전압(VDD)의 전위레벨과 감압전압(VBBW) - 접지전압(VSS)보다 낮은 전위레벨을 가짐 - 의 전위레벨 사이에서 스윙하는 워드라인 구동제어신호(WLCON)를 생성하기 위한 워드라인 구동제어신호 생성부(100), 및 워드라인 구동제어신호(WLCON)에 응답하여 승압전압(VPP) - 전원전압(VDD)보다 높은 전위레벨을 가짐 - 및 감압전압(VBBW)을 전원으로 공급받아 로우 어드레스(ROW ADDRESS<13:0>)를 디코딩함으로써 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키기 위한 로우 어드레스 디코딩부(120)를 구비한다. 또한, 액티브 신호(ACT)에 응답하여 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류(LAX01, BAX2, BAX34, BAX56, BAX78)하여 로우 어드레스 디코딩부(120)로 전달하기 위한 로우 어드레스 프리 디코딩부(140)를 더 구비한다.

여기서, 구동제어신호 생성부(100)는, 전원전압(VDD)의 전위레벨과 접지전압(VSS)의 전위레벨 사이에서 스윙하는 액티브 커맨드(ACT)의 상한레벨은 그대로 전원전압(VDD)으로 유지하면서 하한레벨은 감압전압(VBBW)으로 레벨 쉬프팅하여 워드라인 구동제어신호(WLCON)로서 출력하기 위한 레벨 쉬프팅 부(102), 및 워드라인 구동제어신호(WLCON)를 예정된 구동력으로 구동하여 로우 어드레스 디코딩부(120)로 전달하기 위한 신호 전달부(106)를 구비한다.

그리고, 로우 어드레스 디코딩부(120)는, 워드라인 구동제어신호(WLCON)에 응답하여 로우 어드레스 프리 디코딩부(140)에서 출력되는 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2, BAX34, BAX56, BAX78)를 디코딩하여 다수의 워드라인에 각각 제공되는 신호(MWLB_0, MWLB_1, …, MWLB_N-1, MWLB_N, RXB_0, RXB_1, …, RXB_N-1, RXB_N)를 생성하되, 워드라인 구동제어신호(WLCON)에 응답하여 다수의 신호(MWLB_0, MWLB_1, …, MWLB_N-1, MWLB_N, RXB_0, RXB_1, …, RXB_N-1, RXB_N)가 승압전압(VPP)의 전위레벨과 감압전압(VBBW)의 전위레벨 사이에서 스윙하도록 하는 디코딩부(122), 및 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 제공되는 신호(MWLB_0, MWLB_1, …, MWLB_N-1, MWLB_N, RXB_0, RXB_1, …, RXB_N-1, RXB_N)에 응답하여 다수의 워드라인을 각각 구동하기 위한 워드라인 드라이버(124)를 구비한다.

도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부에 구비된 디코딩부를 상세히 도시한 회로도이다.

참고로, 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부(120)에 구비된 디코딩부(122)는, 로우 어드레스 프리 디코딩부(140)에서 출력되는 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2, BAX34, BAX56, BAX78)의 종류에 따라 두 가지 디코딩 회로(1222, 1224)로 나누어지는데, 이는, 로우 어드레스(ROW ADDRESS<13:0>)를 디코딩하는 방식, 즉, 여러 단으로 나누어서 디코딩하는 방식일 뿐이며, 두 가지 디코딩 회로(1222, 1224)는 입력되는 신호가 서로 다를 뿐 - LAX01, BAX2 / BAX34, BAX56, BAX78 으로 나뉨 - 상세한 회로는 동일한 형태이다. 따라서, 실제 회로에 적용될 때에는 두 가지 디코딩 회로(1222, 1224)가 아니라 한 가지 디코딩 회로로 적용될 수도 있고, 두 가지 디코딩 회로(1222, 1224)보다 더 많은 종류의 디코딩 회로로 적용될 수도 있다. 또한, 도 2에 도시된 회로는 두 가지 디코딩 회로(1222, 1224) 중 첫 번째 디코딩 회로(1222)를 상세히 도시한 도면이다.

도 2를 참조하면, 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부(120)에 구비된 디코딩부(122)에서 첫 번째 디코딩 회로(1222)는, 워드라인 드라이버(124)를 통하여 다수 의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)를 워드라인 구동제어신호(WLCON)에 응답하여 각각 감압전압(VBB)으로 구동하기 위한 제1구동부(12222)와, 워드라인 구동제어신호(WLCON)에 응답하여 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)와 각각 크로스-커플링(cross-coupling) 형태로 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)를 각각 승압전압(VPP)으로 구동하기 위한 제2구동부(12224), 및 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)에 응답하여 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)를 접지전압(VSS)으로 구동하기 위한 제3구동부(12226)를 구비한다. 또한, 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 각각 접속되어 각각의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)가 플로팅(flooting)되는 것을 방지하기 위한 래치부(12228)를 더 구비한다.

여기서, 제1구동부(12222)는, 다수의 게이트를 통해 각각 인가되는 워드라인 구동제어신호(WLCON)에 응답하여 다수의 드레인에 각각 접속된 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에서 다수의 소스에 각각 접속된 감압전압(VBB)단으로 흐르는 전류(RON_I1)의 크기를 조절하기 위한 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N)를 구비한다.

또한, 제2구동부(12224)는, 다수의 게이트를 통해 각각 인가되는 워드라인 구동제어신호(WLCON)에 응답하여 다수의 드레인에 각각 접속된 승압전압(VPP)단에 서 다수의 소스에 각각 접속된 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 흐르는 전류(RON_I2 + RON_I3)의 크기를 조절하기 위한 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N)를 구비한다.

또한, 제3구동부(12226)는, 다수의 게이트를 통해 각각 인가되는 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)에 응답하여 다수의 드레인에 각각 접속된 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에서 다수의 소스에 각각 접속된 접지전압(VSS)단으로 흐르는 전류(RON_I4)의 크기를 조절하기 위한 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 구비한다.

그리고, 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)와 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)를 각각 크로스-커플링(cross-coupling) 형태로 접속시키기 위해 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N) 및 다수의 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)가 더 구비된다.

이때, 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)는, 다수의 게이트와 각각 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨에 응답하여 다수의 소스에 각각 접속되는 승압전압(VPP)단에서 다수의 드레인에 각각 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 흐르는 전류(RON_I5)의 크기 를 각각 조절한다.

또한, 다수의 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)는, 다수의 게이트와 각각 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)의 전위레벨에 응답하여 다수의 소스에 각각 접속되는 승압전압(VPP)단에서 다수의 드레인에 각각 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)로 흐르는 전류(RON_I6)의 크기를 각각 조절한다.

전술한 구성을 바탕으로 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부(120)에 구비된 디코딩부(122)에서 첫 번째 디코딩 회로(1222)의 동작을 설명하면 다음과 같다.

도 3은 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로의 동작을 도시한 타이밍 다이어그램이다.

도 3을 참조하면, 액티브 커맨드(ACT) 및 프리차지 커맨드(PRE)에 대응하여 워드라인 구동제어신호(WLCON) 및 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)의 값이 변동하는 것을 알 수 있으며, 그에 따라 출력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 값이 변동하는 것을 알 수 있다.

참고로, 도 3에 도시된 타이밍 다이어그램은, 액티브(active) 동작구간에서 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 로우 어드레스(ROW ADDRESS<13:0>)에 대응하여 선택되는 워드라인에 대응하는 디코딩부(12222)의 동작을 도시한 것으로써, 도면에 직접적으로 도시되지는 않았지만 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인을 제외한 나머지 워드라인에 대응하는 디코딩부(12222)의 동작은 액티브(active) 동작구간에서도 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)의 값이 변동하지 않는 상태가 되어 출력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 값도 변동하지 않게 된다.

구체적으로, 액티브 커맨드(ACT)가 로직'로우'(Low)로 비활성화되어 프리차지(precharge) 동작구간에 진입하게 되면, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 비활성화시키기 위해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 감압전압(VBBW)이 공급되어야 하고, 이를 위해서는, 워드라인 드라이버(124)를 통해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)는 각각 감압전압(VBBW)으로 구동되도록 하고 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)와 각각 크로스-커플링(cross-coupling) 형태로 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)는 각각 승압전압(VPP)로 구동되도록 하여야 한다.

때문에, 워드라인 구동제어신호(WLCON)를 로직'하이'(High)로 활성화시킴으 로써, 제1구동부(12222)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N)들을 모두 턴 온(turn-on)시켜서 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 감압전압(VBBW)이 직접적으로 공급되도록 하고, 제2구동부(12224)에 구비되는 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N)들도 모두 턴 온(turn-on)시켜 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 승압전압(VPP)이 직접적으로 공급되도록 한다.

동시에, 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)들은 모두 로직'로우'(Low)로 비활성화시킴으로써, 제3구동부(12226)에 구비되는 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 모두 턴 오프(turn-off)시켜서 제2구동부(12224)를 통해 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 공급되는 승압전압(VPP)이 접지전압(VSS)단으로 빠져나가지 않도록 해야한다.

이렇게, 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 감압전압(VBBW)이 공급되면, 그에 응답하여 다수의 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)가 턴 온(turn-on)되어 승압전압(VPP)을 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 공급함으로써 더욱 확실하게 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 승압전압(VPP)이 구동되도록 한다.

마찬가지로, 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 승압전압(VPP)이 공급되면, 그에 응답하여 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)가 턴 오프(turn-off)되어 승압전압(VPP)이 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)로 공급되지 않도록 함으로써 더욱 확실하게 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 감압전압(VBB)이 구동되도록 한다.

그리고, 액티브 커맨드(ACT)가 로직'하이'(High)로 활성화되어 액티브(active) 동작구간에 진입하게 되면, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 로우 어드레스(ROW ADDRESS<13:0>)에 의해 선택되는 워드라인은 활성화시키고 선택된 워드라인을 제외한 나머지 워드라인은 비활성화시키기 위해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인에는 승압전압(VPP)을 공급하고 선택된 워드라인을 제외한 나머지 워드라인에는 감압전압(VBBW)이 공급되어야 한다.

이를 위해서, 워드라인 드라이버(124)를 통해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인에 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N) 중 선택되는 정 디코딩 노드에는 승압전압(VPP)이 구동되도록 하고, 선택된 정 디코딩 노드와 크로스-커플링(cross-coupling) 형태로 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N) 중 선택된 부 디코딩 노드에는 접지전압(VSS)이 구동되도록 하여야 한다.

또한, 워드라인 드라이버(124)를 통해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인을 제외한 나머지 워드라인에 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N) 중 선택되는 정 디코딩 노드를 제외한 나머지 정 디코딩 노드에는 감압전압(VBBW)이 구동되도록 하고, 선택된 정 디코딩 노드를 제외한 나머지 정 디코딩 노드와 크로스-커플링(cross-coupling) 형태로 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N) 중 선택된 부 디코딩 노드를 제외한 나머지 부 디코딩 노드에는 승압전압(VPP)이 구동되도록 하여야 한다.

때문에, 워드라인 구동제어신호(WLCON)를 로직'로우'(Low)로 비활성화시킴으로써, 제1구동부(12222)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N)들을 모두 턴 오프(turn-off)시켜서 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 감압전압(VBBW)이 직접적으로 공급되지 않도록 하고, 제2구동부(12224)에 구비되는 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N)들도 모두 턴 오프(turn-off)시켜서 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 승압전압(VPP)이 직접적으로 공급되지 않도록 한다.

동시에, 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)들은 선택적으로 그 논리레벨이 결정되도록 하여, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인에 대응하는 회로의 경우에는 제3구동부(12226)에 구비되는 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 모두 턴 온(turn-on)시켜서 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 접지전압(VSS)을 공급하도록 해야하고, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인을 제외한 나머지 워드라인에 대응하는 회로의 경우에는 제3구동부(12226)에 구비되는 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 중 일부를 턴 오프(turn-off)시켜서 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 접지전압(VSS)이 공급되지 못하도록 해야한다.

이렇게, 제1구동부(12222)를 통해 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 감압전압(VBBW)이 직접적으로 공급되지 않고, 제2구동부(12224)를 통해 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 승압전압(VPP)이 직접적으로 공급되지 않는 상황이므로 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N) 및 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)의 전위레벨은 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N) 및 다수의 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)의 상태에 따라 결정되게 된다.

즉, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인에 대응하는 회로의 경우에는 제3구동부(12226)를 통해 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 접지전압(VSS)이 공급되므로, 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N) 가 턴 온(turn-on)되어 승압전압(VPP)을 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 공급하게 되고, 그에 따라, 다수의 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)가 턴 오프(turn-off)되어 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)는 접지전압(VSS)의 전위레벨을 안정적으로 유지할 수 있게 된다.

하지만, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인을 제외한 나머지 워드라인에 대응하는 회로의 경우에는 제3구동부(12226)를 통해 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 접지전압(VSS)이 공급되지 못하므로, 프리차지(precharge) 상태에서 턴 오프(turn_off)되었었던 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)를 턴 온(turn-on) 상태로 변화시켜주지 못하게 되어 승압전압(VPP)이 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)로 공급되지 못하게 되고, 그에 따라, 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)는 감압전압(VBBW)의 전위레벨을 그대로 유지하고, 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)는 승압전압(VPP)의 전위레벨을 그대로 유지하게 된다.

참고로, 래치부(12228)는, 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨이 승압전압(VPP)의 전위레벨에서 감압전압(VBBW)의 전위레벨로 변동하는 과정이나 감압전압(VBBW)의 전위레벨에서 승압전압(VPP)의 전위레벨로 변동하는 과정에서 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨이 플로팅(floating)되는 것을 방지하기 위함이며, 도 2에서는 내부에 승압전압(VPP)과 감압전압(VBBW)을 전원으로 사용하는 인버터(INV)가 포함되어 있어 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨이 승압전압(VPP)의 전위레벨일 경우 감지전압(VBBW)의 전위레벨을 갖는 출력신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)를 워드라인 드라이버(124)로 전송하고 감지전압(VBBW)의 전위레벨인 경우 승압전압(VPP)의 전위레벨을 갖는 출력신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)를 워드라인 드라이버(124)로 전송하는데, 이러한 상태에서, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에는 워드라인 드라이버(124)로 입력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 전위레벨과 반대되는 전위레벨이 공급되어야 하는 상태이므로, 도 2에 직접적으로 표현되어 있지 않지만 워드라인 드라이버(124)는 입력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 전위레벨이 감지전압(VBBW)의 전위레벨인 경우 승압전압(VPP)의 전위레벨로 반전구동하고 입력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 전위레벨이 승압전압(VPP)의 전위레벨인 경우 감지전압(VBBW)의 전위레벨로 반전구동한다고 볼 수 있다.

한편, 반도체 메모리 장치가 저 전력(low power)으로 동작하기를 원하는 요구에 따라서 반도체 메모리 장치로 공급되는 전원전압(VDD)의 전위레벨은 점점 더 내려가고 있다. 예를 들어, DDR DRAM의 경우에는 '2.5V'의 전위레벨을 갖는 전원전압(VDD)이 공급되었었지만, DDR2 DRAM의 경우에는'1.8V'의 전위레벨을 갖는 전원전 압(VDD)이 공급되었었고, DDR3 DRAM의 경우에는 '1.5V'의 전위레벨을 갖는 전원전압(VDD)이 공급되었었으며, 최근에 개발되고 있는 DDR4 DRAM의 경우에는'1.2V'의 전위레벨을 갖는 전원전압(VDD)이 공급되고 있다.

이렇게, 반도체 메모리 장치로 공급되는 전원전압(VDD)의 전위레벨은 점점 더 낮아지고 있는 반면에, 반도체 메모리 장치에서 사용되는 승압전압(VPP)의 전위레벨은 DDR DRAM에서'3.3V'이었던 것이 DDR4 DRAM에서'3.0V'일 정도로 그 전위레벨이 거의 변동하지 않았다.

그런데, 반도체 메모리 장치로 공급되는 전원전압(VDD)의 전위레벨은 점점 더 낮아질 때 승압전압(VPP)의 전위레벨이 거의 변동하지 않게 되면서, 상기에서 설명한 종래기술에 따른 반도체 메모리 장치의 동작이 제대로 수행되지 않는 문제가 발생하였다.

즉, 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부(120)에 구비된 디코딩부(122)의 동작은, 전원전압(VDD)의 전위레벨이 상대적으로 높은 전위레벨을 가지는 경우에만 유효한 것이고, 전원전압(VDD)의 전위레벨이 상대적으로 낮아지게 되는 경우에는 동작이 제대로 수행되지 못하고 불안정해질 수 있다.

전원전압(VDD)의 전위레벨이 상대적으로 낮은 경우에서 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로가 왜 불안정하게 동작하는지를 구체적으로 살펴보면 다음과 같다.

먼저, 액티브 커맨드(ACT)가 로직'로우'(Low)로 비활성화되는 프리차지(precharge) 동작구간에서는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에는 모두 감압전압(VBBW)이 공급되어 있고, 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에는 모두 승압전압(VPP)이 공급되어 있는 상태이다.

이때, 액티브 커맨드(ACT)가 로직'하이'(High)로 활성화되어 액티브(active) 동작구간에 진입하게 되면, 워드라인 구동제어신호(WLCON)의 논리레벨이 로직'하이'(High)에서 로직'로우'(Low)로 변동하면서 제1구동부(12222)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N)와 제2구동부(12224)에 구비되는 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N)를 모두 턴 온(turn-on) 상태에서 턴 오프(turn-off) 상태로 변동시키게 되고, 동시에, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인에 대응하는 회로에 제공되는 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)들이 로직'하이'(High)로 활성화되어 제3구동부(12226)에 구비되는 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 턴 온(turn-on)시킨다.

이러한 동작을 통해, 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N) 중 선택된 부 디코딩 노드의 전위레벨이 승압전압(VPP)에서 접지전압(VSS)으로 떨어져야 하는데, 전원전압(VDD)의 전위레벨이 상대적으로 낮아 지는 현상으로 인해 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)들이 모두 로직'하이'(High)인 상태에서도 제3구동부(12226)에 구비되는 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)가 완벽하게 턴 온(turn-on)되지 못하는 상태가 되어 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N) 중 선택된 부 디코딩 노드의 전위레벨을 승압전압(VPP)에서 접지전압(VSS)으로 완벽하게 떨어트려주지 못하게 된다.

즉, 전원전압(VDD)의 전위레벨이 상대적으로 낮아지는 현상으로 인해 다수의 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)에서 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 흐르는 전류(RON_I6)의 크기에 비해 제3구동부(12226)를 통해 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N) 중 선택된 부 디코딩 노드에서 접지전압(VSS)단으로 흐르는 전류(RON_I4)의 크기가 상대적으로 작아지면서 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N) 중 선택된 부 디코딩 노드의 전위레벨이 로직'로우'(Low)의 논리레벨에 이르기까지 충분히 낮아지지 못하게 되면, 결국, 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)를 턴 온(turn-on)시키지 못하게 되고, 그로 인해, 액티브(active) 동작구간임에도 불구하고 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)가 계속 감압전압(VBBW)의 전위레벨을 유지하는 상태가 되어 회로 전체가 정상적인 동작을 수행하지 못하게 된다.

그리고, 액티브 커맨드(ACT)가 로직'하이'(High)로 활성화되는 액티브(active) 동작구간에서는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에는 모두 승압전압(VPP)이 공급되어 있고, 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에는 모두 접지전압(VSS)이 공급되어 있는 상태이다.

이때, 액티브 커맨드(ACT)가 로직'로우'(Low)로 비활성화되어 프리차지(precharge) 동작구간에 진입하게 되면, 워드라인 구동제어신호(WLCON)의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 변동하면서 제1구동부(12222)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N)와 제2구동부(12224)에 구비되는 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N)를 모두 턴 오프(turn-off) 상태에서 턴 온(turn-on) 상태로 변동시키게 되고, 동시에, 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)들이 모두 로직'로우'(Low)로 비활성화되어 제3구동부(12226)에 구비되는 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 모두 턴 오프(turn-off)시킨다.

이러한 동작을 통해, 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨이 승압전압(VPP)에서 감압전압(VBBW)으로 떨어지고 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)의 전위레벨이 접지전압(VSS)에서 승압전압(VPP)으로 상승해야 하는데, 전원전압(VDD)의 전위레벨이 상대적으로 낮아지는 현상으로 인해 워드라인 구동제어신호(WLCON)의 논리레벨이 로직'하이'(High)인 상태에서도 제1구동부(12222)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N)와 제2구동부(12224)에 구비되는 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N)가 완벽하게 턴 온(turn-on)되지 못하는 상태가 되어 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨을 승압전압(VPP)에서 감압전압(VBBW)으로 완벽하게 떨어트릴 수 없고 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)의 전위레벨을 접지전압(VSS)에서 승압전압(VPP)으로 완벽하게 상승시킬 수 없다.

특히, 제2구동부(12224)에 구비되는 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N)는, 다수의 드레인에 승압전압(VPP)단이 접속되고 다수의 소스에 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)가 접속되는 구성으로 인해 워드라인 구동제어신호(WLCON)가 로직'하이'(High)로 활성화된 상태에서 제2구동부(12224)에 구비되는 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N)를 통해 승압전압(VPP)단에서 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 공급할 수 있는 전압의 크기가 전원전압(VDD)의 전위레벨에서 NMOS 트랜지스터의 문턱전압레벨(Vth)을 뺀 전위레벨만큼 밖에 안되기 때문에 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)의 전위레벨을 접지전압(VSS)에서 승압전압(VPP)으로 상승시킬 수 없으며, 그로인해 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)가 완전 하게 턴 온(turn-on)되지도 않고 완전하게 턴 오프(turn-off)되지도 않은 상태가 되어 회로가 전체적으로 불안정하게 동작하는 문제가 발생한다.

이렇게, 전원전압(VDD)의 전위레벨이 상대적으로 낮아지는 현상으로 인해 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로는 액티브(active) 동작구간에서 프리차지(precharge) 동작구간으로 진입하는 시점이나 프리차지(precharge) 동작구간에서 액티브(active) 동작구간으로 진입하는 시점에서 정상적인 동작을 수행할 수 없는 문제가 있으며, 정상적으로 동작한다고 하더라도 그 동작속도가 매우 느려지는 문제가 발생한다.

도 4는 전술한 도 2에 도시된 종래기술에 따른 디코딩부의 구성을 다르게 하여 도시한 도면이다.

도 5는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로가 반도체 메모리 장치에서 차지하는 면적을 설명하기 위해 도시한 블록 다이어그램이다.

도 4를 참조하면, 도 2에 도시된 종래기술에 따른 디코딩부(122)와 다른 구성을 갖는 디코딩부(122_BETA)는, 도 2에 도시된 디코딩부(122)와 달리 전원전압(VDD)의 전위레벨이 상대적으로 낮아지는 현상으로 인해 그 스윙폭이 줄어드는 워드라인 구동제어신호(WLCON)를 직접사용하지 않고, 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)들만을 사용하여 워드 라인 드라이버(124)를 통하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 공급되는 전압신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)들을 생성하는 방법을 사용한다.

따라서, 전원전압(VDD)의 전위레벨이 상대적으로 낮아지더라도 회로의 동작은 매우 안정적이며, 자세한 동작은 전술한 도 2에 도시된 디코딩부(122)와 유사하므로 여기서는 설명하지 않도록 하겠다.

하지만, 도 4에 도시된 디코딩부(122_BETA)의 회로구성에는 도 2에 도시된 디코딩부(1222)에서는 볼 수 없었던 낸드게이트(NAND_0, NAND_1, …, NAND_N-1, NAND_N)가 포함되고, 인버터의 개수도 더 많아지는 것을 알 수 있다. 즉, 도 4에 도시된 디코딩부가 도 2에 도시된 디코딩부(1222)보다 더 넓은 면적을 차지한다는 것을 알 수 있다.

그런데, 도 5에서 도시된 바와 같이 반도체 메모리 장치에서 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로가 차지하는 면적 중 거의 대부분이 디코딩부(122)가 차지하는 면적이고, 아주 일부분만이 구동제어신호 생성부(100)가 차지하는 면적인 것을 알 수 있다.

이는, 디코딩부(122)는 반도체 메모리 장치에 포함되는 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)의 개수에 대응하는 개수만큼 도 2에 도시되는 디코딩부(122)의 상세회로와 같은 회로들이 구비되어야 하지만, 구동제어신호 생성부(100)는 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)의 개수와 상관없이 한 개만 존 재하면 되기 때문이다.

따라서, 도 2에 도시된 디코딩부(122)와 같은 구성에 비해 도 4에 도시된 디코딩부(122_BETA)와 같은 구성이 CMOS 트랜지스터 - 인버터는 1개의 NMOS 트랜지스터와 1개의 PMOS 트랜지스터로 이루어 짐, 낸드게이트는 2개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터로 이루어짐 - 가 몇 개 더 구비되는 것으로 보이지만, 실제로는 반도체 메모리 장치에 포함되는 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)의 개수에 대응하는 개수만큼 그 개수가 반복적으로 증가하며, 결국, 디코딩부(122)의 면적을 크게 증가시킨다.

즉, 도 2에 도시된 디코딩부(122)와 같은 구성을 도 4에 도시된 디코딩부(122_BETA)와 같은 구성으로 바꾸는 것으로 인해 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로가 차지하는 면적이 크게 증가하는 문제가 발생한다. 따라서, 도 2에 도시된 디코딩부(122)와 같은 구성을 도 4에 도시된 디코딩부(122_BETA)와 같은 구성으로 바꾸는 것은 효과적인 방법이 아니다.

본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 전원전압이 상대적으로 낮은 전위레벨을 갖는 동작환경에서도 안정적으로 로우 어드레스를 디코딩하는 회로를 제공하는데 그 목적이 있다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 액티브 커맨드에 응답하여 승압전압 - 전원전압보다 높은 전위레벨을 가짐 - 의 전위레벨과 감압전압 - 접지전압보다 낮은 전위레벨을 가짐 - 의 전위레벨 사이에서 스윙하는 워드라인 구동제어신호를 생성하기 위한 워드라인 구동제어신호 생성부; 및 상기 워드라인 구동제어신호에 응답하여 상기 승압전압 및 감압전압을 전원으로 공급받아 로우 어드레스를 디코딩함으로써 다수의 워드라인을 선택적으로 활성화시키기 위한 로우 어드레스 디코딩부를 구비하는 반도체 메모리 장치를 제공한다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 액티브 커맨드에 응답하여 승압전압 - 전원전압보다 높은 전위레벨을 가짐 - 의 전위레벨과 접지전압의 전위레벨 사이에서 스윙하는 정 워드라인 구동제어신호와 전원전압의 전위레벨과 감압전압 - 접지전압보다 낮은 전위레벨을 가짐 - 의 전위레벨 사이에서 스윙하는 부 워드라인 구동제어신호를 생성하기 위한 워드라인 구동제어신호 생성부; 및 상기 정 워드라인 구동제어신호 및 부 워드라인 구동제어신 호에 응답하여 상기 승압전압 및 감압전압을 전원으로 공급받아 로우 어드레스를 디코딩함으로써 다수의 워드라인을 선택적으로 활성화시키기 위한 로우 어드레스 디코딩부를 구비하는 반도체 메모리 장치를 제공한다.

전술한 본 발명은 전원전압이 상대적으로 낮은 전위레벨을 갖는 동작환경에서도 로우 어드레스를 디코딩하기 위한 회로로 공급되는 제어신호의 스윙영역을 변화시킴으로써 로우 어드레스를 디코딩하는 동작이 안정적으로 이루어질 수 있도록 하는 효과가 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

[제1실시예]

도 6은 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로를 도시한 블록 다이어그램이다.

도 6을 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 로우 어드레스(ROW ADDRESS<13:0>)에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 을 선택적으로 활성화시키는 회로는, 액티브 커맨드(ACT)에 응답하여 승압전압(VPP) - 전원전압(VDD)보다 높은 전위레벨을 가짐 - 의 전위레벨과 감압전압(VBBW) - 접지전압(VSS)보다 낮은 전위레벨을 가짐 - 의 전위레벨 사이에서 스윙하는 워드라인 구동제어신호(WLCON)를 생성하기 위한 워드라인 구동제어신호 생성부(600), 및 워드라인 구동제어신호(WLCON)에 응답하여 승압전압(VPP) 및 감압전압(VBBW)을 전원으로 공급받아 로우 어드레스(ROW ADDRESS<13:0>)를 디코딩함으로써 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키기 위한 로우 어드레스 디코딩부(620)를 구비한다. 또한, 액티브 신호(ACT)에 응답하여 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류(LAX01, BAX2, BAX34, BAX56, BAX78)하여 로우 어드레스 디코딩부(620)로 전달하기 위한 로우 어드레스 프리 디코딩부(640)를 더 구비한다.

여기서, 구동제어신호 생성부(600)는, 전원전압(VDD)의 전위레벨과 접지전압(VSS)의 전위레벨 사이에서 스윙하는 액티브 커맨드(ACT)의 상한레벨을 승압전압(VPP)으로 레벨 쉬프팅하고 하한레벨을 감압전압(VBBW)으로 레벨 쉬프팅하여 워드라인 구동제어신호(WLCON)로서 출력하기 위한 레벨 쉬프팅 부(602), 및 워드라인 구동제어신호(WLCON)를 예정된 구동력으로 구동하여 로우 어드레스 디코딩부(620)로 전달하기 위한 신호 전달부(606)를 구비한다.

이때, 도면에 구체적으로 도시되지는 않았지만 레벨 쉬프팅 부(602)는, 전원전압(VDD)의 전위레벨과 접지전압(VSS)의 전위레벨 사이에서 스윙하는 액티브 커맨드(ACT)의 상한레벨을 승압전압(VPP)으로 레벨 쉬프팅하기 위한 제1레벨 쉬프팅 부(6022), 및 제1레벨 쉬프팅 부에서 출력되는 신호의 하한레벨을 감압전압(VBBW)으로 레벨 쉬프팅하여 워드라인 구동제어신호(WLCON)로서 출력하기 제2레벨 쉬프팅 부(6024)를 구비한다.

그리고, 로우 어드레스 디코딩부(620)는, 워드라인 구동제어신호(WLCON)에 응답하여 로우 어드레스 프리 디코딩부(640)에서 출력되는 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2, BAX34, BAX56, BAX78)를 디코딩하여 다수의 워드라인에 각각 제공되는 신호(MWLB_0, MWLB_1, …, MWLB_N-1, MWLB_N, RXB_0, RXB_1, …, RXB_N-1, RXB_N)를 생성하되, 워드라인 구동제어신호(WLCON)에 응답하여 다수의 신호(MWLB_0, MWLB_1, …, MWLB_N-1, MWLB_N, RXB_0, RXB_1, …, RXB_N-1, RXB_N)가 승압전압(VPP)의 전위레벨과 감압전압(VBBW)의 전위레벨 사이에서 스윙하도록 하는 디코딩부(622), 및 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 제공되는 신호(MWLB_0, MWLB_1, …, MWLB_N-1, MWLB_N, RXB_0, RXB_1, …, RXB_N-1, RXB_N)에 응답하여 다수의 워드라인을 각각 구동하기 위한 워드라인 드라이버(624)를 구비한다.

도 7은 도 6에 도시된 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로 의 구성요소 중 로우 어드레스 디코딩부에 구비된 디코딩부를 상세히 도시한 회로도이다.

참고로, 도 6에 도시된 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부(620)에 구비된 디코딩부(622)는, 로우 어드레스 프리 디코딩부(640)에서 출력되는 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2, BAX34, BAX56, BAX78)의 종류에 따라 두 가지 디코딩 회로(6222, 6224)로 나누어지는데, 이는, 로우 어드레스(ROW ADDRESS<13:0>)를 디코딩하는 방식, 즉, 여러 단으로 나누어서 디코딩하는 방식일 뿐이며, 두 가지 디코딩 회로(6222, 6224)는 입력되는 신호가 서로 다를 뿐 - LAX01, BAX2 / BAX34, BAX56, BAX78 으로 나뉨 - 상세한 회로는 동일한 형태이다. 따라서, 실제 회로에 적용될 때에는 두 가지 디코딩 회로(6222, 6224)가 아니라 한 가지 디코딩 회로로 적용될 수도 있고, 두 가지 디코딩 회로(6222, 6224)보다 더 많은 종류의 디코딩 회로로 적용될 수도 있다. 또한, 도 2에 도시된 회로는 두 가지 디코딩 회로(6222, 6224) 중 첫 번째 디코딩 회로(6222)를 상세히 도시한 도면이다.

도 7를 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부(620)에 구비된 디코딩부(622)에서 첫 번째 디코딩 회로(6222)는, 워드라인 드라이버(624)를 통 하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 접속되는 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)를 워드라인 구동제어신호(WLCON)에 응답하여 각각 승압전압(VPP)으로 구동하기 위한 승압구동부(62222)와, 워드라인 구동제어신호(WLCON) 및 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)에 응답하여 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)를 각각 감압전압(VBBW)으로 구동하기 위한 감압구동부(62224), 및 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 각각 접속되어 각각의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)가 플로팅(flooting)되는 것을 방지하기 위한 래치부(62228)를 더 구비한다.

여기서, 승압구동부(62222)는, 다수의 게이트를 통해 각각 인가되는 상기 워드라인 구동제어신호(WLCON)에 응답하여 다수의 소스에 각각 접속된 승압전압(VPP)단에서 다수의 드레인에 각각 접속된 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)로 흐르는 전류(RON_I1)의 크기를 조절하기 위한 다수의 PMOS 트랜지스터(PA_0, PA_1, …, PA_N-1, PA_N)를 구비한다.

또한, 감압구동부(62224)는, 다수의 게이트를 통해 각각 인가되는 워드라인 구동제어신호(WLCON)에 응답하여 다수의 드레인에 각각 접속된 다수의 감압구동노드(FAVOLND_0, FAVOLND_1, …, FAVOLND_N-1, FAVOLND_N)에서 다수의 소스에 각각 접속된 감압전압(VBBW)단으로 흐르는 전류(RON_I2)의 크기를 조절하기 위한 다수의 제1NMOS 트랜지스터(NC_0, NC_1, …, NC_N-1, NC_N), 및 다수의 게이트를 통해 각 각 인가되는 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)의 값에 응답하여 다수의 드레인에 각각 접속된 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에서 다수의 소스에 각각 접속된 다수의 감압구동노드(FAVOLND_0, FAVOLND_1, …, FAVOLND_N-1, FAVOLND_N)로 흐르는 전류(RON_I2)의 크기를 조절하기 위한 다수의 제2NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N, NB_0, NB_1, …, NB_N-1, NB_N)를 구비한다.

그리고, 도 7에 도시된 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부(620)에 구비된 디코딩부(622)에서 첫 번째 디코딩 회로(6222)를 약간의 구성을 변경하여 다음과 같이 구성하는 것도 가능하다.

먼저, 승압구동부(62222)가 도 7에서는 워드라인 구동제어신호(WLCON)에 응답해서 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)를 각각 승압전압(VPP)으로 구동하였지만, 워드라인 구동제어신호(WLCON) 및 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)에 응답하여 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)를 각각 승압전압(VPP)으로 구동하도록 변경한다.

동시에, 감압구동부(62224)가 도 7에서는 워드라인 구동제어신호(WLCON) 및 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)에 응답하여 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)를 각각 감압전압(VBBW)으로 구동하였지만, 워드라인 구동제어신호(WLCON)에 응답하여 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)를 각각 감압전압(VBBW)으로 구동하도록 변경한다.

그리고, 래치부(62228)는, 아무런 변경 없이 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 각각 접속된 상태를 그대로 유지하도록 한다.

전술한 구성을 바탕으로 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 동작을 설명하면 다음과 같다.

먼저, 워드라인 구동제어신호 생성부(600)는, 제1레벨 쉬프팅 부(6022)를 사용하여 액티브 커맨드(ACT)가 로직'하이'(High)가 되어 전원전압(VDD)의 전위레벨을 갖는 경우에는 이를 승압전압(VPP)으로 레벨 쉬프팅하고, 액티브 커맨드(ACT)가 로직'로우'(Low)가 되어 접지전압(VSS)의 전위레벨을 갖는 경우에는 그대로 접지전압(VSS)의 전위레벨을 갖도록 하여 출력한다. 그리고, 제2레벨 쉬프팅 부(602)를 사용하여 제1레벨 쉬프팅 부(6022)에서 출력되는 신호가 로직'하이'(High)가 되어 전원전압(VDD)의 전위레벨을 갖는 경우에는 그대로 전원전압(VDD)을 갖도록 하고, 제1레벨 쉬프팅 부(6022)에서 출력되는 신호가 로직'로우'(Low)가 되어 접지전압(VSS)의 전위레벨을 갖게 될 때 이를 감압전압(VBBW)으로 레벨 쉬프팅하여 워드라인 구동제어신호(WLCON)로서 출력한다.

또한, 제1레벨 쉬프팅 부(6022)에서 전원전압(VDD)의 전위레벨을 승압전 압(VPP)의 전위레벨로 레벨 쉬프팅 하는 방법은, 전원전압(VDD)의 전위레벨을 포지티브(positive) 펌핑하여 승압전압(VPP)의 전위레벨로 만드는 방법이 있고, 전원전압(VDD)의 전위레벨을 승압전압(VPP)으로 직접 드라이빙하여 승압전압(VPP)의 전위레벨로 만드는 방법이 있다.

이때, 포지티브 펌핑을 사용할 경우에는 승압전압(VPP)의 전위레벨이 전원전압(VDD)의 전위레벨을 얼마나 포지티브 펌핑하느냐에 따라 결정되는 방식이기 때문에 승압전압(VPP)을 외부에서 따로 입력받거나 반도체 메모리 장치 내부의 다른 부분에서 따로 생성할 필요가 없지만 포지티브 펌핑을 수행하기 위한 회로가 추가적으로 더 필요하다는 특징이 있다. 반면, 드라이빙 하는 방법을 사용할 경우에는 전원전압(VDD)의 전위레벨과 상관없이 승압전압(VPP)을 직접적으로 입력받아 사용하는 방식이기 때문에 승압전압(VPP)이 외부에서 따로 입력되거나 반도체 메모리 장치 내부의 다른 부분에서 따로 생성되어야 한다는 특징이 있다.

마찬가지로, 제2레벨 쉬프팅 부(6024)에서 접지전압(VSS)의 전위레벨을 감압전압(VBBW)의 전위레벨로 레벨 쉬프팅 하는 방법은, 접지전압(VSS)의 전위레벨을 네거티브(negative) 펌핑하여 감압전압(VBBW)의 전위레벨로 만드는 방법이 있고, 접지전압(VSS)의 전위레벨을 감압전압(VBBW)으로 직접 드라이빙하여 감압전압(VBBW)의 전위레벨로 만드는 방법이 있다.

이때, 네거티브 펌핑을 사용할 경우에는 감압전압(VBBW)의 전위레벨이 접지전압(VSS)의 전위레벨을 얼마나 네거티브 펌핑하느냐에 따라 결정되는 방식이기 때문에 감압전압(VBBW)을 외부에서 따로 입력받거나 반도체 메모리 장치 내부의 다른 부분에서 따로 생성할 필요가 없지만 네거티브 펌핑을 수행하기 위한 회로가 추가적으로 더 필요하다는 특징이 있다. 반면, 드라이빙 하는 방법을 사용할 경우 접지전압(VSS)의 전위레벨과 상관없이 감압전압(VBBW)을 직접적으로 입력받아 사용하는 방식이기 때문에 감압전압(VBBW)이 외부에서 따로 입력되거나 반도체 메모리 장치 내부의 다른 부분에서 따로 생성되어야 한다는 특징이 있다.

그리고, 디코딩부(622) 중 첫 번째 디코딩 회로(6222)는, 액티브 커맨드(ACT)가 로직'로우'(Low)로 비활성화되어 프리차지(precharge) 동작구간에 진입하게 되면, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 비활성화시키기 위해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 감압전압(VBBW)이 공급되어야 하고, 이를 위해서는, 워드라인 드라이버(624)를 통해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 접속되는 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)가 각각 승압전압(VPP)으로 구동되도록 하여야 한다.

때문에, 워드라인 구동제어신호(WLCON)를 로직'로우'(Low)로 비활성화시킴으로써, 승압구동부(62222)에 구비되는 다수의 PMOS 트랜지스터(PA_0, PA_1, …, PA_N-1, PA_N)들을 모두 턴 온(turn-on)시켜서 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 승압전압(VPP)이 공급되도록 해준다. 이때, 로직'로우'(Low)의 워드라인 구동제어신호(WLCON)는 감압전압(VBBW)의 전위레벨을 가지기 때문에 승압전압(VPP)단에서 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)로 흐르는 전류(RON_I1)가 손실 없이 완벽하게 전달되도록 할 수 있다.

동시에, 감압구동부(62224)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N, NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N) 중 워드라인 구동제어신호(WLCON)에 대응하는 일부 NMOS 트랜지스터(NC_0, NC_1, …, NC_N-1, NC_N)를 턴 오프(turn-off)시켜 다수의 감압구동노드(FAVOLND_0, FAVOLND_1, …, FAVOLND_N-1, FAVOLND_N)에 감압전압(VBBW)이 공급되는 것을 막아준다. 이때, 로직'로우'(Low)의 워드라인 구동제어신호(WLCON)는 감압전압(VBBW)의 전위레벨을 가지기 때문에 다수의 감압구동노드(FAVOLND_0, FAVOLND_1, …, FAVOLND_N-1, FAVOLND_N)에서 감압전압(VBBW)단으로 흐르는 전류(RON_I2)를 완벽하게 차단할 수 있다. 이를 통해, 프리차지 동작구간에서는 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)가 임의의 논리레벨을 갖게 되더라도 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 감압전압(VBBW)이 공급되는 것을 완전하게 차단할 수 있다.

따라서, 프리차지 동작구간에서 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)는 안정적인 빠른 속도로 승압전압(VPP)의 전위레벨에 도달할 수 있다.

이를 위해서, 워드라인 드라이버(624)를 통해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인에 접속되는 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N) 중 선택되는 디코딩 노드에는 감압전압(VBBW)이 구동되도록 하고, 선택된 디코딩 노드를 제외한 나머지 디코딩 노드에는 프리차지 동작구간에서 구동되었던 승압전압(VPP)이 그대로 유지되어야 한다.

때문에, 워드라인 구동제어신호(WLCON)를 로직'하이'(High)로 활성화시킴으로써, 승압구동부(62222)에 구비되는 다수의 PMOS 트랜지스터(PA_0, PA_1, …, PA_N-1, PA_N)들을 모두 턴 오프(turn-off)시켜서 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 승압전압(VPP)이 직접적으로 공급되는 것을 막아준다. 이때, 로직'하이'(High)의 워드라인 구동제어신호(WLCON)는 승압전압(VPP)의 전위레벨을 가지기 때문에 승압전압(VPP)단에서 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)로 흐르는 전류(RON_I1)를 완벽하게 차단하는 것이 가능하다.

동시에, 감압구동부(62224)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N, NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N) 중 워드라인 구동제어신호(WLCON)에 대응하는 일부 NMOS 트랜지스터(NC_0, NC_1, …, NC_N-1, NC_N)는 무조건 턴 온(turn-on)시켜 다수의 감압구동노드(FAVOLND_0, FAVOLND_1, …, FAVOLND_N-1, FAVOLND_N)에 감압전압(VBBW)이 공급되도록 해준다. 이때, 로직'하이'(High)의 워드라인 구동제어신호(WLCON)는 승압전압(VPP)의 전위레벨을 가지기 때문에 다수의 감압구동노드(FAVOLND_0, FAVOLND_1, …, FAVOLND_N-1, FAVOLND_N)에서 감압전압(VBBW)단으로 흐르는 전류(RON_I2)를 손실없이 완벽하게 전달하는 것이 가능하다. 이를 통해, 액티브 동작구간에서는 감압구동부(62224)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N, NB_0, NB_1, …, NB_N-1, NB_N, NC_0, NC_1, …, NC_N-1, NC_N) 중 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)에 대응하는 일부 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N, NB_0, NB_1, …, NB_N-1, NB_N)들이 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)의 논리레벨에 따라 선택적으로 턴 온/턴 오프시켜 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N) 중 선택되는 디코딩 노드에는 다수의 감압구동노드(FAVOLND_0, FAVOLND_1, …, FAVOLND_N-1, FAVOLND_N)를 통해 전달되는 감압전압(VBBW)이 구동되도록 하고, 선택된 디코딩 노드를 제외한 나머지 디코딩 노드에는 프리차지 동작구간에서 구동되었던 승압전압(VPP)이 그대로 유지되도록 할 수 있다.

따라서, 액티브 동작구간에서 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)는 안정적인 빠른 속도로 감지전압(VBBW)의 전위레벨에 도달할 수 있다.

참고로, 래치부(62228)는, 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨이 승압전압(VPP)의 전위레벨에서 감압전압(VBBW)의 전위레벨로 변동하는 과정이나 감압전압(VBBW)의 전위레벨에서 승압전압(VPP)의 전위레벨로 변동하는 과정에서 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨이 플로팅(floating)되는 것을 방지하기 위함이며, 도 7에서는 내부에 승압전압(VPP)과 감압전압(VBBW)을 전원으로 사용하는 두 개의 인버터(INV1, INV2)가 직렬로 구비되어 있어 다수의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨이 승압전압(VPP)의 전위레벨일 경우 승압전압(VPP)의 전위레벨을 갖는 출력신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)를 워드라인 드라이버(624)로 전송하고 감지전압(VBBW)의 전위레벨인 경우 감지전압(VBBW)의 전위레벨을 갖는 출력신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)를 워드라인 드라이버(624)로 전송하는데, 이러한 상태에서, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에는 워드라인 드라이버(624)로 입력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 전위레벨과 반대되는 전위레벨이 공급되어야 하는 상태이므로, 도 2에 직접적으로 표현되어 있지 않지만 워드라인 드라이버(624)는 입력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 전위레벨이 감지전압(VBBW)의 전위레벨인 경우 승압전압(VPP)의 전위레벨로 반전구동하고 입력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 전위레벨이 승압전압(VPP)의 전위레벨인 경우 감지전압(VBBW)의 전위레벨로 반전구동한다고 볼 수 있다.

이렇게, 승압전압(VPP)의 전위레벨과 감압전압(VBBW)의 전위레벨 사이에서 스윙하는 워드라인 구동제어신호(WLCON)를 사용하여 반도체 메모리 장치에서 로 우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 액티브 동작 및 프리차지 동작을 제어함으로써 전원전압(VDD)의 전위레벨이 상대적으로 낮아지는 현상이 발생하는 것과 상관없이 항상 안정적으로 로우(row) 어드레스를 디코딩하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 것이 가능하다.

[제2실시예]

도 8은 본 발명의 제2실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로를 도시한 블록 다이어그램이다.

도 8을 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리 장치에서 로우 어드레스(ROW ADDRESS<13:0>)에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 을 선택적으로 활성화시키는 회로는, 액티브 커맨드(ACT)에 응답하여 승압전압(VPP) - 전원전압(VDD)보다 높은 전위레벨을 가짐 - 의 전위레벨과 접지전압(VSS)의 전위레벨 사이에서 스윙하는 정 워드라인 구동제어신호(WLCON)와 전원전압(VDD)의 전위레벨과 감압전압(VBBW) - 접지전압(VSS)보다 낮은 전위레벨을 가짐 - 의 전위레벨 사이에서 스윙하는 부 워드라인 구동제어신호(WLCONB)를 생성하기 위한 워드라인 구동제어신호 생성부(800), 및 정 워드라인 구동제어신호(WLCON)와 부 워드라인 구동제어신호(WLCONB)에 응답하여 승압전압(VPP) 및 감압전압(VBBW)을 전원으로 공급받아 로우 어드레스(ROW ADDRESS<13:0>)를 디코딩함으로써 다수의 워 드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키기 위한 로우 어드레스 디코딩부(820)를 구비한다. 또한, 액티브 신호(ACT)에 응답하여 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류(LAX01, BAX2, BAX34, BAX56, BAX78)하여 로우 어드레스 디코딩부(820)로 전달하기 위한 로우 어드레스 프리 디코딩부(840)를 더 구비한다.

여기서, 구동제어신호 생성부(800)는, 전원전압(VDD)의 전위레벨과 접지전압(VSS)의 전위레벨 사이에서 스윙하는 액티브 커맨드(ACT)의 상한레벨을 승압전압(VPP)으로 레벨 쉬프팅하여 부 워드라인 구동제어신호(WLCONB)로서 출력하기 위한 제1레벨 쉬프팅 부(801), 및 전원전압(VDD)의 전위레벨과 접지전압(VSS)의 전위레벨 사이에서 스윙하는 액티브 커맨드(ACT)의 하한레벨을 감압전압(VBBW)으로 레벨 쉬프팅하여 정 워드라인 구동제어신호(WLCON)로서 출력하기 제2레벨 쉬프팅 부(802)와, 부 워드라인 구동제어신호(WLCONB)를 예정된 구동력으로 구동하여 로우 어드레스 디코딩부(820)로 전달하기 위한 제1신호전달부(805), 및 정 워드라인 구동제어신호(WLCON)를 예정된 구동력으로 구동하여 로우 어드레스 디코딩부(820)로 전달하기 위한 제2신호 전달부(806)를 구비한다.

그리고, 로우 어드레스 디코딩부(820)는, 워드라인 구동제어신호(WLCON)에 응답하여 로우 어드레스 프리 디코딩부(840)에서 출력되는 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2, BAX34, BAX56, BAX78)를 디코딩하여 다수의 워드라인에 각각 제공되는 신호(MWLB_0, MWLB_1, …, MWLB_N-1, MWLB_N, RXB_0, RXB_1, …, RXB_N-1, RXB_N)를 생성하되, 정 워드라인 구동제어신호(WLCON) 및 부 워드라인 구동제어신호(WLCONB)에 응답하여 다수의 신호(MWLB_0, MWLB_1, …, MWLB_N-1, MWLB_N, RXB_0, RXB_1, …, RXB_N-1, RXB_N)가 승압전압(VPP)의 전위레벨과 감압전압(VBBW)의 전위레벨 사이에서 스윙하도록 하는 디코딩부(822), 및 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 제공되는 신호(MWLB_0, MWLB_1, …, MWLB_N-1, MWLB_N, RXB_0, RXB_1, …, RXB_N-1, RXB_N)에 응답하여 다수의 워드라인을 각각 구동하기 위한 워드라인 드라이버(824)를 구비한다.

도 9는 도 8에 도시된 본 발명의 제2실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부에 구비된 디코딩부를 상세히 도시한 회로도이다.

참고로, 도 8에 도시된 본 발명의 제2실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부(820)에 구비된 디코딩부(822)는, 로우 어드레스 프리 디코딩부(840)에서 출력되는 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2, BAX34, BAX56, BAX78)의 종류에 따라 두 가지 디코딩 회로(8222, 8224)로 나누어지는데, 이는, 로우 어드레스(ROW ADDRESS<13:0>)를 디코딩하는 방식, 즉, 여러 단으로 나누어서 디코딩하는 방식일 뿐이며, 두 가지 디코딩 회로(8222, 8224)는 입력되는 신호가 서로 다를 뿐 - LAX01, BAX2 / BAX34, BAX56, BAX78 으로 나뉨 - 상세한 회로는 동일한 형태이다. 따라서, 실제 회로에 적용될 때에는 두 가지 디코딩 회로(8222, 8224)가 아니라 한 가지 디코딩 회로로 적용될 수도 있고, 두 가지 디코딩 회로(8222, 8224)보다 더 많은 종류의 디코딩 회로로 적용될 수도 있다. 또한, 도 2에 도시된 회로는 두 가지 디코딩 회로(8222, 8224) 중 첫 번째 디코딩 회로(8222)를 상세히 도시한 도면이다.

도 9를 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부(820)에 구비된 디코딩부(822)에서 첫 번째 디코딩 회로(8222)는, 정 워드라인 구동제어신호(WLCON)에 응답하여 워드라인 드라이버(824)를 통하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)를 각각 감압전압(VBBW)으로 구동하기 위한 제1구동부(82222)와, 정 워드라인 구동제어신호(WLCON) 및 부 워드라인 구동제어신호(WLCONB)에 응답하여 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)와 각각 크로스-커플링(cross-coupling) 형태로 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)를 각각 승압전압(VPP)으로 구동하기 위한 제2구동부(82224), 및 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)에 응답하여 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)를 접지전압(VSS)으로 구동하기 위한 제3구동부(82224)를 구비한다. 또한, 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 각각 접속되어 각각의 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)가 플로팅(flooting)되는 것을 방지하기 위한 래치부(82228)를 더 구비한다.

여기서, 제1구동부(82222)는, 다수의 게이트를 통해 각각 인가되는 정 워드라인 구동제어신호(WLCON)에 응답하여 다수의 드레인에 각각 접속된 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에서 다수의 소스에 각각 접속된 감압전압(VBB)단으로 흐르는 전류(RON_I1)의 크기를 조절하기 위한 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N)를 구비한다.

또한, 제2구동부(82224)는, 다수의 게이트를 통해 각각 인가되는 정 워드라인 구동제어신호(WLCON)에 응답하여 다수의 드레인에 각각 접속된 승압전압(VPP)단에서 다수의 소스에 각각 접속된 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 흐르는 전류(RON_I2)의 크기를 조절하기 위한 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N), 및 다수의 게이트를 통해 각각 인가되는 부 워드라인 구동제어신호(WLCONB)에 응답하여 다수의 소스에 각각 접속된 승압전압(VPP)단에서 다수의 드레인에 각각 접속된 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 흐르는 전류(RON_I3)의 크기를 조절하기 위한 다수의 PMOS 트랜지스터(PC_0, PC_1, …, PC_N-1, PC_N)를 구비한다.

또한, 제3구동부(82226)는, 다수의 게이트를 통해 각각 인가되는 로우 어드 레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)에 응답하여 다수의 드레인에 각각 접속된 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에서 다수의 소스에 각각 접속된 접지전압(VSS)단으로 흐르는 전류(RON_I4)의 크기를 조절하기 위한 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 구비한다.

이때, 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)는, 다수의 게이트와 각각 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨에 응답하여 다수의 소스에 각각 접속되는 승압전압(VPP)단에서 다수의 드레인에 각각 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 흐르는 전류(RON_I5)의 크기를 각각 조절한다.

이때, 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N) 각각은 각각의 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)에 비해 그 폭(width)이 더 작고 그 길이(length)가 더 긴 상태가 된다. 즉, 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)가 각각 턴 온(turn on)되어 승압전압(VPP)단에서 각각의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 흐르는 전류(RON_I6)의 크기보다 다수의 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)가 각각 턴 온(turn on)되어 승압전압(VPP)단에서 각각의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)로 흐르는 전류(RON_I6)의 크기가 더 작다.

전술한 구성을 바탕으로 본 발명의 제2실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 선택적으로 활성화시키는 회로의 동작을 설명하면 다음과 같다.

도 10은 도 8에 도시된 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로의 동작을 도시한 타이밍 다이어그램이다.

도 10을 참조하면, 액티브 커맨드(ACT) 및 프리차지 커맨드(PRE)에 대응하여 워드라인 구동제어신호(WLCON) 및 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기 준으로 분류한 신호(LAX01, BAX2)의 값이 변동하는 것을 알 수 있으며, 그에 따라 출력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 값이 변동하는 것을 알 수 있다.

참고로, 도 10에 도시된 타이밍 다이어그램은, 액티브(active) 동작구간에서 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 로우 어드레스(ROW ADDRESS<13:0>)에 대응하여 선택되는 워드라인에 대응하는 디코딩부(82222)의 동작을 도시한 것으로써, 도면에 직접적으로 도시되지는 않았지만 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인을 제외한 나머지 워드라인에 대응하는 디코딩부(62222)의 동작은 액티브(active) 동작구간에서도 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)의 값이 변동하지 않는 상태가 되어 출력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 값도 변동하지 않게 된다.

구체적으로, 워드라인 구동제어신호 생성부(800)는, 제1레벨 쉬프팅 부(801)를 사용하여 액티브 커맨드(ACT)가 로직'하이'(High)가 되어 전원전압(VDD)의 전위레벨을 갖는 경우에는 이를 승압전압(VPP)으로 레벨 쉬프팅하고, 액티브 커맨드(ACT)가 로직'로우'(Low)가 되어 접지전압(VSS)의 전위레벨을 갖는 경우에는 그대로 접지전압(VSS)의 전위레벨을 갖도록 하여 부 워드라인 구동제어신호(WLCONB)로서 출력한다. 그리고, 제2레벨 쉬프팅 부(802)를 사용하여 액티브 커맨드(ACT)가 로직'하이'(High)가 되어 전원전압(VDD)의 전위레벨을 갖는 경우에는 그대로 전원전압(VDD)을 갖도록 하고, 액티브 커맨드(ACT)가 로직'로우'(Low)가 되어 접지전 압(VSS)의 전위레벨을 갖게 될 때 이를 감압전압(VBBW)으로 레벨 쉬프팅하여 정 워드라인 구동제어신호(WLCON)로서 출력한다.

여기서, 액티브 커맨드(ACT)를 부 워드라인 구동제어신호(WLCONB)로서 출력할 때, 전원전압(VDD)의 전위레벨을 승압전압(VPP)의 전위레벨로 레벨 쉬프팅 하는 방법은, 전원전압(VDD)의 전위레벨을 포지티브(positive) 펌핑하여 승압전압(VPP)의 전위레벨로 만드는 방법이 있고, 전원전압(VDD)의 전위레벨을 승압전압(VPP)으로 직접 드라이빙하여 승압전압(VPP)의 전위레벨로 만드는 방법이 있다.

마찬가지로, 액티브 커맨드(ACT)를 정 워드라인 구동제어신호(WLCON)로서 출력할 때, 접지전압(VSS)의 전위레벨을 감압전압(VBBW)의 전위레벨로 레벨 쉬프팅 하는 방법은, 접지전압(VSS)의 전위레벨을 네거티브(negative) 펌핑하여 감압전압(VBBW)의 전위레벨로 만드는 방법이 있고, 접지전압(VSS)의 전위레벨을 감압전압(VBBW)으로 직접 드라이빙하여 감압전압(VBBW)의 전위레벨로 만드는 방법이 있 다.

그리고, 디코딩부(822) 중 첫 번째 디코딩 회로(8222)는, 액티브 커맨드(ACT)가 로직'로우'(Low)로 비활성화되어 프리차지(precharge) 동작구간에 진입하게 되면, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)을 비활성화시키기 위해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 감압전압(VBBW)이 공급되어야 하고, 이를 위해서는, 워드라인 드라이버(824)를 통해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에 각각 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)는 각각 감압전압(VBBW)으로 구동되도록 하고 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)와 각각 크로스-커플링(cross-coupling) 형태로 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)는 각각 승압전압(VPP)로 구동되도록 하여야 한다.

때문에, 정 워드라인 구동제어신호(WLCON)를 로직'하이'(High)로 활성화시키고 부 워드라인 구동제어신호(WLCONB)를 로직'로우'(Low)로 비활성화시킴으로써, 제1구동부(62222)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N)들을 모두 턴 온(turn-on)시켜서 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 감압전압(VBBW)이 직접적으로 공급되도록 하고, 제2구동부(62224)에 구비되는 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N) 및 다수의 PMOS 트랜지스터(PC_0, PC_1, …, PC_N-1, PC_N)를 턴 온(turn-on)시켜 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 승압전압(VPP)이 직접적으로 공급되도록 한다.

동시에, 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)들은 모두 로직'로우'(Low)로 비활성화시킴으로써, 제3구동부(82226)에 구비되는 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 모두 턴 오프(turn-off)시켜서 제2구동부(82224)를 통해 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 공급되는 승압전압(VPP)이 접지전압(VSS)단으로 빠져나가지 않도록 해야한다.

이때, 로직'로우'(Low)의 부 워드라인 구동제어신호(WLCONB)는 접지전압(VSS)의 전위레벨을 갖고 로직'하이'(High)의 정 워드라인 구동제어신호(WLCON)가 전원전압(VDD)의 전위레벨을 가지는 상태에서, 전원전압(VDD)의 전위레벨이 상대적으로 낮아지는 현상이 발생한다고 하여도, 제2구동부(62224)에는 정 워드라인 구동제어신호(WLCON)에 대응하여 턴 온(turn-on)되는 다수의 NMOS 트랜지스 터(NB_0, NB_1, …, NB_N-1, NB_N) 뿐만아니라 부 워드라인 구동제어신호(WLCONB)에 대응하여 턴 온(turn-on)되는 다수의 PMOS 트랜지스터(PC_0, PC_1, …, PC_N-1, PC_N)가 동시에 구비되므로, 전원전압(VDD)의 전위레벨이 상대적으로 낮아지는 현상과 상관없이 승압전압(VPP)을 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 직접적으로 공급할 때 손실없이 공급하는 것이 가능하다. 즉, 승압전압(VPP)단에서 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)로 흐르는 전류(RON_I3)가 손실 없이 완벽하게 전달되도록 할 수 있다.

이로 인해, 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)의 전위레벨이 빠르게 승압전압(VPP)의 전위레벨로 상승하게 되고, 그에 따라 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)가 완벽하게 턴-오프(turn-off)되므로, 로직'하이'(High)의 정 워드라인 구동제어신호(WLCON)가 전원전압(VDD)의 전위레벨을 갖는 상태임에도 불구하고 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨을 빠르게 감압전압(VBBW)의 전위레벨로 하강시킬 수 있다.

따라서, 프리차지 동작구간에서 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)는 안정적인 빠른 속도로 감압전압(VBBW)의 전위레벨에 도달할 수 있다.

이를 위해서, 워드라인 드라이버(824)를 통해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인에 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N) 중 선택되는 정 디코딩 노드에는 승압전압(VPP)이 구동되도록 하고, 선택된 정 디코딩 노드와 크로스-커플링(cross-coupling) 형태로 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N) 중 선택된 부 디코딩 노드에는 접지전압(VSS)이 구동되도록 하여야 한다.

또한, 워드라인 드라이버(824)를 통해 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인을 제외한 나머지 워드라인에 접속되는 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N) 중 선택되는 정 디코딩 노드를 제외한 나머지 정 디코딩 노드에는 감압전압(VBBW)이 구동되도록 하고, 선택된 정 디코딩 노드를 제외한 나머지 정 디코딩 노드와 크로스-커플링(cross-coupling) 형태로 접속되는 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N) 중 선택된 부 디코딩 노드를 제외한 나머지 부 디코딩 노드에는 승압전압(VPP)이 구동되도록 하여야 한다.

때문에, 정 워드라인 구동제어신호(WLCON)를 로직'로우'(Low)로 비활성화시키고 부 워드라인 구동제어신호(WLCONB)를 로직'하이'(High)로 활성화시킴으로써, 제1구동부(82222)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N)들을 모두 턴 오프(turn-off)시켜서 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 감압전압(VBBW)이 직접적으로 공급되지 않도록 하고, 제2구동부(82224)에 구비되는 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N) 및 다수의 PMOS 트랜지스터(PC_0, PC_1, …, PC_N-1, PC_N)들도 모두 턴 오프(turn-off)시켜서 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 승압전압(VPP)이 직접적으로 공급되지 않도록 한다.

동시에, 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)들은 선택적으로 그 논리레벨이 결정되도록 하여, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인에 대응하는 회로의 경우에는 제3구동부(82226)에 구비되는 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 모두 턴 온(turn-on)시켜서 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 접지전압(VSS)을 공급하도록 하고, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인을 제외한 나머지 워드라인에 대응하는 회로의 경우에는 제3구동부(82226)에 구비되는 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 중 일부를 턴 오프(turn-off)시켜서 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 접지전압(VSS)이 공급되지 못하도록 한다.

이렇게, 제1구동부(82222)를 통해 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 감압전압(VBBW)이 직접적으로 공급되지 않고, 제2구동부(82224)를 통해 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 승압전압(VPP)이 직접적으로 공급되지 않는 상황이므로 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N) 및 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)의 전위레벨은 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N) 및 다수의 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)의 상태에 따라 결정되게 된다.

즉, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드라인에 대응하는 회로의 경우에는 제3구동부(82226)를 통해 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 접지전압(VSS)이 공급되므로, 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)가 턴 온(turn-on)되어 승압전압(VPP)을 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)에 공급하게 되고, 그에 따라, 다수의 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)가 턴 오프(turn-off)되어 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)는 접지전압(VSS)의 전위레벨을 안정적으로 유지할 수 있게 된다.

하지만, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N) 중 선택되는 워드 라인을 제외한 나머지 워드라인에 대응하는 회로의 경우에는 제3구동부(82226)를 통해 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)에 접지전압(VSS)이 공급되지 못하므로, 프리차지(precharge) 상태에서 턴 오프(turn_off)되었었던 다수의 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)를 턴 온(turn-on) 상태로 변화시켜주지 못하게 되어 승압전압(VPP)이 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)로 공급되지 못하게 되고, 그에 따라, 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)는 감압전압(VBBW)의 전위레벨을 그대로 유지하고, 다수의 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)는 승압전압(VPP)의 전위레벨을 그대로 유지하게 된다.

이때, 로직'하이'(High)의 부 워드라인 구동제어신호(WLCONB)는 승압전압(VPP)의 전위레벨을 갖고 로직'로우'(Low)의 정 워드라인 구동제어신호(WLCON)가 감압전압(VSS)의 전위레벨을 가지는 상태이므로, 전원전압(VDD)의 전위레벨이 상대적으로 낮아지는 현상으로 인해 회로가 오동작하는 현상은 발생하지 않는다.

또한, 제1구동부(62222)에 구비되는 다수의 NMOS 트랜지스터(NA_0, NA_1, …, NA_N-1, NA_N)와 제2구동부(62224)에 구비되는 다수의 NMOS 트랜지스터(NB_0, NB_1, …, NB_N-1, NB_N) 및 다수의 PMOS 트랜지스터(PC_0, PC_1, …, PC_N-1, PC_N)들을 완벽하게 턴-오프(turn-off)할 수 있으며, 제1크로스-커플드 PMOS트랜지스터(PCA_0, PCA_1, …, PCA_N-1, PCA_N)의 사이즈보다 제2크로스-커플드 PMOS트랜지스터(PCB_0, PCB_1, …, PCB_N-1, PCB_N)의 사이즈가 더 작은 상태이므로, 로우 어드레스(ROW ADDRESS<13:0>)를 예정된 기준으로 분류한 신호(LAX01, BAX2)를 사용하여 제3구동부(82226)에 구비되는 다수의 NMOS 트랜지스터(ND_0, ND_1, …, ND_N-1, ND_N, NE_0, NE_1, …, NE_N-1, NE_N)를 턴 온/턴 오프 시키는 동작만을 통해 부 디코딩 노드(DECNDB_0, DECNDB_1, …, DECNDB_N-1, DECNDB_N)의 전위레벨이 매우 빠르게 접지전압(VSS)의 전위레벨로 하강할 수 있으며, 그에 따라 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨도 매우 빠르게 승압전압(VPP)의 전위레벨로 상승할 수 있다.

따라서, 프리차지 동작구간에서 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)는 안정적인 빠른 속도로 승압전압(VPP)의 전위레벨에 도달할 수 있다.

참고로, 래치부(82226)는, 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨이 승압전압(VPP)의 전위레벨에서 감압전압(VBBW)의 전위레벨로 변동하는 과정이나 감압전압(VBBW)의 전위레벨에서 승압전압(VPP)의 전위레벨로 변동하는 과정에서 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨이 플로팅(floating)되는 것을 방지하기 위함이며, 도 8에서는 내부에 승압전압(VPP)과 감압전압(VBBW)을 전원으로 사용하는 인버터(INV)가 포함되어 있어 다수의 정 디코딩 노드(DECND_0, DECND_1, …, DECND_N-1, DECND_N)의 전위레벨이 승압전압(VPP)의 전위레벨일 경우 감지전압(VBBW)의 전위레벨을 갖는 출력신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)를 워드라인 드라이버(824)로 전송하고 감지전압(VBBW)의 전위레벨인 경우 승압전압(VPP)의 전위레벨 을 갖는 출력신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)를 워드라인 드라이버(824)로 전송하는데, 이러한 상태에서, 다수의 워드라인(WL_0, WL_1, …, WL_N-1, WL_N)에는 워드라인 드라이버(824)로 입력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 전위레벨과 반대되는 전위레벨이 공급되어야 하는 상태이므로, 도 2에 직접적으로 표현되어 있지 않지만 워드라인 드라이버(824)는 입력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 전위레벨이 감지전압(VBBW)의 전위레벨인 경우 승압전압(VPP)의 전위레벨로 반전구동하고 입력되는 신호(RXB_0, RXB_1, …, RXB_N-1, RXB_N)의 전위레벨이 승압전압(VPP)의 전위레벨인 경우 감지전압(VBBW)의 전위레벨로 반전구동한다고 볼 수 있다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 전원전압(VDD)이 상대적으로 낮은 전위레벨을 갖는 동작환경에서도 승압전압(VPP)의 전위레벨과 감지전압(VBBW)의 전위레벨 사이에서 스윙하는 워드라인 구동제어신호(WLCON, WLCONB)를 사용하여 로우 어드레스(ROW ADDRESS<13:0>)를 디코딩하기 위한 회로의 동작을 제어함으로써 로우 어드레스를 디코딩하는 동작이 안정적으로 이루어질 수 있도록 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

도 1은 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로를 도시한 블록 다이어그램.

도 2는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부에 구비된 디코딩부를 상세히 도시한 회로도.

도 3은 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로의 동작을 도시한 타이밍 다이어그램.

도 4는 전술한 도 2에 도시된 종래기술에 따른 디코딩부의 구성을 다르게 하여 도시한 도면.

도 5는 도 1에 도시된 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로가 반도체 메모리 장치에서 차지하는 면적을 설명하기 위해 도시한 블록 다이어그램.

도 6은 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로를 도시한 블록 다이어그램.

도 7은 도 6에 도시된 본 발명의 제1실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부에 구비된 디코딩부를 상세히 도시한 회로 도.

도 8은 본 발명의 제2실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로를 도시한 블록 다이어그램.

도 9는 도 8에 도시된 본 발명의 제2실시예에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로의 구성요소 중 로우 어드레스 디코딩부에 구비된 디코딩부를 상세히 도시한 회로도.

도 10은 도 8에 도시된 종래기술에 따른 반도체 메모리 장치에서 로우(row) 어드레스에 대응하여 다수의 워드라인을 선택적으로 활성화시키는 회로의 동작을 도시한 타이밍 다이어그램.

*도면의 주요부분에 대한 부호의 설명

100, 600, 800 : 워드라인 구동제어신호 생성부

120, 620, 820 : 로우 어드레스 디코딩부

102 : 레벨 쉬프팅부(VDD -> VDD, VSS -> VBBW)

602 : 레벨 쉬프팅부(VDD -> VPP, VSS -> VBBW)

106, 606 : 신호 전달부

801 : 제1레벨 쉬프팅부(VDD -> VPP, VSS -> VSS)

802 : 제2레벨 쉬프팅부(VDD -> VDD, VSS -> VBBW)

805 : 제1신호 전달부 806 : 제2신호 전달부

122, 622, 822 : 디코딩부 124, 624, 824 : 워드라인 드라이버

12222, 82222 : 제1구동부 12224, 82224 : 제2구동부

12226, 82226 : 제3구동부 12228, 62228, 82228 : 래치부

62222 : 승압구동부 62224 : 감압구동부

140, 640, 840 : 프리 디코딩부

Claims

전원전압의 전위레벨과 접지전압의 전위레벨 사이에서 스윙하는 액티브 커맨드의 상한레벨을 승압전압으로 레벨 쉬프팅하기 위한 제1레벨 쉬프팅 부;

상기 제1레벨 쉬프팅 부에서 출력되는 신호의 하한레벨을 감압전압으로 레벨 쉬프팅하여 워드라인 구동제어신호로서 출력하기 하기 위한 제2레벨 쉬프팅 부; 및

상기 워드라인 구동제어신호에 응답하여 상기 승압전압 및 상기 감압전압을 전원으로 공급받아 로우 어드레스를 디코딩함으로써 다수의 워드라인을 선택적으로 활성화시키기 위한 로우 어드레스 디코딩부

를 구비하는 반도체 메모리 장치.
제1항에 있어서,

상기 워드라인 구동제어신호를 예정된 구동력으로 구동하여 상기 로우 어드레스 디코딩부로 전달하기 위한 신호 전달부를 더 구비하는 반도체 메모리 장치.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,

상기 제1레벨 쉬프팅 부는,
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,

상기 제1레벨 쉬프팅 부는,

상기 액티브 커맨드를 상기 승압전압으로 드라이빙하여 그 상한레벨이 전원전압에서 상기 승압전압으로 쉬프팅되도록 하는 반도체 메모리 장치.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,

상기 승압전압은 외부에서 입력되거나 내부의 포지티브 펌핑회로에서 생성되는 반도체 메모리 장치.
제1항에 있어서,

상기 제2레벨 쉬프팅 부는,

상기 제1레벨 쉬프팅 부에서 출력되는 신호의 하한레벨을 접지전압에서 상기 감압전압으로 네거티브 펌핑하는 반도체 메모리 장치.
제1항에 있어서,

상기 제2레벨 쉬프팅 부는,

상기 제1레벨 쉬프팅 부에서 출력되는 신호를 상기 감압전압으로 드라이빙하여그 하한레벨이 접지전압에서 상기 감압전압으로 쉬프팅되도록 하는 반도체 메모리 장치.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제7항에 있어서,

상기 감압전압은 외부에서 입력되거나 내부의 네거티브 펌핑회로에서 생성되는 반도체 메모리 장치.
제1항에 있어서,

상기 로우 어드레스 디코딩부는,

상기 워드라인 구동제어신호에 응답하여 상기 다수의 워드라인에 각각 접속되는 다수의 디코딩 노드를 각각 상기 승압전압으로 구동하기 위한 승압구동부; 및

상기 워드라인 구동제어신호 및 상기 로우 어드레스에 응답하여 상기 다수의 디코딩 노드를 각각 상기 감압전압으로 구동하기 위한 감압구동부를 구비하는 반도체 메모리 장치.
제9항에 있어서,

각각의 디코딩 노드가 플로팅되는 것을 방지하기 위한 래치부를 더 구비하는 반도체 메모리 장치.
제9항에 있어서,

각각의 디코딩 노드와 각각의 워드라인에 사이에서 상기 다수의 디코딩 노드의 전위레벨에 각각 대응하여 상기 다수의 워드라인을 각각 드라이빙하기 위한 다수의 워드라인 드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제11항에 있어서,

상기 다수의 워드라인 드라이버 각각은,

상기 다수의 디코딩 노드 중 접속된 디코딩 노드의 전위레벨이 상기 승압전압으로 구동될 때, 상기 다수의 워드라인 중 접속된 워드라인을 상기 승압전압으로 드라이빙하는 반도체 메모리 장치.
제11항에 있어서,

상기 다수의 워드라인 드라이버 각각은,

상기 다수의 디코딩 노드 중 접속된 디코딩 노드의 전위레벨이 상기 감압전압으로 구동될 때, 상기 다수의 워드라인 중 접속된 워드라인을 상기 감압전압으로 드라이빙하는 반도체 메모리 장치.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

제9항에 있어서,

상기 승압구동부는,

다수의 게이트를 통해 각각 인가되는 상기 워드라인 구동제어신호에 응답하여 다수의 소스에 각각 접속된 승압전압단에서 다수의 드레인에 각각 접속된 상기 다수의 디코딩 노드로 흐르는 전류의 크기를 조절하기 위한 다수의 PMOS 트랜지스터를 구비하는 반도체 메모리 장치.
제1항에 있어서,

상기 로우 어드레스 디코딩부는,

상기 워드라인 구동제어신호 및 상기 로우 어드레스에 응답하여 상기 다수의 워드라인에 각각 접속되는 다수의 디코딩 노드를 각각 상기 승압전압으로 구동하기 위한 승압구동부; 및

상기 워드라인 구동제어신호에 응답하여 상기 다수의 디코딩 노드를 각각 상 기 감압전압으로 구동하기 위한 감압구동부를 구비하는 반도체 메모리 장치.
제15항에 있어서,

각각의 디코딩 노드가 플로팅되는 것을 방지하기 위한 래치부를 더 구비하는 반도체 메모리 장치.
제15항에 있어서,

각각의 디코딩 노드와 각각의 워드라인에 사이에서 상기 다수의 디코딩 노드의 전위레벨에 각각 대응하여 상기 다수의 워드라인을 각각 드라이빙하기 위한 다수의 워드라인 드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제17항에 있어서,

상기 다수의 워드라인 드라이버 각각은,

상기 다수의 디코딩 노드 중 접속된 디코딩 노드의 전위레벨이 상기 승압전압으로 구동될 때, 상기 다수의 워드라인 중 접속된 워드라인을 상기 승압전압으로 드라이빙하는 반도체 메모리 장치.
제17항에 있어서,

상기 다수의 워드라인 드라이버 각각은,

상기 다수의 디코딩 노드 중 접속된 디코딩 노드의 전위레벨이 상기 감압전압으로 구동될 때, 상기 다수의 워드라인 중 접속된 워드라인을 상기 감압전압으로 드라이빙하는 반도체 메모리 장치.
청구항 20은(는) 설정등록료 납부시 포기되었습니다.

제15항에 있어서,

상기 감압구동부는,

다수의 게이트를 통해 각각 인가되는 상기 워드라인 구동제어신호에 응답하여 다수의 드레인에 각각 접속된 상기 다수의 디코딩 노드에서 다수의 소스에 각각 접속된 감압전압단으로 흐르는 전류의 크기를 조절하기 위한 다수의 NMOS 트랜지스터를 구비하는 반도체 메모리 장치.
전원전압의 전위레벨과 접지전압의 전위레벨 사이에서 스윙하는 액티브 커맨드의 상한레벨을 승압전압으로 레벨 쉬프팅하여 정 워드라인 구동제어신호로서 출력하기 위한 정 워드라인 구동제어신호 생성부;

전원전압의 전위레벨과 접지전압의 전위레벨 사이에서 스윙하는 상기 액티브 커맨드의 하한레벨을 감압전압으로 레벨 쉬프팅하여 부 워드라인 구동제어신호로서 출력하기 하기 위한 부 워드라인 구동제어신호 생성부; 및

상기 정 워드라인 구동제어신호 및 상기 부 워드라인 구동제어신호에 응답하여 상기 승압전압 및 상기 감압전압을 전원으로 공급받아 로우 어드레스를 디코딩함으로써 다수의 워드라인을 선택적으로 활성화시키기 위한 로우 어드레스 디코딩부

를 구비하는 반도체 메모리 장치.
제21항에 있어서,

상기 정 워드라인 구동제어신호를 예정된 구동력으로 구동하여 상기 로우 어드레스 디코딩부로 전달하기 위한 제1신호 전달부; 및

상기 부 워드라인 구동제어신호를 예정된 구동력으로 구동하여 상기 로우 어드레스 디코딩부로 전달하기 위한 제2신호 전달부를 더 구비하는 반도체 메모리 장치.
제21항에 있어서,

상기 정 워드라인 구동제어신호 생성부는,

상기 액티브 커맨드의 상한레벨을 전원전압에서 상기 승압전압으로 포지티브 펌핑하는 반도체 메모리 장치.
제21항에 있어서,

상기 정 워드라인 구동제어신호 생성부는,

상기 액티브 커맨드를 상기 승압전압으로 드라이빙하여 그 상한레벨이 전원전압에서 상기 승압전압으로 쉬프팅되도록 하는 반도체 메모리 장치.
청구항 25은(는) 설정등록료 납부시 포기되었습니다.

제24항에 있어서,

상기 승압전압은 외부에서 입력되거나 내부의 포지티브 펌핑회로에서 생성되는 반도체 메모리 장치.
제21항에 있어서,

상기 부 워드라인 구동제어신호 생성부는,

상기 액티브 커맨드의 하한레벨을 접지전압에서 상기 감압전압으로 네거티브 펌핑하는 반도체 메모리 장치.
제21항에 있어서,

상기 부 워드라인 구동제어신호 생성부는,

상기 액티브 커맨드를 상기 감압전압으로 드라이빙하여 그 하한레벨이 접지전압에서 상기 감압전압으로 쉬프팅되도록 하는 반도체 메모리 장치.
청구항 28은(는) 설정등록료 납부시 포기되었습니다.

제27항에 있어서,

상기 감압전압은 외부에서 입력되거나 내부의 네거티브 펌핑회로에서 생성되는 반도체 메모리 장치.
제21항에 있어서,

상기 로우 어드레스 디코딩부는,

상기 정 워드라인 구동제어신호에 응답하여 상기 다수의 워드라인에 각각 접속되는 다수의 정 디코딩 노드를 각각 상기 감압전압으로 구동하기 위한 제1구동부;

상기 정 워드라인 제어신호 및 부 워드라인 구동제어신호에 응답하여 상기 다수의 정 디코딩 노드와 각각 크로스-커플링 형태로 접속되는 다수의 부 디코딩 노드를 각각 상기 승압전압으로 구동하기 위한 제2구동부; 및

상기 로우 어드레스에 응답하여 상기 다수의 부 디코딩 노드를 접지전압으로 구동하기 위한 제3구동부를 구비하는 반도체 메모리 장치.
제29항에 있어서,

각각의 정 디코딩 노드가 플로팅되는 것을 방지하기 위한 래치부를 더 구비하는 반도체 메모리 장치.
제29항에 있어서,

각각의 정 디코딩 노드와 각각의 워드라인에 사이에서 상기 다수의 정 디코딩 노드의 전위레벨에 각각 대응하여 상기 다수의 워드라인을 각각 드라이빙하기 위한 다수의 워드라인 드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제31항에 있어서,

상기 다수의 워드라인 드라이버 각각은,

상기 다수의 정 디코딩 노드 중 접속된 정 디코딩 노드의 전위레벨이 상기 승압전압으로 구동될 때, 상기 다수의 워드라인 중 접속된 워드라인을 상기 승압전압으로 드라이빙하는 반도체 메모리 장치.
제31항에 있어서,

상기 다수의 워드라인 드라이버 각각은,

상기 다수의 정 디코딩 노드 중 접속된 정 디코딩 노드의 전위레벨이 상기 감압전압으로 구동될 때, 상기 다수의 워드라인 중 접속된 워드라인을 상기 감압전압으로 드라이빙하는 반도체 메모리 장치.
제29항에 있어서,

상기 제2구동부는,

다수의 게이트를 통해 각각 인가되는 상기 부 워드라인 구동제어신호에 응답하여 다수의 소스에 각각 접속된 승압전압단에서 다수의 드레인에 각각 접속된 상기 다수의 부 디코딩 노드로 흐르는 전류의 크기를 조절하기 위한 다수의 PMOS 트랜지스터; 및

다수의 게이트를 통해 각각 인가되는 상기 정 워드라인 구동제어신호에 응답하여 다수의 드레인에 각각 접속된 상기 승압전압단에서 다수의 소스에 각각 접속된 상기 다수의 부 디코딩 노드로 흐르는 전류의 크기를 조절하기 위한 다수의 NMOS 트랜지스터를 구비하는 반도체 메모리 장치.
제34항에 있어서,

상기 다수의 제1크로스-커플드 PMOS 트랜지스터가 각각 턴 온(turn on)되어 상기 승압전압단에서 각각의 부 디코딩 노드로 흐르는 전류의 크기보다 상기 다수의 제2크로스-커플드 PMOS 트랜지스터가 각각 턴 온(turn on)되어 상기 승압전압단에서 각각의 정 디코딩 노드로 흐르는 전류의 크기가 더 작은 것을 특징으로 하는 반도체 메모리 장치.