KR100826648B1 - 오토리프레쉬 신호 펄스폭 조절회로 및 오토리프레쉬를위한 내부로우어드레스 생성회로 - Google Patents

오토리프레쉬 신호 펄스폭 조절회로 및 오토리프레쉬를위한 내부로우어드레스 생성회로 Download PDF

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Abstract

본 발명은 제1 인에이블 구간 폭을 갖는 제1 리프레쉬 신호를 입력받아, 상기 제1 인에이블 구간 폭보다 큰 제2 인에이블 구간 폭을 갖는 제2 리프레쉬 신호를 생성하는 제1 펄스폭 조절부 ; 및 상기 제2 리프레쉬 신호를 입력받아, 기설정된 제3 인에이블 구간 폭을 갖는 제3 리프레쉬 신호를 생성하는 제2 펄스폭 조절부를 포함하는 리프레쉬 신호 펄스폭 조절회로를 제공한다.
내부로우어드레스, 오토리프레쉬 신호, 카운터인에이블 신호

Description

오토리프레쉬 신호 펄스폭 조절회로 및 오토리프레쉬를 위한 내부로우어드레스 생성회로 {Circuit for controlling pulse width of auto-refresh signal and generating internal row-address for auto-refresh}
도1은 본 발명의 일 실시예에 따른 오토리프레쉬를 위한 내부로우어드레스 생성회로의 구성을 도시한 것이다.
도2는 본 발명의 일 실시예에 따른 카운터 인에이블신호생성회로의 구성을 도시한 것이다.
도3 및 도4는 본 발명의 제1 실시예에 따른 펄스폭 조절회로의 회로도이다.
도5는 도4의 내부신호 타이밍도이다.
도6은 본 발명의 제2 실시예에 따른 오토리프레쉬 신호 펄스폭 조절회로의 회로도이다.
도7은 도6의 내부신호 타이밍도이다.
도8은 도1의 내부신호 타이밍도이다.
도9는 도2의 내부신호 타이밍도이다.
본 발명은 오토리프레쉬 신호 펄스폭 조절회로 및 오토리프레쉬를 위한 내부로우어드레스 생성회로에 관한 것으로, 더욱 구체적으로는 디램(DRAM)의 고속동작 및 저속동작 모두에서 오토리프레쉬가 정상적으로 수행될 수 있도록 한 오토리프레쉬 신호 펄스폭 조절회로 및 오토리프레쉬를 위한 내부로우어드레스 생성회로에 관한 것이다.
일반적으로, 데이터는 고립된 셀 커패시터에 전하의 형태로 저장되는데 커패시터가 완벽하지 않기 때문에 저장된 전하는 누설 전류에 의해 외부로 유실된다. 따라서 데이터가 완전히 소멸되기 전에 저장된 데이터를 꺼내서 증폭시켜 다시 써넣는 반복된 과정이 필요하며, 이를 리프레쉬(Refresh) 동작이라 한다.
이러한 리프레쉬 동작은 크게 셀프 리프레쉬(Self Refresh)와 오토리프레쉬(Auto Refresh) 두 가지로 나눌 수 있는데, 셀프 리프레쉬는 한번의 커맨드 입력으로 전체 메모리 셀이 리프레쉬 되는 반면, 오토 리프레쉬는 매번 리프레쉬 커맨드를 재입력 해주어야 한다.
오토리프레쉬는 복수의 외부 명령 신호(cas, ras, we, cs)의 조합에 의해 인에이블되는 오토리프레쉬 신호(AREFP6)의 인에이블에 의해 동작한다. 그런데, 오토리프레쉬 신호(AREFP6)의 인에이블 구간폭이 지나치게 좁으면 디램의 고속동작(tck=1ns이하)에서, 플래그 신호(intaxp16, 도6의 (c))가 중간에 사라져 카운터 인에이블 신호(RCNT, 도6의 (d))가 정상적으로 생성되지 않게 된다.
한편, 오토리프레쉬 신호(AREFP6)의 인에이블 구간폭이 지나치게 넓으면 웨이퍼 테스트와 같은 디램의 저속동작(tck=10ns이상, ns=nano sec)에서, 오토리프레쉬 신호(AREFP6)와 카운터인에이블 신호(RCNT)가 동시에 인에이블 되어, 하나의 오토리프레쉬 동작 중 서로 다른 두개의 출력내부로우어드레스(GAX)가 출력되는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 오토리프레쉬 신호의 인에이블 구간폭을 기설정된 인에이블 구간폭으로 조정함으로써, 디램(DRAM)의 고속동작 및 저속동작 모두에서 오토리프레쉬가 정상적으로 수행될 수 있도록 한 오토리프레쉬 신호 펄스폭 조절회로 및 오토리프레쉬를 위한 내부로우어드레스 생성회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 인에이블 구간 폭을 갖는 제1 리프레쉬 신호를 입력받아, 제2 인에이블 구간 폭을 갖는 제2 리프레쉬 신호를 생성하는 제1 펄스폭 조절부 ; 및 상기 제2 리프레쉬 신호를 입력받아, 기설정된 제3 인에이블 구간 폭을 갖는 제3 리프레쉬 신호를 생성하는 제2 펄스폭 조절부를 포함하는 리프레쉬 신호 펄스폭 조절회로를 제공한다.
본 발명에서, 상기 제2 인에이블 구간폭은 상기 제1 인에이블 구간폭보다 큰 것이 바람직하다.
본 발명에서, 상기 제1 펄스폭 조절부는 상기 제1 리프레쉬 신호를 소정 구간 지연시키는 지연부; 및 상기 제1 리프레쉬 신호와 상기 지연부의 출력신호를 논리연산하여 상기 제2 리프레쉬 신호를 생성하는 제1 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 지연부는 상기 제1 리프레쉬 신호를 제1 지연구간만큼 지연시키는 제1 지연부와; 상기 제1 리프레쉬 신호와 상기 제1 지연부의 출력신호를 논리연산을 수행하는 제2 논리부; 및 상기 제2 논리부의 출력신호를 제2 지연구간만큼 지연시키는 제2 지연부를 포함한다.
본 발명에서, 상기 제2 인에이블 구간폭은 상기 제1 인에이블 구간폭과 상기 제1 및 제2 지연구간을 합한 구간으로 형성되는 것이 바람직하다.
본 발명에서, 상기 제1 및 제2 지연부는 인버터 체인인 것이 바람직하다.
본 발명에서, 상기 제1 및 제2 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제2 펄스폭 조절부는 상기 제2 리프레쉬 신호를 제1 지연구간만큼 지연시키는 지연부 ; 및 상기 제2 리프레쉬 신호와 상기 지연부의 출력신호를 입력받아, 논리연산을 수행하는 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 지연부는 인버터 체인인 것이 바람직하다.
본 발명에서, 상기 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.
또한 본 발명은 제1 인에이블 구간 폭을 갖는 제1 리프레쉬 신호를 입력받 아, 제2 인에이블 구간 폭을 갖는 제2 리프레쉬 신호를 생성하는 펄스폭 조절부와; 카운터인에이블 신호에 응답하여 카운팅되는 오토리프레쉬를 위한 로우어드레스를 생성하는 디코더; 및 상기 펄스폭 조절부의 출력신호에 응답하여 상기 로우어드레스를 전달하는 전달부를 포함하는 오토리프레쉬를 위한 내부로우어드레스 생성회로를 제공한다.
본 발명에서, 상기 펄스폭조절부는 상기 제1 리프레쉬 신호를 소정 구간 지연시키는 지연부; 및 상기 제1 리프레쉬 신호와 상기 지연부의 출력신호를 논리연산하여 상기 제2 리프레쉬 신호를 생성하는 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 지연부는 인버터 체인인 것이 바람직하다.
본 발명에서, 상기 논리부는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 내부로우어드레스 생성회로는 외부 명령 신호에 응답하여 상기 제1 리프레쉬 신호를 생성하는 커맨드디코더; 및 상기 제2 리프레쉬 신호를 입력받아, 리프레쉬 동작이 수행될 로우어드레스를 카운팅하기 위한 카운터 인에이블 신호를 생성하는 카운터 인에이블신호생성부를 더 포함한다.
본 발명에서, 상기 카운터 인에이블신호생성부는 상기 제2 리프레쉬 신호를 입력받아, 로우어드레스 카운팅 동작을 인에이블 시키기 위한 플래그 신호를 생성하는 로우컨트롤부 ; 및 상기 플래그 신호를 입력받아 로우어드레스를 카운팅하기 위한 카운터 인에이블 신호를 생성하는 신호생성부를 포함하는 것이 바람직하다.
본 발명에서, 상기 플래그 신호가 상기 신호생성부에 입력되도록 상기 제2 인에이블 구간 폭이 설정되는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도1은 본 발명의 일 실시예에 따른 오토리프레쉬를 위한 내부로우어드레스 생성회로의 구성을 도시한 것이다.
도시된 바와 같이, 본 실시예에 따른 오토리프레쉬를 위한 내부로우어드레스 생성회로는 오토리프레쉬 신호(AREFP6)를 입력받아, 인에이블 구간 폭을 조정하여 오토리프레쉬 신호(AREFP6_R)를 생성하는 펄스폭 조절부(10, PULSE GEN)와; 펄스폭 조절부(10, PULSE GEN)의 출력신호에 응답하여 턴온되는 전달게이트(T1) ; 및 카운터인에이블 신호(RCNT)에 응답하여 카운팅되는 내부로우어드레스(DEC ADD)를 생성하여 전달게이트(T1)를 통해 출력내부로우어드레스(GAX)로 출력하는 디코더(12, DEC)를 포함한다.
여기서, 카운터인에이블 신호(RCNT)는 카운터인에이블 신호 생성회로에서 생성되며, 본 발명의 일 실시예에 따른 카운터 인에이블신호 생성회로의 구성을 도시한 도2를 참고하여 설명하면 다음과 같다.
도2에서 도시된 바와 같이, 본 실시예의 카운터 인에이블신호 생성회로(20)는 외부 명령 신호(cas, ras, we, cs)에 응답하여 소정 인에이블 구간 폭을 갖는 오토리프레쉬 신호(AREFP6)를 생성하는 커맨드디코더(22,COMDEC)와; 오토리프레쉬 신호(AREFP6)를 입력받아, 인에이블 구간 폭을 조정하여 오토리프레쉬 신호(AREFP6_R)를 생성하는 펄스폭 조절부(24, PULSE GEN)와; 오토리프레쉬 신호(AREFP6_R)를 입력받아, 내부로우어드레스(GAX) 카운팅 동작을 인에이블 시키기위한 플래그 신호(INTAXP16)를 생성하는 로우컨트롤부(26, ROWCTRL); 및 플래그 신호(INTAXP16)를 입력받아 내부로우어드레스(GAX)를 카운팅하기 위한 카운터 인에이블 신호(RCNT)를 생성하는 신호생성부(28, CPRCNTINIT)를 포함한다. 여기서, 플래그 신호(INTAXP16)는 뱅크단위로 구비된 인에이블 신호이고, 카운터 인에이블 신호(RCNT)는 뱅크에 포함된 블럭(block)별로 구비되어 내부로우어드레스(GAX)의 카운팅 동작을 인에이블 시키는 신호이다.
앞서, 도1에서 도시된 펄스폭 조절부(10, PULSE GEN)와 도2에서 도시된 펄스폭 조절부(24, PULSE GEN)는 동일한 구성요소일 수도 있고, 분리된 독립적이 구성요소일 수도 있다. 다만, 펄스폭 조절부(10, PULSE GEN)와 펄스폭 조절부(24, PULSE GEN)는 동일한 동작을 수행한다. 이하, 본 발명의 펄스폭 조절부의 구성 및 동작에 대해 구체적으로 설명한다.
도3 및 도4는 본 발명의 제1 실시예에 따른 펄스폭 조절회로의 회로도이다.
본 실시예에 따른 오토리프레쉬 신호 펄스폭 조절회로는 제1 펄스폭 조절부(30)와 제2 펄스폭 조절부(40)를 포함한다.
도3에서 도시된 바와 같이, 제1 펄스폭 조절부(30)는 오토리프레쉬 명령에 응답하여 인에이블되는 제1 인에이블 구간 폭을 갖는 오토리프레쉬 신호(AREFP6)를 입력받아, 상기 제1 인에이블 구간 폭보다 큰 제2 인에이블 구간 폭을 갖는 오토리프레쉬 신호(wd1)를 생성한다. 일반적으로 제1 인에이블 구간 폭은 디램의 동작주기가 tck일 때, 1/2tck로 생성된다.
제1 펄스폭 조절부(30)는 상기 오토리프레쉬 신호(AREFP6)를 버퍼링하는 인버터(IV1)와; 상기 인버터(IV1)의 출력신호를 소정구간 지연시키는 지연부(31); 및 상기 인버터(IV1)의 출력신호와 상기 지연부(31)의 출력신호를 입력받아 부정 논리곱 연산을 수행하여 오토리프레쉬 신호(wd1)를 생성하는 낸드게이트(ND2)를 포함한다.
지연부(31)는 인버터(IV1)의 출력신호를 입력받아, 제1 지연구간만큼 지연시켜 출력하는 제1 지연부(32)와; 인버터(IV1)의 출력신호와 상기 제1 지연부(32)의 출력신호를 입력받아, 부정 논리곱 연산을 수행하는 낸드게이트(ND1)와; 낸드게이트(ND1)의 출력신호를 제2 지연구간만큼 지연시키고, 반전시켜 출력하는 제2 지연부(34)를 포함한다. 여기서, 제2 인에이블 구간폭은 상기 제1 인에이블 구간폭과 상기 제1 및 제2 지연구간을 합한 구간과 동일하게 설정된다. 그리고, 제1 및 제2 지연부(32, 34)는 인버터 체인으로 구성되며, 제1 지연부(32)는 짝수개의 인버터로, 제2 지연부(34)는 홀수개의 인버터로 구성되는 것이 바람직하다. 이는 제2 지연부(34)가 입력신호(in)를 제2 지연구간만큼 지연시킴과 동시에 반전시켜 출력(outb)하기 때문이다. 1.2GHz 이상의 디램의 고속 동작에서 오토리프레쉬 신호(AREFP6)의 인에이블 구간폭은 400ps 이하이므로 tck=1ns이상의 인에이블 구간폭을 갖는 오토리프레쉬 신호(wd1)를 생성하기 위해서는 본 실시예에서와 같이 두개 이상의 지연부를 구비하도록 회로를 구성하는 것이 바람직하다.
도4에서 도시된 바와 같이, 제2 펄스폭 조절부(40)는 오토리프레쉬 신호(wd1)를 입력받아 기설정된 제3 인에이블 구간 폭을 갖는 오토리프레쉬 신호(AREFP6_R)를 생성한다. 제2 펄스폭 조절부(40)는 오토리프레쉬 신호(wd1)를 기설정된 지연구간만큼 지연시키고, 반전시켜 출력하는 지연부(42) ; 및 오토리프레쉬 신호(wd1)와 지연부(42)의 출력신호(outb)를 입력받아, 부정 논리곱 연산을 수행하는 낸드게이트(ND3)를 포함한다. 여기서, 제3 인에이블 구간 폭은 지연부(42)에 설정된 지연구간과 동일하게 설정된다.
이와 같이 구성된 본 실시예에 따른 오토리프레쉬 신호 펄스폭 조절회로의 동작을 내부신호 타이밍도를 도시한 도5를 참고하여 구체적으로 설명하면 다음과 같다.
본 실시예의 오토리프레쉬 신호 펄스폭 조절회로는 일정한 인에이블 구간폭을 갖는 오토리프레쉬 신호(AREFP6_R)를 생성함으로써, 오토리프레쉬 신호(AREFP6)의 인에이블 구간폭이 좁거나 넓은 경우 발생되는 문제를 해결하고 있다. 즉, 본 실시예의 오토리프레쉬 신호 펄스폭 조절회로는 디램의 고속동작(tck=1ns) 및 디램의 저속동작(tck=10ns이상) 모두에서 오토리프레쉬가 정상적으로 수행될 수 있도록 인에이블 구간이 설정된 오토리프레쉬 신호(AREFP6_R)를 생성한다. 이하, 오토리프레쉬 신호(AREFP6)로부터 오토리프레쉬 신호(AREFP6_R)를 생성하는 과정을 자세히 살펴본다. 단, 본 실시예에서 생성되는 오토리프레쉬 신호(AREFP6_R)의 인에이블 구간폭은 tck=1ns로 조정되어 디램의 고속동작 및 디램의 저속동작에서 발생되는 문제를 해결하는 경우를 예를 들어 설명한다.
우선, 제1 펄스폭 조절부(30)는 오토리프레쉬 신호(AREFP6)를 입력받아 오토리프레쉬 신호(wd1)를 생성한다.
오토리프레쉬 신호(AREFP6)가 하이레벨일 때 인에이블 된다고 할 때, 오토리프레쉬 신호(AREFP6)가 하이레벨로 천이할 때, 인버터(IV1)는 로우레벨을 출력하고, 낸드게이트(ND2)는 하이레벨을 출력하므로 오토리프레쉬 신호(wd1)도 하이레벨로 천이한다. 이때, 낸드게이트(ND1)는 하이레벨을 출력하고, 제2 지연부(34)는 하이레벨을 입력신호(in)로 입력받아 제2 지연구간 경과 후 반전된 로우레벨의 출력신호(outb)를 출력한다.
오토리프레쉬 신호(AREFP6)의 인에이블 구간 경과 후 오토리프레쉬 신호(AREFP6)가 로우레벨로 천이하면 하이레벨의 인버터(IV1)의 출력신호가 낸드게이트(ND1, ND2)의 일단에 각각 입력된다. 이때, 낸드게이트(ND2)의 타단에는 앞서 오토리프레쉬 신호(AREFP6)가 하이레벨일 때 형성된 로우레벨의 제2 지연부(34)의 출력신호가 계속 입력되는 상태이므로, 오토리프레쉬 신호(wd1)는 하이레벨을 유지한다. 낸드게이트(ND1)의 타단에는 제1 지연부(32)의 출력신호가 입력되므로, 제1 지연부(32)에 설정된 제1 지연구간 경과 후 하이레벨로 천이된 인버터(IV1)의 출력신호가 입력된다. 따라서, 낸드게이트(ND1)는 제1 지연구간 경과 후 로우레벨을 출력한다. 제2 지연부(34)는 로우레벨의 낸드게이트(ND1)의 출력신호를 입력신호(in)로 입력받아 제2 지연구간 경과 후 하이레벨의 출력신호(outb)를 출력한다. 하이레벨 의 출력신호(outb)가 낸드게이트(ND2)의 타단에 입력되면 낸드게이트(ND2)는 로우레벨의 오토리프레쉬 신호(wd1)를 생성한다. 따라서, 오토리프레쉬 신호(wd1)는 오토리프레쉬 신호(AREFP6)가 로우레벨로 천이한 후 제1 지연구간과 제2 지연구간을 합한 구간이 경과된 후 로우레벨로 천이된다. 결국, 오토리프레쉬 신호(wd1)의 인에이블 구간 폭은 오토리프레쉬 신호(AREFP6)의 인에이블 구간폭과 제1 지연구간과 제2 지연구간을 합한 구간과 동일하게 설정된다. 본 실시예에서는 오토리프레쉬 신호(wd1)의 인에이블 구간 폭이 tck=1ns이상이 되도록 제1 지연구간과 제2 지연구간을 조정한다.
다음으로, 제2 펄스폭 조절부(40)는 tck=1ns이상의 오토리프레쉬 신호(wd1)를 입력받아 tck=1ns인 인에이블 구간 폭을 갖는 오토리프레쉬 신호(AREFP6_R)를 생성한다.
도5에서 도시된 바와 같이, 오토리프레쉬 신호(wd1)가 입력되면 지연부(42)를 통한 출력신호(outb)는 지연부(42)에 설정된 지연구간(td)만큼 지연되고, 반전되어 출력된다. 낸드게이트(ND3)는 오토리프레쉬 신호(wd1)와 출력신호(outb)를 입력받아 오토리프레쉬 신호(AREFP6_R)를 생성하므로, 낸드게이트(ND3)에서 생성되는 오토리프레쉬 신호(AREFP6_R)는 지연구간(td)동안 로우레벨로 인에이블된다. 즉, 오토리프레쉬 신호(AREFP6_R)의 인에이블 구간폭은 제2 펄스폭 조절부(40)는 입력되는 오토리프레쉬 신호(wd1)의 인에이블 구간폭에 관계없이 지연부(42)에 설정된 지연구간(td)만큼의 폭으로 설정된다. 따라서, 지연구간(td)을 1ns로 설정하면 오토리프레쉬 신호(AREFP6_R)의 인에이블 구간폭은 1ns로 설정되어 생성된다.
도6은 본 발명의 제2 실시예에 따른 오토리프레쉬 신호 펄스폭 조절회로의 회로도이다.
도시된 바와 같이, 본 실시예에 따른 펄스폭 조절회로는 제1 리프레쉬 신호의 반전신호(AREFP6_b)를 소정 구간 지연시키는 지연부(62)와; 상기 지연부(62)의 출력신호를 반전시키는 인버터(IV10)의 출력신호와 제1 리프레쉬 신호의 반전신호(AREFP6_b)를 부정논리합 연산하여 출력하는 노어게이트(NR1); 및 노어게이트(NR1)의 출력신호를 버퍼링하여 제2 리프레쉬 신호(AREFP6_R)로 출력하는 인버터 체인(IV11, IV12)을 구비한다.
지연부(62)는 제1 리프레쉬 신호의 반전신호(AREFP6_b)를 버퍼링하는 인버터체인(IV2, IV3)과; 인버터(IV3)의 출력신호를 래치하는 래치(IV4, IV5)와; 래치(IV4, IV5)의 출력신호를 버퍼링하는 인버터체인(IV6, IV7)과; 인버터(IV7)의 출력신호를 래치하는 래치(IV8, IV9)를 구비한다.
이와 같이 구성된 본 실시예에 따른 펄스폭 조절회로는 카운터인에이블 신호(RCNT)와 제1 리프레쉬 신호(AREFP6)의 인에이블 구간이 중복되지 않도록, 제1 리프레쉬 신호(AREFP6)의 인에이블 구간 폭을 조정하여 제2 리프레쉬 신호(AREFP6_R)를 생성한다. 본 실시예에 따른 펄스폭 조절회로의 동작을 도7의 타이밍도를 참고하여 구체적으로 설명한다.
노어게이트(NR1)의 일단에는 제1 리프레쉬 신호의 반전신호(A, AREFP6_b)가 입력되고, 노어게이트(NR1)의 타단에는 지연부(62)의 출력신호의 반전 신호(B)가 입력된다. 이때, 지연부(62)는 신호의 드라이빙 특성 개선을 위해 구비된 2개의 래치(IV4와 IV5로 이루어진 래치와 IV8과 IV9으로 이루어진 래치)를 포함한 다수의 인버터(IV2 내지 IV9)로 구성되어, 입력된 제1 리프레쉬 신호의 반전신호(A, AREFP6_b)를 지연구간(c)만큼 지연시킨다. 제1 리프레쉬 신호의 반전신호(A, AREFP6_b)와 지연부(62)의 출력신호의 반전 신호(B)를 부정 논리합하는 상기 노어게이트(NR1)는 제1 리프레쉬 신호의 반전신호(A, AREFP6_b)와 지연부(62)의 출력신호의 반전 신호(B)를 부정 논리합하여 상기 지연 구간(c) 동안만 하이레벨을 유지하는 신호(C, AREFP6_R)를 출력한다.
이상을 정리하면, 본 실시예에 따른 펄스폭 조절회로는 tCK 구간동안 인에이블 되는 제1 리프레쉬 신호(AREFP6)를 입력받아, 인에이블 구간폭을 조정하여 소정의 지연 구간(c) 동안만 인에이블 되는 제2 리프레쉬 신호(AREFP6_R)를 생성한다. 이와 같이, 본 실시예에 따른 펄스폭 조절회로는 인에이블 구간폭을 감소시켜 카운터인에이블 신호(RCNT)와 인에이블 구간이 겹쳐지는 것을 방지하고 있다.
이와 같이 구성된 본 실시예에 따른 카운터 인에이블 신호 생성회로(50) 및 오토리프레쉬를 위한 내부로우어드레스 생성회로의 동작을 구체적으로 설명하면 다음과 같다.
우선, 도1 및, 도1의 내부신호 타이밍도를 도시한 도8을 참고하여 내부로우어드레스 생성회로의 동작을 살펴본다.
디램이 저속(tck=10ns 이상)으로 동작하고 있는 상태에서 오토리프레쉬 신 호(AREFP6)의 인에이블 구간폭은 5ns이상으로 형성되어, 카운터인에이블 신호(RCNT)의 인에이블 구간과 소정 구간 겹쳐지는 현상이 발생한다. 오토리프레쉬 신호(AREFP6)와 카운터인에이블 신호(RCNT)의 인에이블 구간이 서로 겹쳐지면 하나의 오토리프레쉬 동작 중 서로 다른 두개의 출력내부로우어드레스(GAX)가 출력되는 문제가 발생한다. 따라서, 본 실시예에서는 펄스폭 조절부(40, PULSE GEN)를 구비하여 카운터인에이블 신호(RCNT)의 인에이블 구간과 인에이블 구간이 겹쳐지지 않는 오토리프레쉬 신호(AREFP6_R)를 생성한다. 이와 같이 생성된 오토리프레쉬 신호(AREFP6_R)에 의해 출력내부로우어드레스(GAX)를 생성하는 경우 하나의 오토리프레쉬 동작 중 서로 다른 두개의 출력내부로우어드레스(GAX)가 출력되는 현상은 발생되지 않는다.
여기서, 펄스폭 조절부(10, PULSE GEN)는 도3 및 도4에 도시된 펄스폭 조절 회로의 제1 실시예 또는 도6에서 도시된 제2 실시예를 통해 구현할 수 있다. 예를 들어, 펄스폭 조절부(10, PULSE GEN)를 도3 및 도4에 도시된 펄스폭 조절 회로의 제1 실시예로 구현하는 경우 지연부(42)의 지연구간 구간을 조정하여, 카운터인에이블 신호(RCNT)와 인에이블 구간이 겹쳐지지 않을 정도로 인에이블 구간폭을 줄인 오토리프레쉬 신호(AREFP6_R)를 생성할 수 있다. 또한, 펄스폭 조절부(10, PULSE GEN)를 도3 및 도4에 도시된 펄스폭 조절 회로의 제2 실시예로 구현하는 경우에도 지연부(62)의 기설정된 인에이블 구간폭(1ns 정도)으로 조정하여, 카운터인에이블 신호(RCNT)와 인에이블 구간이 겹쳐지지 않을 정도로 인에이블 구간폭을 줄인 오토리프레쉬 신호(AREFP6_R)를 생성할 수 있다.
디코더(12, DEC)는 카운터인에이블 신호(RCNT)를 입력받아 카운팅된 내부로우어드레스(DEC ADD)를 생성한다. 즉, 디코더(12, DEC)는 인에이블된 카운터인에이블 신호(RCNT)가 입력될 때마다, 카운팅 동작을 통해 내부로우어드레스(DEC ADD)를 생성한다.
전달게이트(T1)는 오토리프레쉬 신호(AREFP6_R)에 응답하여 턴온되어, 내부로우어드레스(DEC ADD)를 출력내부로우어드레스(GAX)로 출력한다. 즉, 본 실시예는 오토리프레쉬 신호(AREFP6_R)가 하이레벨로 인에이블될 때마다 턴온되는 전달게이트(T1)를 통해, 디코더(12, DEC)에서 생성된 내부로우어드레스(DEC ADD)가 출력내부로우어드레스(GAX)로 출력되도록 구성된다.
도8에서 도시된 바와 같이, 본 실시예에서의 펄스폭 조절부(40, PULSE GEN)는 오토리프레쉬 신호(AREFP6)의 인에이블 구간폭이 넓어 카운터인에이블 신호(RCNT)의 인에이블 구간과 일부 구간이 겹쳐지는 경우, 'z' 크기의 인에이블 구간폭으로 형성되어, 카운터인에이블 신호(RCNT)와 인에이블 구간이 겹쳐지지 않는 오토리프레쉬 신호(AREFP6_R)를 생성한다. 이와 같이 생성된 오토리프레쉬 신호(AREFP6_R)를 이용하여 오토리프레쉬를 위한 내부어드레스 생성동작을 수행하는 경우, 디코더(42, DEC)에서 카운터인에이블 신호(RCNT)를 입력받아 카운팅된 내부로우어드레스(DEC ADD)를 생성하는 동작과, 내부로우어드레스(DEC ADD)를 출력내부로우어드레스(GAX)로 전달하는 동작이 분리되어, 하나의 오토리프레쉬 동작 중 서로 다른 두개의 출력내부로우어드레스(GAX)가 생성되어 출력되는 현상은 발생되지 않는다.
다음으로, 도2 및, 도2의 내부신호 타이밍도를 도시한 도9를 참고하여 카운터 인에이블 신호 생성회로(20)의 동작을 설명한다. 단, 디램이 고속(tck=1ns)으로 동작하고 있는 상태를 가정한다.
외부 명령 신호(cas, ras, we, cs)를 입력받은 커맨드디코더(22,COMDEC)는 0.5ns(half tck)의 인에이블 구간폭을 갖는 오토리프레쉬 신호(AREFP6)를 생성한다. 로우컨트롤부(ROWCTRL)는 오토리프레쉬 신호(AREFP6)를 입력받아 플래그 신호(INTAXP16)를 생성하고, 신호생성부(CPRCNTINIT)는 플래그 신호(INTAXP16)를 입력받아 카운터 인에이블 신호(RCNT)를 생성한다. 이때, 오토리프레쉬 신호(AREFP6)와 카운터 인에이블 신호(RCNT) 간에는 2ns 정도의 비동기적(async) 지연이 생긴다. 그런데, 좁은 인에이블 구간폭을 갖는 오토리프레쉬 신호(AREFP6)를 이용하여 카운터 인에이블 신호(RCNT)를 생성하는 경우, 플래그 신호(intaxp16)가 신호생성부(CPRCNTINIT)에 입력되기 전에 사라져, 신호생성부(CPRCNTINIT)에서 카운터 인에이블 신호(RCNT, 도6의 (d))가 정상적으로 생성되지 않는 문제가 발생한다. 따라서, 본 실시예에서는 펄스폭 조절부(24, PULSE GEN)을 구비하여 플래그 신호(intaxp16)가 신호생성부(CPRCNTINIT)에 입력되기 전에 사라지지 않을 정도로 인에이블 구간폭을 넓힌 오토리프레쉬 신호(AREFP6_R)를 생성한다.
여기서, 펄스폭 조절부(24, PULSE GEN)는 도3 및 도4에 도시된 펄스폭 조절 회로의 제1 실시예를 통해 구현하는 것이 바람직하다. 즉, 제1 펄스폭 조절부(30)에 포함된 지연부(32, 34)의 지연구간 및 제2 펄스폭 조절부(40)에 포함된 지연 부(42)의 지연구간을 조절하여, 플래그 신호(intaxp16)가 신호생성부(CPRCNTINIT)에 입력되기 전에 사라지지 않을 정도로 인에이블 구간폭을 넓힌 오토리프레쉬 신호(AREFP6_R)를 생성할 수 있다.
도9를 참고하면, 0.5ns의 인에이블 구간폭을 갖는 오토리프레쉬 신호(a, AREFP6)로부터 카운터 인에이블 신호(d, RCNT)를 생성하는 경우 플래그 신호(c, intaxp16)가 신호생성부(CPRCNTINIT)에 입력되기 전에 사라져, 카운터 인에이블 신호(d, RCNT)가 정상적으로 생성되지 않은 것을 확인할 수 있다. 이에 반해 본 실시예에서 생성된 오토리프레쉬 신호(AREFP6_R)로부터 카운터 인에이블 신호(h, RCNT)를 생성하는 경우 플래그 신호(g, intaxp16)가 신호생성부(CPRCNTINIT)에 입력되기 전에 사라지지 않아, 카운터 인에이블 신호(h, RCNT)가 정상적으로 생성되는 것을 확인할 수 있다.
이상에서 설명한 본 발명에 의한 오토리프레쉬 신호 펄스폭 조절회로 및 오토리프레쉬를 위한 내부로우어드레스 생성회로는 일정한 인에이블 구간폭을 갖는 신호의 생성이 필요한 다양한 내부 신호 생성회로에 적용될 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 오토리프레쉬 신호의 인에이블 구간폭을 기설정된 인에이블 구간폭으로 조정하여, 디램(DRAM)의 고속동작 및 저속동작 모두에서 오토리프레쉬가 정상적으로 수행될 수 있는 효과가 있다.

Claims (29)

  1. 제1 인에이블 구간 폭을 갖는 제1 리프레쉬 신호를 입력받아, 제2 인에이블 구간 폭을 갖는 제2 리프레쉬 신호를 생성하는 제1 펄스폭 조절부 ; 및
    상기 제2 리프레쉬 신호를 입력받아, 기설정된 제3 인에이블 구간 폭을 갖는 제3 리프레쉬 신호를 생성하는 제2 펄스폭 조절부를 포함하는 리프레쉬 신호 펄스폭 조절회로.
  2. 제1항에 있어서, 상기 제2 인에이블 구간폭은 상기 제1 인에이블 구간폭보다 큰 것을 특징으로 하는 리프레쉬 신호 펄스폭 조절회로.
  3. 제1항에 있어서, 상기 제1 펄스폭 조절부는
    상기 제1 리프레쉬 신호를 소정 구간 지연시키는 지연부; 및
    상기 제1 리프레쉬 신호와 상기 지연부의 출력신호를 논리연산하여 상기 제2 리프레쉬 신호를 생성하는 제1 논리부를 포함하는 리프레쉬 신호 펄스폭 조절회로.
  4. 제3항에 있어서, 상기 지연부는
    상기 제1 리프레쉬 신호를 제1 지연구간만큼 지연시키는 제1 지연부와;
    상기 제1 리프레쉬 신호와 상기 제1 지연부의 출력신호를 논리연산을 수행하는 제2 논리부; 및
    상기 제2 논리부의 출력신호를 제2 지연구간만큼 지연시키는 제2 지연부를 포함하는 리프레쉬 신호 펄스폭 조절회로.
  5. 제4항에 있어서, 상기 제2 인에이블 구간폭은 상기 제1 인에이블 구간폭과 상기 제1 및 제2 지연구간을 합한 구간으로 형성되는 것을 특징으로 하는 리프레쉬 신호 펄스폭 조절회로.
  6. 제4항에 있어서, 상기 제1 및 제2 지연부는 인버터 체인인 것을 특징으로 하는 리프레쉬 신호 펄스폭 조절회로.
  7. 제4항에 있어서, 상기 제1 및 제2 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 리프레쉬 신호 펄스폭 조절회로.
  8. 제1항에 있어서, 상기 제2 펄스폭 조절부는
    상기 제2 리프레쉬 신호를 제1 지연구간만큼 지연시키는 지연부 ; 및
    상기 제2 리프레쉬 신호와 상기 지연부의 출력신호를 입력받아, 논리연산을 수행하는 논리부를 포함하는 리프레쉬 신호 펄스폭 조절회로.
  9. 제8항에 있어서, 상기 지연부는 인버터 체인인 것을 특징으로 하는 리프레쉬 신호 펄스폭 조절회로.
  10. 제8항에 있어서, 상기 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 리프레쉬 신호 펄스폭 조절회로.
  11. 제1 인에이블 구간 폭을 갖는 제1 리프레쉬 신호를 입력받아, 제2 인에이블 구간 폭을 갖는 제2 리프레쉬 신호를 생성하는 펄스폭 조절부와;
    카운터인에이블 신호에 응답하여 카운팅되는 오토리프레쉬를 위한 로우어드레스를 생성하는 디코더; 및
    상기 펄스폭 조절부의 출력신호에 응답하여 상기 로우어드레스를 전달하는 전달부를 포함하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  12. 제11항에 있어서, 상기 제2 리프레쉬 신호는 상기 카운터인에이블 신호와 인에이블 구간이 중복되지 않는 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  13. 제11항에 있어서, 상기 펄스폭 조절부는
    제1 인에이블 구간 폭을 갖는 제1 리프레쉬 신호를 입력받아, 제2 인에이블 구간 폭을 갖는 제2 리프레쉬 신호를 생성하는 제1 펄스폭 조절부 ; 및
    상기 제2 리프레쉬 신호를 입력받아, 기설정된 제3 인에이블 구간 폭을 갖는 제3 리프레쉬 신호를 생성하는 제2 펄스폭 조절부를 포함하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  14. 제13항에 있어서, 상기 제2 인에이블 구간폭은 상기 제1 인에이블 구간폭보다 큰 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  15. 제13항에 있어서, 상기 제1 펄스폭 조절부는
    상기 제1 리프레쉬 신호를 소정 구간 지연시키는 지연부; 및
    상기 제1 리프레쉬 신호와 상기 지연부의 출력신호를 논리연산하여 상기 제2 리프레쉬 신호를 생성하는 제1 논리부를 포함하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  16. 제15항에 있어서, 상기 지연부는
    상기 제1 리프레쉬 신호를 제1 지연구간만큼 지연시키는 제1 지연부와;
    상기 제1 리프레쉬 신호와 상기 제1 지연부의 출력신호를 논리연산을 수행하는 제2 논리부; 및
    상기 제2 논리부의 출력신호를 제2 지연구간만큼 지연시키는 제2 지연부를 포함하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  17. 제16항에 있어서, 상기 제2 인에이블 구간폭은 상기 제1 인에이블 구간폭과 상기 제1 및 제2 지연구간을 합한 구간으로 형성되는 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  18. 제16항에 있어서, 상기 제1 및 제2 지연부는 인버터 체인인 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  19. 제16항에 있어서, 상기 제1 및 제2 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  20. 제13항에 있어서, 상기 제2 펄스폭 조절부는
    상기 제2 리프레쉬 신호를 제1 지연구간만큼 지연시키는 지연부 ; 및
    상기 제2 리프레쉬 신호와 상기 지연부의 출력신호를 입력받아, 논리연산을 수행하는 논리부를 포함하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  21. 제20항에 있어서, 상기 지연부는 인버터 체인인 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  22. 제20항에 있어서, 상기 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  23. 제11항에 있어서, 상기 펄스폭조절부는
    상기 제1 리프레쉬 신호를 소정 구간 지연시키는 지연부; 및
    상기 제1 리프레쉬 신호와 상기 지연부의 출력신호를 논리연산하여 상기 제2 리프레쉬 신호를 생성하는 논리부를 포함하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  24. 제23항에 있어서, 상기 지연부는 인버터 체인인 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  25. 제23항에 있어서, 상기 논리부는 부정논리합 연산을 수행하는 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  26. 제11항에 있어서,
    외부 명령 신호에 응답하여 상기 제1 리프레쉬 신호를 생성하는 커맨드디코더; 및
    상기 제2 리프레쉬 신호를 입력받아, 리프레쉬 동작이 수행될 로우어드레스를 카운팅하기 위한 카운터 인에이블 신호를 생성하는 카운터 인에이블신호생성부를 더 포함하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  27. 제26항에 있어서, 상기 카운터 인에이블신호생성부는
    상기 제2 리프레쉬 신호를 입력받아, 로우어드레스 카운팅 동작을 인에이블 시키기 위한 플래그 신호를 생성하는 로우컨트롤부 ; 및
    상기 플래그 신호를 입력받아 로우어드레스를 카운팅하기 위한 카운터 인에이블 신호를 생성하는 신호생성부를 포함하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  28. 제27항에 있어서, 상기 플래그 신호가 상기 신호생성부에 입력되도록 상기 제2 인에이블 구간 폭이 설정되는 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
  29. 제27항에 있어서, 상기 제2 리프레쉬 신호는 상기 카운터인에이블 신호와 인에이블 구간이 중복되지 않는 것을 특징으로 하는 오토리프레쉬를 위한 내부로우어드레스 생성회로.
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