KR100794998B1 - 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치 및 방법 - Google Patents

반도체 메모리의 셀프 리프레쉬 펄스 발생 장치 및 방법 Download PDF

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Abstract

본 발명에 따르는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치는 일정 주기를 갖는 오실레이터 신호에 따라 펄스 신호를 발생시키는 펄스 발생부와; 셀프 리프레쉬 모드에서 활성화되는 셀프 리프레쉬 신호에 응답하여 상기 펄스 신호를 지연시켜 출력하는 지연부; 및 상기 셀프 리프레쉬 신호에 응답하여 상기 지연부의 출력 신호를 셀프 리프레쉬 펄스 신호로서 출력시키는 판단부;로 구성됨에 기술적 특징이 있다.
셀프 리프레쉬

Description

반도체 메모리의 셀프 리프레쉬 펄스 발생 장치 및 방법{Apparatus and Method for Generating Self Refresh Pulse of Semiconductor Memory}
도 1은 종래 기술에 따른 셀프 리프레쉬 펄스 발생 장치의 구성을 나타낸 내부 회로도,
도 2는 도 1의 회로에 의한 제 1 실시예의 셀프 리프레쉬 동작 타이밍도,
도 3은 도 1의 회로에 의한 제 2 실시예의 셀프 리프레쉬 동작 타이밍도,
도 4는 본 발명의 일 실시예에 따른 셀프 리프레쉬 펄스 발생 장치의 구성을 나타낸 블록도,
도 5는 도 4의 셀프 리프레쉬 펄스 발생 장치의 일 실시예에 따른 내부 회로도,
도 6은 도 5의 회로에 의한 셀프 리프레쉬 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 펄스 발생부 110 : 제1지연기
200 : 지연부 210 : 제2지연기
300 : 판단부 NR1 : 제1노어게이트
ND1 : 제1낸드게이트 ND2 : 제2낸드게이트
IV1 : 제1인버터
본 발명은 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치 및 방법에 관한 것으로, 보다 자세하게는 오실레이터 신호에 따라 생성되는 펄스를 셀프 리프레쉬 모드에서 활성화되는 셀프 리프레쉬 신호와 논리 조합함으로써 셀프 리프레쉬 동작을 실행시키기 위한 셀프 리프레쉬 펄스를 출력시키는 장치에서, 상기 오실레이터 신호에 의해 생성된 펄스의 활성화 구간에서 상기 셀프 리프레쉬 신호가 비활성화된 경우에 글리치(Glitch)성 셀프 리프레쉬 펄스가 출력되는 것을 방지할 수 있도록 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치 및 방법에 관한 것이다.
일반적으로 디램 셀에 저장된 데이터는 누설 전류(Leakage Current)에 의해 소멸되므로 셀의 데이터를 감지 증폭한 후 셀에 다시 데이터를 기록(Rewrite)하게 되는데 이러한 동작을 리프레쉬(Refresh)라고 하며, 외부 제어 신호가 일정한 상태로 진입한 연후에 상태의 변화없이 지속되는 경우에 소자의 내부에서 주기적으로 리프레쉬를 수행하는 방식을 셀프 리프레쉬(Self Refresh)라고 한다.
도 1은 종래 기술에 따른 셀프 리프레쉬 펄스 발생 장치의 구성을 나타낸 내부 회로도이고, 도 2는 도 1의 회로에 의한 제 1 실시예의 셀프 리프레쉬 동작 타이밍도이다.
일정 주기를 갖는 오실레이터 신호(OSC)가 인입되면, 지연기(10)는 상기 오실레이터 신호(OSC)의 반전 신호를 지연시켜 노드 A로 출력하며, 노어게이트(NR)는 상기 오실레이터 신호(OSC)와 상기 지연기(10)의 출력 신호를 노어(NOR) 연산하여 소정 폭의 펄스를 생성하고 노드 B로 출력하게 된다.
상기와 같이 노드 B로 출력되는 펄스는 낸드게이트(ND)에 의해 셀프 리프레쉬 모드에서 하이 레벨인 셀프 리프레쉬 신호(SREF)와 낸드(NAND) 연산되며, 인버터(IV)를 통해 반전됨으로써 셀프 리프레쉬 펄스(SREFP)로서 출력된다.
액티브 상태에서 로우 레벨인 로우 어드레스 스트로브 아이들 신호(RASIDLE)는 상기 셀프 리프레쉬 펄스(SREFP)로 인해 생성되는 액티브 신호(ACTIVE)에 의해 로우 레벨로 천이되며, 리프레쉬에 필요한 최소 시간만큼 지연된 후 생성되는 신호(tRFCmin)는 프리차지 신호(Precharge)를 활성화시켜 반도체 메모리의 프리차지 동작이 수행되도록 한다. 그리고, 상기 프리차지 신호(Precharge)는 로우 어드레스 스트로브 아이들 신호(RASIDLE)를 다시 하이 레벨로 천이시켜 다음 리프레쉬 동작을 수행할 수 있도록 한다.
그런데, 도 3의 타이밍도에서와 같이, 오실레이터 신호가 로우 레벨로 천이되는 시점에 외부 명령에 따라 셀프 리프레쉬 모드가 종료되어 셀프 리프레쉬 신호(SREF)가 로우 레벨로 천이된 경우, 노드 B의 펄스와 셀프 리프레쉬 신호의 각 활성화 구간이 일치하는 구간에 해당하는 셀프 리프레쉬 펄스(SREFP)는 글리치(Glitch)성 신호로서 생성되게 되며, 이 글리치성 신호는 액티브 신호(ACTIVE)를 생성시키고, 로우 어드레스 스트로브 아이들 신호(RASIDLE)를 로우 레벨로 천이시키지만, 글리치성 신호로 생성된 액티브 신호(ACTIVE)는 뱅크까지 도달하지 못하게 된다.
이에 따라, 뱅크까지 도달하지 못한 액티브 신호(ACTIVE(BANK))로 인하여 리프레쉬에 필요한 최소 시간 이후 생성되어야 하는 신호(tRFCmin)가 생성되지 못하며, 결국 프리차지 신호(Precharge) 또한 생성하지 못하게 된다.
이는 반도체 메모리가 액티브, 리프레쉬, 셀프 리프레쉬 동작을 모두 수행할 수 없게 되는 무기한 통제 불능 상황을 야기시키며, 이러한 문제점을 해결하기 위해서는 오직 모든 뱅크를 프리차지시켜야만 하므로, 반도체 메모리의 동작에 치명적인 단점으로 작용한다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 오실레이터 신호에 따라 생성된 펄스의 활성화 구간에서 셀프 리프레쉬 모드가 종료된 경우에 생성되는 글리치(Glitch)성 펄스 신호의 출력을 방지하기 위한 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치 및 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 일정 주기를 갖는 오실레이터 신호에 따라 펄스 신호를 발생시키는 펄스 발생부와; 셀프 리프레쉬 모드에서 활성화되는 셀프 리프레쉬 신호에 응답하여 상기 펄스 신호를 지연시켜 출력하는 지연부; 및 상기 셀프 리프레쉬 신호에 응답하여 상기 지연부의 출력 신호를 셀프 리프레쉬 펄스 신호로서 출력시키는 판단부;로 구성되는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치에 의해 달성된다.
또한, 본 발명의 상기 목적은 일정 주기를 갖는 오실레이터 신호를 이용하여 펄스 신호를 발생시키는 제1단계와; 셀프 리프레쉬 모드에서 활성화되는 셀프 리프레쉬 신호에 응답하여 상기 펄스 신호를 지연시켜 출력하는 제2단계; 및 상기 셀프 리프레쉬 신호에 응답하여 상기 제2단계의 출력 신호를 상기 셀프 리프레쉬 펄스 신호로서 출력시키는 제3단계;로 구성되는 반도체 메모리의 셀프 리프레쉬 펄스 발생 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 4는 본 발명의 일 실시예에 따른 셀프 리프레쉬 펄스 발생 장치의 구성을 나타낸 블록도이다.
도시된 바와 같이, 본 발명의 셀프 리프레쉬 펄스 발생 장치는 펄스 발생부(100), 지연부(200), 판단부(300)를 포함한다.
상기 펄스 발생부(100)는 반도체 메모리의 셀프 리프레쉬를 위해 일정 주기의 파형을 생성하는 오실레이터로부터 인입되는 오실레이터 신호(OSC)를 이용하여 펄스 신호를 발생시킨다.
일 예로서, 상기 펄스 발생부(100)는 오실레이터 신호의 반전 신호를 소정 시간 지연시킨 신호와 상기 오실레이터 신호를 논리 조합함으로써 펄스 신호를 발 생시킬 수 있다.
지연부(200)는 셀프 리프레쉬 모드에서 활성화되고, 셀프 리프레쉬 모드가 종료되면 비활성화되는 셀프 리프레쉬 신호를 상기 펄스 신호와 논리 조합한 후, 소정 시간 지연시켜 판단부(300)로 출력한다.
펄스 발생부(100)에 의해 생성되는 펄스 신호의 활성화 구간에서 셀프 리프레쉬 모드가 종료된 경우, 상기 펄스 신호와 셀프 리프레쉬 신호(SREF)의 각 활성화 구간이 일치하는 구간은 상기 펄스 신호의 활성화 구간보다 짧아지게 되어 글리치성 펄스가 생성되게 되므로, 본 발명에서 상기 지연부(200)는 상기 펄스 신호와 셀프 리프레쉬 신호(SREF)의 각 활성화 구간이 일치하는 구간에 해당하는 펄스가 직접 셀프 리프레쉬 펄스(SREFP)로서 출력되지 않도록 하기 위하여 상기 글리치성 펄스를 소정 시간 지연시켜 판단부(300)로 출력한다.
이 때, 상기 셀프 리프레쉬 신호(SREF)가 상기 펄스 신호의 활성화 구간 내에서 비활성화 상태로 천이된 경우에 두 신호의 활성화 구간이 일치하는 구간이 없어야 하므로, 상기 지연부(200)에 의한 지연 구간은 상기 펄스 신호의 활성화 구간 이상이어야 하며, 상기 펄스 신호의 구간을 어느 정도 초과하도록 설계되는 것이 바람직하다.
다음, 상기 판단부(300)는 상기 지연부(200)에 의해 지연된 신호를 다시 셀프 리프레쉬 신호(SREF)와 논리 조합하여 셀프 리프레쉬 펄스(SREFP)를 출력함으로써, 상기 펄스 발생부(100)에 의해 발생되는 펄스의 활성화 구간 내에서 셀프 리프레쉬 모드가 유지되고 있는 경우에 한하여 셀프 리프레쉬 펄스(SREFP)가 출력될 수 있도록 한다.
이와 같이, 본 발명의 펄스 발생 장치는 판단부(300)를 통해 지연부(200)의 출력 신호를 다시 한번 셀프 리프레쉬 신호(SREF)와 비교함으로써, 셀프 리프레쉬 펄스의 활성화 구간 동안 셀프 리프레쉬 신호(SREF)가 로우 레벨로 천이된 경우에 지연부(200)의 출력 신호가 셀프 리프레쉬 펄스(SREFP)로서 출력되는 것을 방지한다.
도 5는 도 4의 셀프 리프레쉬 펄스 발생 장치의 일 실시예에 따른 내부 회로도이고, 도 6은 도 5의 회로에 의한 셀프 리프레쉬 동작 타이밍도이며, 이하에서는 도 5의 회로도를 도 6의 타이밍도를 참고하여 설명하기로 한다.
도시된 바와 같이, 펄스 발생부(100)는 제1지연기(110) 및 제1노어게이트(NR1)로 구성될 수 있으며, 본 실시예에서 상기 제1지연기(110)는 오실레이터 신호(OSC)의 반전 신호를 소정 시간 지연시켜 노드 A로 출력한다. 이때, 상기 제1지연기(110)는 홀수개의 인버터로 구성될 수 있다.
상기 제1노어게이트(NR1)는 오실레이터 신호와 노드 A로 출력되는 신호를 노어(NOR) 연산하여 노드 B로 출력함으로써, 오실레이터의 주기와 동일한 주기로 펄스 신호를 발생시킨다.
다음, 지연부(200)는 제1낸드게이트(ND1)와 제2지연기(210)로 구성될 수 있으며, 이 때 제1낸드게이트(ND1)는 상기 노드 B의 신호를 셀프 리프레쉬 신호(SREF)와 낸드(NAND) 연산함으로써, 하이 레벨의 셀프 리프레쉬 신호(SREF)가 인 입되는 경우 상기 노드 B를 통해 인입되는 펄스 신호를 반전시켜 출력하며, 상기 제2지연기(210)는 상기 반전된 펄스 신호를 소정 시간 지연시킨 후 반전시켜 노드 C로 출력한다.
이때, 상기 제2지연기(210)는 앞서도 언급한 바와 같이, 제1지연기(110)의 지연구간을 초과하는 지연시간을 가지는 것이 바람직하며, 제1지연기(110)가 홀수개의 인버터로 구성된 경우, 상기 제1지연기(110)의 인버터 수를 초과하는 수의 홀수개의 인버터로 구성될 수 있을 것이다.
다음, 판단부(300)는 노드 C를 통해 인입되는 신호와 셀프 리프레쉬 신호(SREF)를 입력으로 하여 낸드(NAND) 연산하는 제2낸드게이트(ND2)와, 상기 제2낸드게이트(ND2)의 출력 신호를 반전시키는 제1인버터(IV1)로 구성될 수 있으며, 이러한 구성의 판단부(300)는 상기 노드 C를 통해 인입되는 신호와 셀프 리프레쉬 신호의 각 활성화 구간이 일치하는 구간에 해당하는 펄스를 셀프 리프레쉬 펄스(SREFP)로서 출력하게 된다.
이에 따라 도 6의 타이밍도에서와 같이, 본 발명의 펄스 발생 장치는 노드 B의 출력 신호와 셀프 리프레쉬 신호(SREF)의 각 활성화 구간이 일치하는 구간에 해당하는 펄스를 소정 시간 지연시켜 노드 C로 출력하고, 노드 C의 신호를 다시 상기 셀프 리프레쉬 신호(SREF)와 비교하여 셀프 리프레쉬 펄스(SREFP)의 출력 여부를 결정하게 되므로, 노드 B를 통해 출력되는 펄스 신호의 활성화 구간에서 셀프 리프레쉬 모드가 종료됨에 따라 셀프 리프레쉬 신호(SREF)가 로우 레벨로 천이된 경우 글리치성 펄스가 셀프 리프레쉬 펄스(SREFP)로서 출력되는 것을 방지할 수 있게 된 다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
따라서, 본 발명의 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치 및 방법에 의하면, 셀프 리프레쉬 모드에서 글리치성 펄스가 아닌 정상적인 셀프 리프레쉬 펄스를 생성할 수 있고, 오실레이터 신호에 의해 생성된 펄스의 활성화 구간에서 셀프 리프레쉬 모드가 종료된 경우에 글리치성 펄스의 출력 자체를 제한함으로써, 글리치성 펄스로 인해 야기되는 반도체 메모리의 통제 불능 상황의 발생을 방지하고, 셀프 리프레쉬 모드 종료 시 반도체 메모리가 정상적으로 외부 명령의 입력을 기다릴 수 있게 된다는 효과가 있다.

Claims (18)

  1. 일정 주기를 갖는 오실레이터 신호에 따라 펄스 신호를 발생시키는 펄스 발생부와;
    셀프 리프레쉬 모드에서 활성화되는 셀프 리프레쉬 신호에 응답하여 상기 펄스 신호를 지연시켜 출력하는 지연부; 및
    상기 셀프 리프레쉬 신호에 응답하여 상기 지연부의 출력 신호를 셀프 리프레쉬 펄스 신호로서 출력시키는 판단부;
    로 구성됨을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치.
  2. 제1항에 있어서,
    상기 펄스 발생부는
    상기 오실레이터 신호와, 상기 오실레이터 신호를 지연시킨 신호의 각 비활성화 구간이 상호 일치하는 구간에 해당하는 상기 펄스 신호를 발생시키는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치.
  3. 제2항에 있어서,
    상기 펄스 발생부는,
    상기 오실레이터 신호를 지연시킨 신호를 출력하는 제1지연기; 및
    상기 오실레이터 신호와 상기 제1지연기의 출력 신호를 입력으로 하는 노어 게이트;
    로 구성된 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치.
  4. 제3항에 있어서,
    상기 제1지연기는 홀수개의 인버터로 구성된 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치.
  5. 제1항에 있어서,
    상기 지연부는,
    상기 펄스 발생부의 출력 신호와 상기 셀프 리프레쉬 신호의 각 활성화 구간이 상호 일치하는 구간에 해당하는 펄스를 지연시켜 출력하는 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치.
  6. 제5항에 있어서,
    상기 지연부는,
    상기 펄스 발생부의 출력 신호와 상기 셀프 리프레쉬 신호를 입력으로 하는 제1낸드게이트; 및
    상기 제1낸드게이트의 출력 신호를 지연시켜 출력하는 제2지연기;
    로 구성됨을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치.
  7. 제6항에 있어서,
    상기 제2지연기는 홀수개의 인버터로 구성된 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 펄스 발생부는,
    상기 오실레이터 신호와, 상기 오실레이터 신호를 제1지연시간만큼 지연시킨 신호에 응답하여 상기 펄스 신호를 발생시키며,
    상기 지연부는
    상기 셀프 리프레쉬 신호와 상기 펄스 신호에 응답하여 생성된 신호를 상기 제1지연시간보다 더 긴 제2지연시간만큼 지연시켜 출력하는 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치.
  9. 제1항에 있어서,
    상기 판단부는
    상기 지연부의 출력 신호와 상기 셀프 리프레쉬 신호의 각 활성화 구간이 상호 일치하는 구간에 해당하는 상기 셀프 리프레쉬 펄스 신호를 출력하는 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치.
  10. 제9항에 있어서,
    상기 판단부는,
    상기 지연부의 출력 신호와 상기 셀프 리프레쉬 신호를 입력으로 하는 제2낸드게이트; 및
    상기 제2낸드게이트의 출력 신호를 반전시켜 출력하는 인버터;
    로 구성됨을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 장치.
  11. 일정 주기를 갖는 오실레이터 신호를 이용하여 펄스 신호를 발생시키는 제1단계와;
    셀프 리프레쉬 모드에서 활성화되는 셀프 리프레쉬 신호에 응답하여 상기 펄스 신호를 지연시켜 출력하는 제2단계; 및
    상기 셀프 리프레쉬 신호에 응답하여 상기 제2단계의 출력 신호를 상기 셀프 리프레쉬 펄스 신호로서 출력시키는 제3단계;
    로 구성됨을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 방법.
  12. 제11항에 있어서,
    상기 제1단계는
    상기 오실레이터 신호와, 상기 오실레이터 신호를 지연시킨 신호의 각 비활성화 구간이 상호 일치하는 구간에 해당하는 상기 펄스 신호를 발생시키는 단계인 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 방법.
  13. 제12항에 있어서,
    상기 제1단계는,
    상기 오실레이터 신호의 반전 신호를 지연시켜 출력하는 단계; 및
    상기 출력 신호를 상기 오실레이터 신호와 노어(NOR) 연산하여 출력하는 단계;
    로 이루어짐을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 방법.
  14. 제11항에 있어서,
    상기 제2단계는,
    상기 제1단계의 출력 신호와 상기 셀프 리프레쉬 신호의 각 활성화 구간이 상호 일치하는 구간에 해당하는 펄스를 지연시켜 출력하는 단계인 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 방법.
  15. 제14항에 있어서,
    상기 제2단계는,
    상기 제1단계의 출력 신호와 상기 셀프 리프레쉬 신호를 입력으로 하여 낸드(NAND) 연산하는 단계; 및
    상기 낸드 연산된 신호의 반전 신호를 지연시켜 출력하는 단계;
    로 이루어짐을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 제1단계는
    상기 오실레이터 신호를 제1지연시간만큼 지연시킨 신호와 상기 오실레이터 신호에 응답하여 상기 펄스 신호를 발생시키는 단계이고,
    상기 제2단계는
    상기 셀프 리프레쉬 신호와 상기 펄스 신호에 응답하여 생성된 신호를 상기 제1지연시간보다 더 긴 제2지연시간만큼 지연시켜 출력하는 단계인 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 방법.
  17. 제11항에 있어서,
    상기 제3단계는,
    상기 제2단계의 출력 신호와 상기 셀프 리프레쉬 신호의 각 활성화 구간이 상호 일치하는 구간에 해당하는 펄스 신호를 출력시키는 단계인 것을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 방법.
  18. 제17항에 있어서,
    상기 제3단계는,
    상기 제2단계의 출력 신호와 상기 셀프 리프레쉬 신호를 입력으로 하여 낸드(NAND) 연산하는 단계; 및
    상기 낸드 연산된 신호의 반전 신호를 출력하는 단계;
    로 이루어짐을 특징으로 하는 반도체 메모리의 셀프 리프레쉬 펄스 발생 방법.
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