JP2013097853A - セルフリフレッシュパルス生成回路 - Google Patents

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Abstract

【課題】セルフリフレッシュモード入り後初期期間に周期が制御されたセルフリフレッシュパルスを生成することにより、リフレッシュフェイルを防止することが可能なセルフリフレッシュパルス生成回路を提供する。
【解決手段】セルフリフレッシュパルス生成回路は、セルフリフレッシュモード入り後初期期間の終了時点でレベルが遷移する制御信号を生成する制御信号生成部と、前記セルフリフレッシュモードにおいて、前記制御信号に応答して、周期が制御されたセルフリフレッシュパルスを生成するセルフリフレッシュパルス生成部とを備える。
【選択図】図３

Description

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）とは異なり、時間の経過によってセルに格納されたデータが消失する現象が発生する。この現象を防止するために、一定の周期ごとにセルに格納されたデータを修復する動作が必要であり、この動作をリフレッシュという。リフレッシュは、バンク内の各セルが有するリテンションタイム（ｒｅｔｅｎｔｉｏｎ ｔｉｍｅ）内に少なくとも１回ずつワードラインに対してアクティブ動作を行い、セルに格納されたデータをセンシングして増幅させる方式で行われる。ここで、リテンションタイムとは、セルに格納されたデータがリフレッシュなく保持可能な時間をいう。
図１は、ワードラインに対するアクティブ動作の実行時にワードラインの間に発生する干渉を示す図である。
図１に示すように、第２ワードラインＷＬ＜２＞は、第１ワードラインＷＬ＜１＞および第３ワードラインＷＬ＜３＞に隣接している。一般的に、ワードラインに対してアクティブ動作が行われると、ワードラインに高電圧ＶＰＰが印加され、ワードラインの間に電気的・磁気的干渉が発生する。第１および第３ワードラインＷＬ＜１＞、ＷＬ＜３＞に対してアクティブ動作が行われると、第１および第３ワードラインＷＬ＜１＞、ＷＬ＜３＞に応答して発生した電気的・磁気的干渉に応答して、第２ワードラインＷＬ＜２＞に微量の電圧が生成される。そのため、第２ワードラインＷＬ＜２＞と各セルとを接続するセルトランジスタを介してリーク電流が発生し、各セルの有するリテンションタイムが減少する。
そのため、第２ワードラインＷＬ＜２＞に隣接する第１および第３ワードラインＷＬ＜１＞、ＷＬ＜３＞にアクティブ動作が行われた後に、直ちにセルフリフレッシュモードに入った場合、予め設定された周期でセルフリフレッシュ動作が行われると、第２ワードラインＷＬ＜２＞に接続されたセルのリテンションタイムが減少するため、リフレッシュフェイルが発生する。すなわち、図２に示すように、セルフリフレッシュモード期間（Ｔ１時点からＴ２時点まで）に予め設定された周期ｔ0のセルフリフレッシュパルスＰＳＲＦを出力してセルフリフレッシュ動作が行われると、第２ワードラインＷＬ＜２＞に接続されたセルのリテンションタイムが経過した後に、セルフリフレッシュパルスＰＳＲＦを生成するため、リフレッシュフェイルが発生する。
なお、本出願と関連のある技術が、特許文献１に開示されている。
韓国特許出願公開第１０-２００５-０１０４２５３号明細書
本発明は、セルフリフレッシュモード入り後初期期間に周期が制御されたセルフリフレッシュパルスを生成することにより、リフレッシュフェイルを防止することが可能なセルフリフレッシュパルス生成回路を提供することを課題とする。
上記課題を解決するために、本発明は、セルフリフレッシュモード入り後初期期間の終了時点でレベルが遷移する制御信号を生成する制御信号生成部と、前記セルフリフレッシュモードにおいて、前記制御信号に応答して、周期が制御されたセルフリフレッシュパルスを生成するセルフリフレッシュパルス生成部とを備える。
また、本発明は、セルフリフレッシュ信号に応答して、第１パルスおよび第２パルスを生成するパルス生成部と、セルフリフレッシュモード入り後初期期間の終了時点でレベルが遷移する制御信号に応答して、前記第１パルスまたは前記第２パルスを選択的にセルフリフレッシュパルスとして出力するセルフリフレッシュパルス出力部とを備える。
本発明によれば、セルフリフレッシュモード入り後初期期間に周期が制御されたセルフリフレッシュパルスを生成することにより、リフレッシュフェイルを防止することができる。
ワードラインに対するアクティブ動作の実行時にワードラインの間に発生する干渉を示す図である。 従来のセルフリフレッシュパルス生成回路の動作を説明するためのタイミング図である。 本発明の一実施形態にかかるセルフリフレッシュパルス生成回路のブロック図である。 図３に示すセルフリフレッシュパルス生成回路に備えられた制御信号出力部の回路図である。 図４に示す制御信号出力部に備えられた出力部の回路図である。 図３に示すセルフリフレッシュパルス生成回路に備えられたセルフリフレッシュパルス出力部の回路図である。 図３に示すセルフリフレッシュパルス生成回路の動作を説明するためのタイミング図である。
以下、添付された図面を参照して本発明の実施形態を説明する。図３は、本発明の一実施形態にかかるセルフリフレッシュパルス生成回路の構成を示すブロック図である。図３に示すように、本実施形態のセルフリフレッシュパルス生成回路は、制御信号生成部２と、セルフリフレッシュパルス生成部３とを備え、メモリのセルに対してセルフリフレッシュ動作を繰り返し行うための周期を示すセルフリフレッシュパルスを生成する。制御信号生成部２は、セルフリフレッシュモード入り後初期期間の終了時点でレベルが遷移（つまり、論理レベルが変化）する制御信号を生成する。セルフリフレッシュパルス生成部３は、セルフリフレッシュモード（つまり、セルフリフレッシュ信号ＳＲＥＦが論理ハイレベルになっている期間）において、制御信号ＣＯＮに応答して、周期が制御されたセルフリフレッシュパルス（つまり、制御信号ＣＯＮの論理レベルの変化に応じて周期が変化するセルフリフレッシュパルス）を生成する。例えば、セルフリフレッシュパルス生成部３は、セルフリフレッシュモードにおいて、制御信号ＣＯＮに応答して、第１パルスＰＬＳ１または第２パルスＰＬＳ２を選択的にセルフリフレッシュパルスＰＳＲＦとして出力する。
制御信号生成部２は、制御信号出力部２１と、アドレスカウンタ２９とから構成される。
制御信号出力部２１は、セルフリフレッシュ信号ＳＲＥＦおよびロウアドレス（Row Address)ＸＡＤＤ＜１：５＞に応答して、制御信号ＣＯＮを出力する。例えば、制御信号出力部２１は、図４に示すように、第１レベルパルス生成部２３と、第２レベルパルス生成部２５と、出力部２７とから構成される。
第１レベルパルス生成部２３は、セルフリフレッシュ信号ＳＲＥＦが論理ハイレベルにイネーブルされた時点で第１レベルパルスＬＶＰ１を生成する。第２レベルパルス生成部２５は、ロウアドレスＸＡＤＤ＜１：５＞のビットがすべてカウントされた時点で第２レベルパルスＬＶＰ２を生成する。
出力部２７は、図５に示すように、プルアップ駆動部２７１と、プルダウン駆動部２７２と、ラッチ部２７３と、バッファＩＶ２４とを備える。このような構成のプルアップ駆動部２７１は、第１レベルパルスＬＶＰ１に応答して（第１レベルパルスＬＶＰ１が発生すると）、ノードｎｄ２７をプルアップ駆動する。プルダウン駆動部２７２は、第２レベルパルスＬＶＰ２に応答して（第２レベルパルスＬＶＰ２が発生すると）、ノードｎｄ２７をプルダウン駆動する。ラッチ部２７３は、ノードｎｄ２７の信号をラッチする。
バッファＩＶ２４は、ラッチ部２７３の出力信号を反転バッファリングする。このような構成の出力部２７は、第１レベルパルスＬＶＰ１および第２レベルパルスＬＶＰ２に応答して、制御信号ＣＯＮを生成して出力する。すなわち、出力部２７は、第１レベルパルスＬＶＰ１に応答して、制御信号ＣＯＮを論理ハイレベルに遷移させ、第２レベルパルスＬＶＰ２に応答して、制御信号ＣＯＮを論理ローレベルに遷移させる。アドレスカウンタ２９は、一般的なカウンタで実現され、セルフリフレッシュパルスＰＳＲＦに応答して、ロウアドレスＸＡＤＤ＜１：５＞を１ビットずつカウントする。ここで、ロウアドレスＸＡＤＤ＜１：５＞の初期値は「０００００」に設定されるとよい（以下、ロウアドレスＸＡＤＤ＜１：５＞の初期値は「０００００」に設定されたものと仮定して説明する）。アドレスカウンタ２９は、ロウアドレスＸＡＤＤ＜１：５＞を、セルフリフレッシュパルスＰＳＲＦに応答して（つまり、セルフリフレッシュパルスＰＳＲＦが発生するたびに）、順次にカウントして最終値（「１１１１１」）までカウントした後に、再度初期値（「０００００」）でカウントする。一方、初期期間とは、セルフリフレッシュモードに入った時点からロウアドレスのビットがすべてカウントされる時点までである。これは、セルフリフレッシュ信号ＳＲＥＦが論理ハイレベルにイネーブルされた時点から、ロウアドレスＸＡＤＤ＜１：５＞が初期値（「０００００」）から順次にカウントされて最終値（「１１１１１」）までカウントされる時点までである。
このような構成の制御信号生成部２は、セルフリフレッシュ信号ＳＲＥＦが論理ハイレベルにイネーブルされた時点で生成される第１レベルパルスＬＶＰ１に応答して、制御信号ＣＯＮを論理ハイレベルに遷移させる。そして、制御信号生成部２は、ロウアドレスＸＡＤＤ＜１：５＞が初期値（「０００００」）から順次にカウントされて最終値（「１１１１１」）までカウントされた時点、すなわち、ロウアドレスＸＡＤＤ＜１：５＞のビットがすべてカウントされた時点で生成される第２レベルパルスＬＶＰ２に応答して、制御信号ＣＯＮを論理ローレベルに遷移させる。
セルフリフレッシュパルス生成部３は、パルス生成部３１と、セルフリフレッシュパルス出力部３３とから構成される。
パルス生成部３１は、セルフリフレッシュ信号ＳＲＥＦに応答して、第１パルスＰＬＳ１および第２パルスＰＬＳ２を生成する。ここで、セルフリフレッシュ信号ＳＲＥＦは、セルフリフレッシュモードに入ったときに論理ハイレベルにイネーブルされる。そして、第１パルスＰＬＳ１の周期は、第２パルスＰＬＳ２の周期より短く設定されることが好ましい。
セルフリフレッシュパルス出力部３３は、図６に示すように、３つのＮＡＮＤゲートＮＤ３１〜ＮＤ３３と、１つのインバータＩＶ３１とから構成される。このような構成のセルフリフレッシュパルス出力部３３は、制御信号ＣＯＮが論理ハイレベルの場合、第１パルスＰＬＳ１をバッファリングしてセルフリフレッシュパルスＰＳＲＦとして出力し、制御信号ＣＯＮが論理ローレベルの場合、第２パルスＰＬＳ２をバッファリングしてセルフリフレッシュパルスＰＳＲＦとして出力する。
このような構成のセルフリフレッシュパルス生成部３は、セルフリフレッシュモードにおいて、制御信号ＣＯＮに応答して、第１パルスＰＬＳ１または第２パルスＰＬＳ２を選択的にセルフリフレッシュパルスＰＳＲＦとして出力する。
以上のように構成されたセルフリフレッシュパルス生成回路の動作を、５ビットのロウアドレスＸＡＤＤ＜１：５＞を基準として、図７を参照して詳細に説明すると、次のとおりである。
まず、セルフリフレッシュ信号ＳＲＥＦが論理ハイレベルにイネーブルされた時点Ｔ１で、制御信号生成部２は、制御信号ＣＯＮを論理ハイレベルに遷移させる。図４および図５を参照してより詳細に説明すると、第１レベルパルス生成部２３は、論理ハイレベルのセルフリフレッシュ信号ＳＲＥＦに応答して、第１レベルパルスＬＶＰ１を生成する。出力部２７は、第１レベルパルスＬＶＰ１に応答して、制御信号ＣＯＮを論理ハイレベルに遷移させる。セルフリフレッシュパルス生成部３は、論理ハイレベルの制御信号ＣＯＮに応答して、第１周期ａの第１パルスＰＬＳ１をセルフリフレッシュパルスＰＳＲＦとして出力する。セルフリフレッシュパルスＰＳＲＦに応答して、第１ワードラインＷＬ＜１＞から順次にアクティブ動作が行われ、アクティブのワードラインに接続されたセルに対してセルフリフレッシュ動作が行われる。
次に、ロウアドレスＸＡＤＤ＜１：５＞のビットがすべてカウントされた時点Ｔ２で、制御信号生成部２は、制御信号ＣＯＮを論理ローレベルに遷移させる。図４および図５を参照してより詳細に説明すると、ロウアドレスＸＡＤＤ＜１：５＞が初期値（「０００００」）から順次にカウントされて最終値（「１１１１１」）までカウントされた時点で、第２レベルパルス生成部２５は、ロウアドレスＸＡＤＤ＜１：５＞に応答して、第２レベルパルスＬＶＰ２を生成する。出力部２７は、第２レベルパルスＬＶＰ２に応答して、制御信号ＣＯＮを論理ローレベルに遷移させる。セルフリフレッシュパルス生成部３は、論理ローレベルの制御信号ＣＯＮに応答して、第２周期ｂの第２パルスＰＬＳ２をセルフリフレッシュパルスＰＳＲＦとして出力する。セルフリフレッシュパルスＰＳＲＦに応答して、第１ワードラインＷＬ＜１＞からセルフリフレッシュ信号ＳＲＥＦがディセーブルされる時点まで順次にアクティブ動作が行われ、アクティブのワードラインに接続されたセルに対してセルフリフレッシュ動作が行われる。ここで、第１周期ａは、第２周期ｂより短い。つまり、セルフリフレッシュモードにおいて、制御信号ＣＯＮの論理レベルの変化に応じて周期が変化するセルフリフレッシュパルスＰＳＲＦが生成される。
次に、セルフリフレッシュ信号ＳＲＥＦが論理ローレベルにディセーブルされた時点Ｔ３からは、第１パルスＰＬＳ１および第２パルスＰＬＳ２が生成されないことから、セルフリフレッシュパルスＰＳＲＦは出力されない。
以上のように、本実施形態のセルフリフレッシュパルス生成回路は、セルフリフレッシュモード入り後初期期間に短い周期のセルフリフレッシュパルスＰＳＲＦを生成することにより、リフレッシュフェイルを防止することができる。すなわち、本実施形態では、セルフリフレッシュモードにおいて、セルフリフレッシュモード入り後初期期間の終了時点で論理レベルが変化する制御信号に応答して、周期が変化するセルフリフレッシュパルスＰＳＲＦを生成し、このセルフリフレッシュパルスＰＳＲＦでセルフリフレッシュ動作を行うように構成したので、リフレッシュフェイルの発生を防止することができる。
なお、上記実施形態においては、本発明のセルフリフレッシュパルス生成回路をハードウェアにより構成したが、ソフトウェアにより構成しても構わない。この場合、セルフリフレッシュパルス生成装置（例えばマイクロコンピュータ等）に搭載されるＣＰＵが、予めメモリに記憶されたセルフリフレッシュパルス生成プログラムにしたがって、セルフリフレッシュモード入り後初期期間の終了時点でレベルが遷移する制御信号を生成し、前記セルフリフレッシュモードにおいて、前記制御信号に応答して、周期が制御されたセルフリフレッシュパルスを生成するステップを含む上記動作を実行することになる。
２ 制御信号生成部
３ セルフリフレッシュパルス生成部
２１ 制御信号出力部
２９ アドレスカウンタ
３１ パルス生成部
３３ セルフリフレッシュパルス出力部

Claims (21)

  1. セルフリフレッシュモード入り後初期期間の終了時点でレベルが遷移する制御信号を生成する制御信号生成部と、
    前記セルフリフレッシュモードにおいて、前記制御信号に応答して、周期が制御されたセルフリフレッシュパルスを生成するセルフリフレッシュパルス生成部とを備えることを特徴とするセルフリフレッシュパルス生成回路。
  2. 前記初期期間は、セルフリフレッシュモードに入った時点からロウアドレスのビットがすべてカウントされる時点までであることを特徴とする請求項１に記載のセルフリフレッシュパルス生成回路。
  3. 前記制御信号生成部は、
    前記セルフリフレッシュパルスに応答して、前記ロウアドレスをカウントするアドレスカウンタと、
    セルフリフレッシュ信号および前記ロウアドレスに応答して、制御信号を出力する制御信号出力部とを備えることを特徴とする請求項１に記載のセルフリフレッシュパルス生成回路。
  4. 前記アドレスカウンタは、前記セルフリフレッシュパルスが発生するたびに、ロウアドレスを１ビットずつカウントすることを特徴とする請求項３に記載のセルフリフレッシュパルス生成回路。
  5. 前記制御信号出力部は、
    前記セルフリフレッシュ信号に応答して、第１レベルパルスを生成する第１レベルパルス生成部と、
    前記ロウアドレスに応答して、第２レベルパルスを生成する第２レベルパルス生成部と、
    前記第１レベルパルスおよび前記第２レベルパルスに応答して、前記制御信号を駆動して出力する出力部とを備えることを特徴とする請求項３に記載のセルフリフレッシュパルス生成回路。
  6. 前記出力部は、
    前記第１レベルパルスに応答して、ノードをプルアップ駆動するプルアップ駆動部と、
    前記第２レベルパルスに応答して、前記ノードをプルダウン駆動するプルダウン駆動部と、
    前記ノードの信号をラッチするラッチ部とを備えることを特徴とする請求項５に記載のセルフリフレッシュパルス生成回路。
  7. 前記ラッチ部の出力信号をバッファリングするバッファをさらに備えることを特徴とする請求項６に記載のセルフリフレッシュパルス生成回路。
  8. 前記セルフリフレッシュパルス生成部は、
    セルフリフレッシュ信号に応答して、第１パルスおよび第２パルスを生成するパルス生成部と、
    前記制御信号に応答して、前記第１パルスまたは前記第２パルスを選択的にセルフリフレッシュパルスとして出力するセルフリフレッシュパルス出力部とを備えることを特徴とする請求項１に記載のセルフリフレッシュパルス生成回路。
  9. 前記第１パルスの周期は、前記第２パルスの周期より短いことを特徴とする請求項８に記載のセルフリフレッシュパルス生成回路。
  10. セルフリフレッシュ信号に応答して、第１パルスおよび第２パルスを生成するパルス生成部と、
    セルフリフレッシュモード入り後初期期間の終了時点でレベルが遷移する制御信号に応答して、前記第１パルスまたは前記第２パルスを選択的にセルフリフレッシュパルスとして出力するセルフリフレッシュパルス出力部とを備えることを特徴とするセルフリフレッシュパルス生成回路。
  11. 前記第１パルスの周期は、前記第２パルスの周期より短いことを特徴とする請求項１０に記載のセルフリフレッシュパルス生成回路。
  12. 前記初期期間は、セルフリフレッシュモードに入った時点からロウアドレスのビットがすべてカウントされる時点までであることを特徴とする請求項１０に記載のセルフリフレッシュパルス生成回路。
  13. 前記制御信号を生成する制御信号生成部をさらに備えることを特徴とする請求項１０に記載のセルフリフレッシュパルス生成回路。
  14. 前記制御信号生成部は、
    前記セルフリフレッシュパルスに応答して、前記ロウアドレスをカウントするアドレスカウンタと、
    セルフリフレッシュ信号および前記ロウアドレスに応答して、制御信号を出力する制御信号出力部とを備えることを特徴とする請求項１３に記載のセルフリフレッシュパルス生成回路。
  15. 前記アドレスカウンタは、前記セルフリフレッシュパルスが発生するたびに、ロウアドレスを１ビットずつカウントする請求項１４に記載のセルフリフレッシュパルス生成回路。
  16. 前記制御信号出力部は、
    前記セルフリフレッシュ信号に応答して、第１レベルパルスを生成する第１レベルパルス生成部と、
    前記ロウアドレスに応答して、第２レベルパルスを生成する第２レベルパルス生成部と、
    前記第１レベルパルスおよび前記第２レベルパルスに応答して、前記制御信号を駆動して出力する出力部とを備えることを特徴とする請求項１４に記載のセルフリフレッシュパルス生成回路。
  17. 前記出力部は、
    前記第１レベルパルスに応答して、ノードをプルアップ駆動するプルアップ駆動部と、
    前記第２レベルパルスに応答して、前記ノードをプルダウン駆動するプルダウン駆動部と、
    前記ノードの信号をラッチするラッチ部とを備えることを特徴とする請求項１６に記載のセルフリフレッシュパルス生成回路。
  18. 前記ラッチ部の出力信号をバッファリングするバッファをさらに備えることを特徴とする請求項１７に記載のセルフリフレッシュパルス生成回路。
  19. メモリのセルに対してセルフリフレッシュ動作を繰り返し行うための周期を示すセルフリフレッシュパルスを生成するセルフリフレッシュパルス生成回路であって、
    セルフリフレッシュモード入り後初期期間の終了時点で論理レベルが変化する制御信号を生成する制御信号生成部と、
    前記セルフリフレッシュモードにおいて、前記制御信号の論理レベルの変化に応じて周期が変化するセルフリフレッシュパルスを生成するセルフリフレッシュパルス生成部と、
    を備えることを特徴とするセルフリフレッシュパルス生成回路。
  20. セルフリフレッシュパルス生成装置により行われるセルフリフレッシュパルス生成方法であって、
    セルフリフレッシュモード入り後初期期間の終了時点でレベルが遷移する制御信号を生成するステップと、
    前記セルフリフレッシュモードにおいて、前記制御信号に応答して、周期が制御されたセルフリフレッシュパルスを生成するステップとを含むことを特徴とするセルフリフレッシュパルス生成方法。
  21. コンピュータに、
    セルフリフレッシュモード入り後初期期間の終了時点でレベルが遷移する制御信号を生成するステップと、
    前記セルフリフレッシュモードにおいて、前記制御信号に応答して、周期が制御されたセルフリフレッシュパルスを生成するステップと、を実行させることを特徴とするセルフリフレッシュパルス生成プログラム。
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