WO2011007383A1 - 試験装置および救済解析方法 - Google Patents

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WO2011007383A1
WO2011007383A1 PCT/JP2009/003271 JP2009003271W WO2011007383A1 WO 2011007383 A1 WO2011007383 A1 WO 2011007383A1 JP 2009003271 W JP2009003271 W JP 2009003271W WO 2011007383 A1 WO2011007383 A1 WO 2011007383A1
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address
block
fail
memory
group
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PCT/JP2009/003271
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English (en)
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Inventor
藤崎健一
Original Assignee
株式会社アドバンテスト
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56008—Error analysis, representation of errors

Definitions

  • the present invention relates to a test apparatus and a repair analysis method for testing a memory.
  • Test equipment that tests the memory writes predetermined data to the memory under test, reads the written data, and compares it with the expected value. Further, the test apparatus writes fail data indicating that the read data does not match the expected value in the address fail memory (AFM). Then, the test apparatus performs a repair analysis of the memory under test based on the fail data written in the AFM (see Patent Document 1).
  • the test apparatus when performing a repair analysis, sequentially reads fail data from the AFM, and the number of defective cells per row address (RFC) and the number of defective cells per column address (CFC) in the memory under test. Count. It is desirable that the RFC and CFC count processing be performed at high speed in order to shorten the repair analysis time between tests and improve the overall throughput. Therefore, it is desirable for the test apparatus to configure a counter circuit that counts RFC and CFC using a high-speed memory (for example, SRAM).
  • a high-speed memory for example, SRAM
  • the test apparatus has to increase the capacity of the memory for storing RFC and CFC in accordance with the capacity of the memory under test.
  • a test apparatus for testing a memory under test, wherein an address fail indicating whether or not a defective cell is included for each address in the memory under test.
  • An address fail memory for storing data; a block fail memory for storing block fail data indicating whether or not a defective cell is included for each block including a plurality of cells in the memory under test; and a block within the memory under test.
  • the address read by the reading unit for each row address in a group having a plurality of blocks in a part of the memory under test and the reading unit that reads the address fail data from the address fail memory every time A row fail counter that counts defective cells indicated in the fail data; and Per column addresses in the loop, to provide a test apparatus and a column fail counter for counting the defective cell shown in the address fail data read by the reading unit. Furthermore, a method for analyzing the repair of a memory under test in such a test apparatus is provided.
  • 1 shows a configuration of a test apparatus 100 according to the present embodiment, together with a memory under test 300.
  • 1 shows a configuration of a failure analysis memory unit 10 according to the present embodiment.
  • the configuration of the analysis unit 20 according to the present embodiment is shown together with the address fail memory 30 and the block fail memory 40.
  • An example of the configuration of the row fail counter 52, the column fail counter 54, and the total fail counter 56 according to the present embodiment is shown.
  • 2 shows an exemplary configuration of a reading unit 50 according to the present embodiment.
  • An example of addresses given to the address fail memory 30 and the block fail memory 40 in the DUT test is shown.
  • An example of addresses given to the address fail memory 30 and the block fail memory 40 in the repair analysis is shown.
  • An example of setting when the number of row address bits and the number of column address bits in a block is 7 bits is shown.
  • An example of setting when the number of row address bits and the number of column address bits in a block is 6 bits is shown.
  • An example of setting when the number of row address bits and the number of column address bits in a block is 10 bits is shown.
  • the processing flow of the analysis part 20 which concerns on this embodiment is shown.
  • FIG. 1 shows a configuration of a test apparatus 100 according to this embodiment together with a memory under test 300.
  • the test apparatus 100 according to the present embodiment tests the memory under test 300 and detects defective cells. Further, the test apparatus 100 performs a repair analysis for making the memory under test 300 non-defective by electrically replacing an address line in which a defective cell exists and a spare line.
  • the test apparatus 100 includes a timing generator 102, a pattern generator 104, a waveform shaper 106, a logic comparator 108, a failure analysis memory unit 10, and an analysis unit 20.
  • the timing generator 102 generates a reference clock and supplies it to the pattern generator 104.
  • the pattern generator 104 generates an address signal, a data signal, and a control signal to be supplied to the memory under test 300 based on the reference clock, and supplies them to the waveform shaper 106.
  • the pattern generator 104 generates an expected value signal to be output from the memory under test 300 and supplies it to the logic comparator 108.
  • the waveform shaper 106 shapes an applied signal based on the address signal, the data signal, and the control signal, and supplies the shaped signal to the memory under test 300.
  • the logic comparator 108 compares the output signal output from the memory under test 300 in response to the application signal and the expected value signal generated by the pattern generator 104.
  • the logical comparator 108 outputs a fail signal indicating a failure when the output signal and the expected value signal do not match.
  • the failure analysis memory unit 10 stores the fail signal generated by the logic comparator 108 in correspondence with the address indicated by the address signal generated by the pattern generator 104. As a result, the failure analysis memory unit 10 can store fail data representing the position of the defective cell in the memory area in the memory under test 300. The configuration of the failure analysis memory unit 10 will be further described with reference to FIG.
  • the analysis unit 20 When a defective cell is found in the test of the memory under test 300, the analysis unit 20 reads the fail data stored in the failure analysis memory unit 10 and performs a repair analysis of the memory under test 300. That is, the analysis unit 20 replaces the row address line and the column address line including the defective cell of the memory under test 300 with the spare line for the row address and the spare line for the column address. Analyzes whether the product can be improved. The configuration of the analysis unit 20 will be further described in FIG.
  • the test apparatus 100 tests the memory under test 300 and stores the test result in the failure analysis memory unit 10 as fail data. After the test, when a defective cell is found in the test of the memory under test 300, the test apparatus 100 performs a repair analysis of the memory under test 300.
  • each block includes memory cells that are accessed two-dimensionally by a plurality of row address lines and a plurality of column address lines.
  • the test apparatus 100 performs relief analysis for each of a plurality of groups in which all the blocks in the memory under test 300 are grouped into one group. More specifically, the test apparatus 100 reads the fail data stored in the failure analysis memory unit 10 for each group, and determines the number of defective cells (RFC) for each row address for each block in the group. The number of defective cells (CFC) per column address for each block and the total number of defective cells (TFC) for each block in the group are counted.
  • RRC defective cells
  • the test apparatus 100 determines the number of defective cells for each row address (RFC) for each block in the group, the number of defective cells for each column address (CFC) for each block in the group, and the number of defective cells for each block in the group. Based on the number of cells (TFC), the repair analysis of the memory under test 300 is performed for each group. Note that, depending on the repair analysis method, the test apparatus 100 may not count the number of defective cells (TFC) for each block in the group.
  • FIG. 2 shows a configuration of the failure analysis memory unit 10 according to the present embodiment.
  • the failure analysis memory unit 10 includes an address fail memory (AFM) 30, a block fail memory (BFM) 40, an AFM address formatter 12, a BFM address formatter 14, an AFM address selector (MUX-A) 16, and a BFM. Address selector (MUX-B18).
  • AFM address fail memory
  • BFM block fail memory
  • MUX-A AFM address selector
  • MUX-B18 Address selector
  • the address fail memory 30 has a memory area having the same address configuration as the memory under test 300.
  • the address fail memory 30 stores address fail data indicating the presence / absence of a defective cell for each address in the memory under test 300.
  • the block fail memory 40 has a memory area having the same address configuration as that of a block obtained by dividing the memory area in the memory under test 300 into a large number.
  • the block fail memory 40 stores block fail data indicating the presence / absence of a defective cell for each block in the memory under test 300.
  • the AFM address formatter 12 converts the address signal generated by the pattern generator 104 into an address (AFM_Address) to be given to the address fail memory 30. That is, the AFM address formatter 12 formats and outputs the address signal from the pattern generator 104 as the address of the address fail memory 30 so as to correspond to the address of the memory under test 300. With this formatting function, the address fail memory 30 can be associated with various address configurations of the memory under test 300.
  • the BFM address formatter 14 converts the address signal generated by the pattern generator 104 into an address (BFM_Address) to be given to the block fail memory 40. That is, the BFM address formatter 14 formats and outputs the address of the block fail memory 40 so that the address from the pattern generator 104 corresponds to the address for selecting a plurality of blocks in the memory under test 300. With this format function, the block fail memory 40 can be made to correspond to various block address configurations of the memory under test 300.
  • the AFM address selector 16 gives the address output from the AFM address formatter 12 to the address fail memory 30 in the DUT test, and gives the address given from the analysis unit 20 to the address fail memory 30 in the defect repair analysis.
  • the address signal is switched as follows.
  • the BFM address selector 18 gives the address output from the BFM address formatter 14 to the block fail memory 40 in the DUT test, and gives the address given from the analysis unit 20 to the block fail memory 40 in the defect repair analysis.
  • the address signal is switched as follows.
  • Such a failure analysis memory unit 10 operates as follows in the DUT test. First, the address fail memory 30 and the block fail memory 40 are cleared before the DUT test. When the DUT test is started, an address signal designating an address on the memory under test 300 and write data are output from the pattern generator 104 and the data is written into the memory under test 300. When the written data is read from the memory under test 300, the address signal and expected value data are output from the pattern generator 104, and the data read from the DUT is compared with the expected value data by the logical comparator 108. The failure analysis memory unit 10 is supplied with an address signal from the pattern generator 104 and a fail signal indicating whether or not the cell at the read address is defective.
  • the address fail memory 30 stores “1” at the address specified by the AFM address formatter 12 and the cell specified by the address signal. If is not a defective cell, nothing is stored in the address fail memory 30. As a result, the address fail memory 30 can store address fail data indicating the presence or absence of a defective cell for each address in the memory under test 300.
  • the block fail memory 40 stores “1” at the address specified by the BFM address formatter 14 and the cell specified by the address signal. If the cell is not a defective cell, nothing is stored in the block fail memory 40. Thereby, the block fail memory 40 can store block fail data indicating the presence / absence of a defective cell for each block including a plurality of cells in the memory under test 300.
  • the defect analysis memory unit 10 operates as follows in defect repair analysis.
  • the failure analysis memory unit 10 is given an address (AFM_Address) for reading the address fail memory 30 and an address (BFM_Address) for reading the block fail memory 40 from the analysis unit 20.
  • AFM_Address address for reading the address fail memory 30
  • BFM_Address address for reading the block fail memory 40 from the analysis unit 20.
  • the address fail memory 30 outputs address fail data corresponding to the address (AFM_Address) from the analysis unit 20 to the analysis unit 20.
  • the block fail memory 40 outputs block fail data corresponding to the block address (BFM_Address) from the analysis unit 20 to the analysis unit 20.
  • FIG. 3 shows a configuration of the analysis unit 20 according to the present embodiment, together with an address fail memory (AFM) 30 and a block fail memory (BFM) 40.
  • the analysis unit 20 includes a group designation unit 42, a block address pointer (BAP) 44, a block address generation unit 46, an update unit 48, a reading unit 50, a row fail counter (RFC) 52, and a column fail counter ( CFC) 54, total fail counter (TFC) 56, calculation unit 58, and control unit 60.
  • BAP block address pointer
  • CFC column fail counter
  • TFC total fail counter
  • the group designating unit 42 has a register (Register_A) for designating a group for repair analysis, and outputs a value for designating the group.
  • the group means a memory area in the memory under test 300 divided into a large number of blocks, and a plurality of these blocks are collected. For example, if the memory under test 300 is divided into 256 blocks, the 16 blocks are combined into one group.
  • the group may be an area specified by some bits on the upper side in a block address that specifies a block in the memory under test 300.
  • the group designation unit 42 may be a register that stores a group value, and the value may be rewritten by the control unit 60. Further, the group designation unit 42 may be a counter, and the value may be incremented by 1 from an initial value (for example, 0).
  • the block address pointer (BAP) 44 sequentially generates block addresses within the group.
  • the block address in the group is an address that designates a block from which address fail data is read in the group.
  • the block address pointer 44 is incremented by 1 from an initial value (for example, 0) every time an update instruction is given by the update unit 48.
  • the block address generation unit 46 synthesizes the block address in the group in which the block address pointer (BAP) 44 is generated and the group value output by the group designating unit 42 to read a block for reading the block fail data from the block fail memory 40.
  • a designated block address (BFM_Address) is generated.
  • the block address generation unit 46 assigns the group value output from the group specification unit 42 to the higher-order bits, and assigns the block address in the group generated by the block address pointer (BAP) 44 to the lower-order bits.
  • An address (BFM_Address) is generated.
  • the block address generation unit 46 gives the generated block address (BFM_Address) to the block fail memory 40. Thereby, the analysis unit 20 can read the block fail data from the block fail memory 40. In addition, the block address generation unit 46 gives the generated block address (BFM_Address) to the block fail memory 40 and the reading unit 50.
  • the update unit 48 receives the block fail data stored in the block address (BFM_Address) generated by the block address generation unit 46 from the block fail memory 40. Further, the updating unit 48 receives from the reading unit 50 an end flag indicating that address fail data has been read from all addresses in one block designated by the block address generation unit 46.
  • the update unit 48 sets the block address pointer (BAP) 44 when the received block fail data does not indicate a failure (that is, when the block designated by the block address generation unit 46 does not include a defective cell). Update the block address in the group by incrementing. Further, even when the updating unit 48 receives the end flag from the reading unit 50, the updating unit 48 increments the block address pointer 44 to update the intra-group block address.
  • BAP block address pointer
  • the reading unit 50 reads the address fail data from the address fail memory 30 for each block in the memory under test 300. More specifically, the reading unit 50 reads the address fail data by giving the address fail memory 30 an address (AFM_Address) that sequentially specifies the cells in the specified block.
  • AMF_Address an address that sequentially specifies the cells in the specified block.
  • the reading unit 50 receives a block address (BFM_Address) and block fail data.
  • BFM_Address block address
  • the reading unit 50 uses the received block address (BFM_Address).
  • An address (AFM_Address) for sequentially specifying the cells in the specified block is output. Further, the reading unit 50 outputs an end flag when the output of the addresses of all the cells in the block is completed.
  • the reading unit 50 receives the intra-group block address.
  • the reading unit 50 internally generates an intra-block row address and an intra-block column address.
  • a row address is generated from the row address in the block and the block address in the group, and is given to the row fail counter 52.
  • a column address is generated from the intra-block column address and the intra-group block address and is given to the column fail counter 54.
  • the reading unit 50 gives the block address in the group including the address (AFM_Address) given to the address fail memory 30 to the total fail counter 56.
  • AFM_Address address given to the address fail memory 30 to the total fail counter 56.
  • the row fail counter (RFC) 52 counts the defective cells indicated in the address fail data read by the reading unit 50 for each row address of each block in the group.
  • An example of the configuration of the low-fail counter 52 will be further described with reference to FIG.
  • the column fail counter (CFC) 54 counts the defective cells indicated in the address fail data read by the reading unit 50 for each column address of each block in the group. An example of the configuration of the column fail counter 54 will be further described with reference to FIG.
  • the total fail counter (TFC) 56 counts defective cells indicated in the address fail data read by the reading unit 50 for each block in the group. An example of the configuration of the total fail counter 56 will be further described with reference to FIG.
  • the calculation unit 58 performs a repair analysis for electrically replacing row and column address lines including defective cells with spare lines for each block in each group. More specifically, the calculation unit 58 calculates the number of defective cells per row address (RFC) counted by the row fail counter 52 and the defective cells for each column address counted by the column fail counter 54. The row or column address line including the defective cell is searched for the repair analysis based on the number (CFC) and the total number of defective cells (TFC) counted by the total fail counter 56 for each block.
  • RRC defective cells per row address
  • the control unit 60 After the repair analysis for one group is completed by the arithmetic unit 58, the control unit 60 writes a group value indicating a group to be repaired next in a register (Register_A) in the group designating unit 42.
  • the group designating unit 42 is a counter
  • the control unit 60 notifies the group designating unit 42 that the repair analysis has been completed after the repair analysis is performed on one group. In this case, the group specifying unit 42 increments the group value in response to receiving the notification.
  • the control unit 60 performs initial setting on the reading unit 50 and the like based on the number of row addresses and the number of column addresses in the block.
  • FIG. 4 shows an example of the configuration of the row fail counter 52, the column fail counter 54, and the total fail counter 56 according to the present embodiment.
  • the low fail counter 52 includes an RFC memory (RFCM) 62 and an adder 63.
  • RFCM RFC memory
  • the RFC memory 62 has a storage area corresponding to the number of row address bits for each block in the group.
  • the RFC memory 62 receives the address fail data output from the address fail memory 30 at the write enable terminal.
  • the RFC memory 62 receives a row address (RFC_Address) in the group at an address terminal.
  • the adder 63 reads a value from the storage area of the RFC memory 62 specified by the row address (RFC_Address), adds 1 to the read value, and outputs it.
  • the RFC memory 62 writes the value output by the adder 63 to the storage area designated by the row address (RFC_Address) when the address fail data indicates a failure (for example, 1), and the address fail data indicates that the address fail data is defective. When not shown, the value output by the adder 63 is not written.
  • the row fail counter 52 having such a configuration can count defective cells indicated by the address fail data read from the address fail memory 30 by the reading unit 50 for each row address of each block in the group.
  • the column fail counter 54 includes a CFC memory (CFCM) 64 and an adder 65.
  • the CFC memory 64 has a storage area corresponding to the number of column address bits for each block in the group.
  • the CFC memory 64 receives the address fail data output from the address fail memory 30 at the write enable terminal.
  • the CFC memory 64 receives the column address (CFC_Address) in the group at the address terminal.
  • the adder 65 reads a value from the storage area of the CFC memory 64 specified by the column address (CFC_Address), adds 1 to the read value, and outputs the result.
  • the CFC memory 64 writes the value output by the adder 65 to the storage area specified by the column address (CFC_Address) when the address fail data indicates failure, and when the address fail data does not indicate failure, the adder 65 Does not write the value output by.
  • the column fail counter 54 having such a configuration can count defective cells indicated in the address fail data read from the address fail memory 30 by the reading unit 50 for each column address of each block in the group.
  • the total fail counter 56 includes a TFC memory (TFCM) 66 and an adder 67.
  • the TFC memory 66 has at least a storage area corresponding to the number of blocks in the group.
  • the TFC memory 66 receives the address fail data output from the address fail memory 30 at the write enable terminal. Further, the TFC memory 66 receives an intra-group block address (TFC_Address) that designates a block in the group at an address terminal.
  • TFC_Address intra-group block address
  • the adder 67 reads a value from the storage area of the TFC memory 66 designated by the intra-group block address (TFC_Address), adds 1 to the read value, and outputs it.
  • the TFC memory 66 writes the value output from the adder 67 to the storage area specified by the intra-group block address.
  • the TFC memory 66 The value output by 67 is not written.
  • the total fail counter 56 having such a configuration can count the defective cells indicated in the address fail data read from the address fail memory 30 by the reading unit 50 for each block in the group.
  • FIG. 5 shows an example of the configuration of the reading unit 50 according to the present embodiment.
  • the reading unit 50 includes a start detection unit 72, a row address pointer (RAP) 74, a column address pointer (CAP) 76, an address control unit 78, a memory address generation unit 80, a row address generation unit 82, a column And an address generation unit 84.
  • RAP row address pointer
  • CAP column address pointer
  • the start detection unit 72 controls the operation period of the row address pointer 74 and the column address pointer 76. More specifically, the start detection unit 72 operates the row address pointer 74 and the column address pointer 76 after receiving block fail data from the block fail memory 40 until receiving an end flag from the end detection unit 90.
  • the row address pointer (RAP) 74 generates a row address in the block.
  • the row address pointer 74 may be a counter that sequentially and cyclically generates each row address from the beginning to the end in the block.
  • a value for example, 0
  • the row address pointer 74 increments the counter value for each clock while the enable signal is given from the start detection unit 72.
  • the row address pointer 74 When the counter value reaches the value indicating the last row address in the block, the row address pointer 74 generates a carry signal to the column address pointer 76, and at the next clock, the counter value is set to the first row address in the block. Return to the value indicating.
  • Column address pointer (CAP) 76 generates a column address in the block.
  • the column address pointer 76 may be a counter that sequentially generates each column address from the beginning to the last column address in the block.
  • a value for example, 0
  • the row address pointer 74 is set for each carry from the row address pointer 74 (that is, the counter value of the row address pointer 74 is set to the first row address in the block while the enable signal is given from the start detection unit 72). Increment the counter value (on every return).
  • the address control unit 78 controls the operation of the row address pointer 74 and the column address pointer 76. More specifically, the address control unit 78 determines combinations of row addresses and column addresses that specify all addresses in a block according to the number of row addresses and column addresses in one block. Control is performed to sequentially output from the address pointer 76.
  • the address control unit 78 includes a row carry selector 86, a column carry selector 88, and an end detection unit 90.
  • the row carry selector 86 the maximum value of the row address pointer 74 (that is, the number of row addresses in one block) is set.
  • the row carry selector 86 generates a carry signal when the counter value of the row address pointer 74 reaches the maximum value.
  • the column address pointer 76 increments the counter value by this carry signal. Further, after the row address pointer 74 reaches the set maximum value, the value returns to the initial value.
  • the maximum value of the column address pointer 76 (that is, the number of column addresses in one block) is set.
  • the column carry selector 88 generates a carry signal when the counter value of the column address pointer 76 reaches the maximum value.
  • the end detection unit 90 outputs an end flag at the timing when the carry signal is generated from both the row carry selector 86 and the column carry selector 88. That is, the end detection unit 90 outputs an end flag at the timing when the value of the row address pointer 74 reaches the last row address in the block and the value of the column address pointer 76 reaches the last column address in the block. To do. Further, after the column address pointer 76 reaches the set maximum value, the value returns to the initial value.
  • the end flag is given to the start detection unit 72.
  • the start detection unit 72 detects the row address pointer 74 and the column address pointer at the timing when the counter value of the row address pointer 74 reaches the last row address and the counter value of the column address pointer 76 reaches the last column address.
  • the count operation of 76 can be stopped.
  • the end flag is given to the update unit 48.
  • the update unit 48 can update the value of the next block by incrementing the value of the block address pointer 44.
  • the memory address generation unit 80 receives a block address (BFM_Address) from the block address generation unit 46, a row address from the row address pointer 74, and a column address from the column address pointer 76. Then, the memory address generation unit 80 combines the block address including the group value, the row address, and the column address, and generates an address (AFM_Address) for reading the address fail data from the address fail memory 30.
  • BFM_Address block address
  • AMF_Address address for reading the address fail data from the address fail memory 30.
  • the row address generator 82 receives the intra-group block address from the block address pointer 44 and the row address from the row address pointer 74. The row address generation unit 82 combines these to generate an address (RFC_Address) to be given to the row fail counter 52.
  • the column address generator 84 receives the intra-group block address from the block address pointer 44 and the column address from the column address pointer 76. Then, the column address generation unit 84 combines these to generate an address (CFC_Address) to be given to the column fail counter 54.
  • the reading unit 50 gives the received intra-group block address to the total fail counter 56 (TFC_Address).
  • the reading unit 50 can read address fail data from the address fail memory 30 for each block. Further, the reading unit 50 can output an end flag when the output of the addresses of all the cells in the block is completed. Further, the reading unit 50 can generate addresses to be given to the row fail counter 52, the column fail counter 54, and the total fail counter 56.
  • FIG. 6 shows an example of addresses given to the address fail memory 30 and the block fail memory 40 in the DUT test.
  • the address fail memory 30 and the block fail memory 40 are given addresses from the pattern generator 104 in the DUT test.
  • the address fail memory 30 is given an address of 12 bits for X address (X0 to X11) and 12 bits for Y address (Y0 to Y11).
  • the block fail memory 40 is given the same address as the upper bits of the X address and Y address of the address fail memory 30.
  • the block fail memory 40 is given an address of X address 5 bits (X7 to X11) and Y address 5 bits (Y7 to Y11).
  • FIG. 7 shows an example of addresses given to the address fail memory 30 and the block fail memory 40 in the repair analysis.
  • the address fail memory 30 and the block fail memory 40 are given addresses from the analysis unit 20 in the repair analysis.
  • the configuration of the address given from the analysis unit 20 is the same as the configuration of the address given from the pattern generator 104 in the DUT test.
  • the address fail memory 30 is provided with addresses corresponding to the X address 12 bits and the Y address 12 bits during the test from the analysis unit 20.
  • R0 to R6 are bits 0 to 6 of the row address pointer (RAP) 74
  • C0 to C6 are bits 0 to 6 of the column address pointer (CAP) 76
  • B0 to B6 are bits of the block address pointer (BAP) 44.
  • 0 to 6 and D0 to D2 indicate bits 0 to 2 of data indicating the group value.
  • the block fail memory 40 is given an address of 5 bits for X address and 5 bits for Y address from the analysis unit 20.
  • the address structure of the memory under test 300 is indicated by 16M words in which the total number of address bits is 24 bits (0 to 23) and the total number of blocks is 10 bits (B0 to B6 + D0 to D2). 1024 blocks, the number of groups is 8 groups indicated by address 3 bits (D0 to D2), the number of blocks in 1 group is 128 blocks indicated by address 7 bits (B0 to B6), and the number of row addresses in 1 block is This indicates that the number of column addresses in one block is 128M words indicated by address 7 bits (R0 to R6), and the number of column addresses in one block is 128M words indicated by address 7 bits (C0 to C6).
  • X0 of X address bit 0 at the time of testing corresponds to R0 of row address bit 0 at the time of analysis.
  • FIG. 8 shows an example of setting when the number of row address bits and the number of column address bits in a block are 7 bits each.
  • the control unit 60 determines the effective bit width of the row address pointer (RAP) 74 and the column address pointer according to the number of row address bits and the number of column address bits in one block of the memory under test 300.
  • the effective bit width of (CAP) 76 is set.
  • the effective row address generated from the row address pointer 74 is 7 bits (R0 to R6) and the effective address address generated from the column address pointer 76
  • the column address is set to 7 bits (C0 to C6).
  • bits indicated by shading indicate bits that are not used, and bits that are not shaded indicate valid bits.
  • control unit 60 may set 1 to the lower 7 bits of the row carry selector 86 and the column carry selector 88 and set 0 to the remaining bits.
  • the row carry selector 86 and the column carry selector 88 generate respective carry signals by determining whether the set value matches the row address value and the column address value.
  • the control unit 60 sets a block address pointer (BAP) that generates an intra-group block address according to the bit width of the addresses of the RFC memory 62 in the row fail counter 52 and the CFC memory 64 in the column fail counter 54.
  • BAP block address pointer
  • Set the effective bit width Specifically, a value obtained by subtracting the number of row address bits in the block from the bit width of the address (RFC_Address) of the RFC memory 62, or the number of column address bits in the block from the bit width of the address (CFC_Address) of the CFC memory 64 The smaller value of the value obtained by subtracting is used as the effective bit width of the block address pointer (BAP).
  • the bit width of the address (RFC_Address) of the RFC memory 62 and the address (CFC_Address) of the CFC memory 64 is 14 bits, and the number of row address bits and column address bits in the block is 7 bits.
  • the effective bit width of the address pointer (BAP) is set to 7 bits (B0 to 6).
  • control unit 60 designates the group from the bit width of the block address (BFM_Address) for designating the block in the memory under test 300 and the effective bit width of the block address pointer (BAP) for generating the intra-group block address.
  • the effective bit width of the register (Register_A) to be set is set. Specifically, the number of bits obtained by subtracting the number of bits of the block address pointer from the number of bits of the block address is the effective bit width of the group value that can be set in the register (Register_A).
  • bit width of the block address (BFM_Address) is 10 bits. Therefore, in this example, the effective bit width of the register (Register_A) for designating the group is 3 bits (D0 to D2).
  • the analysis unit 20 reads the address (AFM_Address) from which the address fail data is read from the address fail memory 30 and the address from which the block fail data is read from the block fail memory 40. (BFM_Address) can be generated. Furthermore, the analysis unit 20 can generate an address (RFC_Address) given to the RFC memory 62 of the row fail counter 52 and an address (CFC_Address) given to the CFC memory 64 of the column fail counter 54.
  • FIG. 9 shows an example of setting when the number of row address bits and the number of column address bits in a block are 6 bits each.
  • the control unit 60 sets the effective bit width of the row address pointer (RAP) 74 to 6 bits (R0 to R5), and the column address.
  • the effective bit width of the pointer (CAP) 76 is set to 6 bits (C0 to C5).
  • the effective bit width of the block address pointer (BAP) 44 is set to 8 bits (B0 to B7). Furthermore, the effective bit width of the register (Register_A) is set to 2 bits (D0 to D1).
  • FIG. 10 shows an example of setting when the number of row address bits and the number of column address bits in a block are 10 bits each.
  • the control unit 60 sets the effective bit width of the row address pointer (RAP) to 10 bits (R0 to R9) and sets the column address pointer ( The effective bit width of (CAP) 76 is set to 10 bits (C0 to C9).
  • the effective bit width of the block address pointer (BAP) 44 is set to 4 bits (B0 to B3). Furthermore, the effective bit width of the register (Register_A) is set to 6 bits (D0 to D5).
  • the setting can be changed adaptively. Therefore, according to the failure analysis memory unit 10 according to the present embodiment, even when the capacity of the memory under test 300 is increased, failure repair analysis is performed without increasing the capacity of the memory that stores the number of defective cells. Can do. Furthermore, according to the failure analysis memory unit 10, it is not necessary to increase the capacity of the memory that stores the number of defective cells in accordance with the increase in the capacity of the memory under test 300. Therefore, the capacity of the memory that stores the number of defective cells. The cost can be reduced by reducing itself.
  • FIG. 11 shows a processing flow of the analysis unit 20.
  • the analysis unit 20 executes the following processing from step S31 to step S41 in the defect repair analysis processing.
  • the analysis unit 20 executes the processing from step S32 to step S40 for each group (a part of a plurality of blocks in the memory under test 300) (S31, S41).
  • the analysis unit 20 counts the number of defective cells for each row address (RFC) for each block in the group and the number of defective cells for each column address (CFC) for each block in the group.
  • the number of defective cells (TFC) for each block in the group is initialized to 0 (S32).
  • the analysis unit 20 executes the processing from step S34 to step S38 for each block of the group (S33, S39).
  • the analysis unit 20 reads the block fail data of the block from the block fail memory 40, and determines whether there is a defective cell of the block (S34). If there is no defective cell in the block (No in S34), the analysis unit 20 advances the process to step S39. When there is a defective cell in the block (Yes in S34), the analysis unit 20 advances the process to Step S35.
  • the analysis unit 20 increments the row address pointer from 0 to the maximum value of the effective bit width for each block, generates a carry signal when the maximum value is reached, and 0 in the next cycle. Return to, and perform increment operation. At the same time, the analysis unit 20 increments the column address pointer from 0 to the maximum effective bit width every time a carry signal is generated from the row address pointer (S35, S38).
  • the analysis unit 20 reads the address fail data from the address fail memory at the address specified by the row address and the column address from the address fail memory 30, and determines whether there is a defective cell at the address (S36). . If there is no defective cell at the address (No in S36), the process proceeds to step S38. If there is a defective cell at the address (Yes in S36), the analysis unit 20 advances the process to step S37.
  • step S37 the analysis unit 20 increments the number of defective cells (RFC) corresponding to the row address in the block by one.
  • the analysis unit 20 increments the number of defective cells (CFC) corresponding to the column address in the block by one. Further, the analysis unit 20 increments the number of defective cells (TFC) in the block by one.
  • step S38 the analysis unit 20 determines in step S36 that the row address is not the last row address in the block and the process column address is not the last column address in the block. return.
  • step S39 if the block is not the last block in the group, the analysis unit 20 returns the process to step S34. Moreover, the analysis part 20 advances a process to step S40, when the said block is the last block in the said group.
  • step S40 the analysis unit 20 determines the number of defective cells for each row address (RFC) for each block in the group, the number of defective cells for each column address (CFC) for each block in the group, Based on the number of defective cells per block (TFC), a repair solution for repairing the defective cells included in the group is calculated.
  • step S41 if the group is not the last group in the memory under test 300, the analysis unit 20 returns the process to step S32, and the group is the last group in the memory under test 300. If it is a group, the defect repair analysis process is terminated.
  • the memory under test 300 stores a plurality of bits of data (for example, 16 bits and 32 bits of data) for one address.
  • the analysis unit 20 includes a plurality of row fail counters 52, a plurality of column fail counters 54, and a plurality of total fail counters corresponding to a plurality of bits constituting one data stored in the memory under test 300. 56 may be included.
  • the reading unit 50 reads a plurality of bits of data from the address fail memory 30 and corresponds to each of the plurality of row fail counters 52, the plurality of column fail counters 54, and the plurality of total fail counters 56. The number of defective cells is counted for each bit to be performed. According to such an analysis unit 20, since the reading unit 50 can be provided in common for a plurality of bits, the circuit scale can be reduced.
  • test equipment 100 test equipment, 102 timing generator, 104 pattern generator, 106 waveform shaper, 108 logic comparator, 10 defect analysis memory unit, 12 AFM address formatter, 14 BFM address formatter, 16 AFM address selector, 18 BFM address Selector, 20 analysis unit, 30 address fail memory, 40 block fail memory, 42 group designation unit, 44 block address pointer, 46 block address generation unit, 48 update unit, 50 read unit, 52 row fail counter, 54 column fail counter, 56 Total fail counter, 58 arithmetic unit, 60 control unit, 62 RFC memory, 63 adder, 64 CFC memory, 65 adder, 66 TFC memory, 67 adder 72 start detection unit, 74 row address pointer, 76 column address pointer, 78 address control unit, 80 memory address generation unit, 82 row address generation unit, 84 column address generation unit, 86 row carry selector, 88 column carry selector, 90 End detection unit, 300 memory under test

Abstract

　被試験メモリを試験する試験装置であって、被試験メモリにおけるアドレス毎に、不良セルを含むか否かを示すアドレスフェイルデータを記憶するアドレスフェイルメモリと、被試験メモリにおける複数のセルを含むブロック毎に、不良セルを含むか否かを示すブロックフェイルデータを記憶するブロックフェイルメモリと、被試験メモリ内のブロック毎に、アドレスフェイルメモリからアドレスフェイルデータを読み出す読出部と、被試験メモリ内の一部の複数のブロックを有するグループ内におけるロウアドレス毎に、読出部により読み出されたアドレスフェイルデータに示された不良セルをカウントするロウフェイルカウンタと、グループ内におけるカラムアドレス毎に、読出部により読み出されたアドレスフェイルデータに示された不良セルをカウントするカラムフェイルカウンタと、を備える試験装置を提供する。

Description

試験装置および救済解析方法
　本発明は、メモリを試験する試験装置および救済解析方法に関する。
　メモリを試験する試験装置は、所定のデータを被試験メモリに書き込み、書き込んだデータを読み出して期待値と比較する。更に、試験装置は、読み出したデータが期待値と一致しないことを示すフェイルデータを、アドレスフェイルメモリ（ＡＦＭ）に書き込む。そして、試験装置は、ＡＦＭに書き込んだフェイルデータに基づき、被試験メモリの救済解析を行う（特許文献１参照）。
特開２００５－２５９２６６号公報
　ここで、試験装置は、救済解析を行う場合、ＡＦＭからフェイルデータを順次に読み出して、被試験メモリのロウアドレス毎の不良セルの数（ＲＦＣ）およびカラムアドレス毎の不良セルの数（ＣＦＣ）をカウントする。ＲＦＣおよびＣＦＣのカウント処理は、試験と試験の間の救済解析時間を短縮して全体のスループットを向上させるために高速に行われることが望ましい。従って、試験装置は、ＲＦＣおよびＣＦＣをカウントするカウンタ回路を、高速なメモリ（例えばＳＲＡＭ）を用いて構成することが望ましい。
　ところで、近年、被試験メモリの容量がますます大きくなっている。従って、試験装置は、被試験メモリの容量に対応させて、ＲＦＣおよびＣＦＣを記憶するメモリの容量を大きくしなければならなかった。
　しかし、大容量のＳＲＡＭは、入手が困難であり、コストも大きかった。従って、ＲＦＣおよびＣＦＣを記憶するメモリの容量を大きくした試験装置は、コストが大きくなってしまっていた。
　上記課題を解決するために、本発明の第１の態様においては、被試験メモリを試験する試験装置であって、前記被試験メモリにおけるアドレス毎に、不良セルを含むか否かを示すアドレスフェイルデータを記憶するアドレスフェイルメモリと、前記被試験メモリにおける複数のセルを含むブロック毎に、不良セルを含むか否かを示すブロックフェイルデータを記憶するブロックフェイルメモリと、前記被試験メモリ内のブロック毎に、前記アドレスフェイルメモリから前記アドレスフェイルデータを読み出す読出部と、前記被試験メモリ内の一部の複数のブロックを有するグループ内におけるロウアドレス毎に、前記読出部により読み出された前記アドレスフェイルデータに示された不良セルをカウントするロウフェイルカウンタと、前記グループ内におけるカラムアドレス毎に、前記読出部により読み出された前記アドレスフェイルデータに示された不良セルをカウントするカラムフェイルカウンタと、を備える試験装置を提供する。さらに、このような試験装置における被試験メモリの救済解析方法を提供する。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る試験装置１００の構成を被試験メモリ３００と共に示す。 本実施形態に係る不良解析メモリ部１０の構成を示す。 本実施形態に係る解析部２０の構成を、アドレスフェイルメモリ３０およびブロックフェイルメモリ４０と共に示す。 本実施形態に係るロウフェイルカウンタ５２、カラムフェイルカウンタ５４およびトータルフェイルカウンタ５６の構成の一例を示す。 本実施形態に係る読出部５０の構成の一例を示す。 ＤＵＴ試験において、アドレスフェイルメモリ３０およびブロックフェイルメモリ４０に与えられるアドレスの一例を示す。 救済解析において、アドレスフェイルメモリ３０およびブロックフェイルメモリ４０に与えられるアドレスの一例を示す。 ブロック内のロウアドレスビット数およびカラムアドレスビット数がそれぞれ７ビットの場合の設定の一例を示す。 ブロック内のロウアドレスビット数およびカラムアドレスビット数がそれぞれ６ビットの場合の設定の一例を示す。 ブロック内のロウアドレスビット数およびカラムアドレスビット数がそれぞれ１０ビットの場合の設定の一例を示す。 本実施形態に係る解析部２０の処理フローを示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る試験装置１００の構成を被試験メモリ３００と共に示す。本実施形態に係る試験装置１００は、被試験メモリ３００を試験して不良セルを検出する。さらに、試験装置１００は、不良セルが存在するアドレスラインとスペアラインとを電気的に置き換えて被試験メモリ３００を良品化するための救済解析を行う。
　試験装置１００は、タイミング発生器１０２と、パターン発生器１０４と、波形成形器１０６と、論理比較器１０８と、不良解析メモリ部１０と、解析部２０とを備える。タイミング発生器１０２は、基準クロックを発生して、パターン発生器１０４に供給する。
　パターン発生器１０４は、基準クロックに基づいて被試験メモリ３００に供給するアドレス信号、データ信号および制御信号を発生して、波形成形器１０６に供給する。また、パターン発生器１０４は、被試験メモリ３００が出力すべき期待値信号を発生して、論理比較器１０８に供給する。波形成形器１０６は、アドレス信号、データ信号および制御信号に基づき印加信号を成形して、被試験メモリ３００に与える。
　論理比較器１０８は、印加信号が与えられたことに応じて被試験メモリ３００が出力した出力信号と、パターン発生器１０４が発生した期待値信号とを比較する。そして、論理比較器１０８は、出力信号と期待値信号とが一致しない場合に、不良を示すフェイル信号を出力する。
　不良解析メモリ部１０は、パターン発生器１０４により発生されたアドレス信号が示すアドレスに対応させて、論理比較器１０８により発生されたフェイル信号を格納する。これにより、不良解析メモリ部１０は、被試験メモリ３００内のメモリ領域における不良セルの位置を表わすフェイルデータを格納することができる。なお、不良解析メモリ部１０の構成については、図２において更に説明する。
　被試験メモリ３００の試験において不良セルが発見された場合には、解析部２０は、不良解析メモリ部１０に格納されたフェイルデータを読み出して、被試験メモリ３００の救済解析を行う。即ち、解析部２０は、被試験メモリ３００の不良セルを含むロウアドレスラインとカラムアドレスラインを、ロウアドレス用のスペアラインおよびカラムアドレス用のスペアラインとどのように置き換えると、当該被試験メモリ３００を良品化できるかを解析する。なお、解析部２０の構成については、図３以降において更に説明する。
　試験装置１００は、被試験メモリ３００を試験して、フェイルデータを不良解析メモリ部１０に試験結果を格納する。試験後、試験装置１００は、被試験メモリ３００の試験において不良セルが発見されていた場合には、被試験メモリ３００の救済解析を行う。
　ここで、被試験メモリ３００のメモリ領域は、多数の救済ブロック（以下、単にブロックと呼ぶ）に分割されている。それぞれのブロックは、複数のロウアドレスラインと複数のカラムアドレスラインの２次元でアクセスされるメモリセルで構成されている。
　本実施形態に係る試験装置１００は、被試験メモリ３００内の全てのブロックに対して、複数のブロックをまとめて１グループとした複数のグループ毎に、救済解析を行う。より具体的には、試験装置１００は、不良解析メモリ部１０に格納されたフェイルデータをグループ毎に読み出して、グループ内のブロック毎のロウアドレス毎の不良セルの数（ＲＦＣ）、グループ内のブロック毎のカラムアドレス毎の不良セルの数（ＣＦＣ）、および、グループ内のブロック毎の不良セルの総数（ＴＦＣ）をカウントする。
　そして、試験装置１００は、グループ内のブロック毎のロウアドレス毎の不良セルの数（ＲＦＣ）、グループ内のブロック毎のカラムアドレス毎の不良セルの数（ＣＦＣ）およびグループ内のブロック毎の不良セルの数（ＴＦＣ）に基づいてグループ毎に被試験メモリ３００の救済解析を行う。なお、救済解析の方法によっては、試験装置１００は、グループ内のブロック毎の不良セルの数（ＴＦＣ）をカウントしなくてもよい。
　図２は、本実施形態に係る不良解析メモリ部１０の構成を示す。不良解析メモリ部１０は、アドレスフェイルメモリ（ＡＦＭ）３０と、ブロックフェイルメモリ（ＢＦＭ）４０と、ＡＦＭアドレスフォーマッタ１２と、ＢＦＭアドレスフォーマッタ１４と、ＡＦＭ用アドレスセレクタ（ＭＵＸ－Ａ）１６と、ＢＦＭ用アドレスセレクタ（ＭＵＸ－Ｂ１８とを有する。
　アドレスフェイルメモリ３０は、被試験メモリ３００と同一のアドレス構成のメモリ領域を有する。そして、アドレスフェイルメモリ３０は、被試験メモリ３００におけるアドレス毎に、不良セルの有無を示すアドレスフェイルデータを記憶する。
　ブロックフェイルメモリ４０は、被試験メモリ３００内のメモリ領域を多数に分割したブロックの構成と同一のアドレス構成のメモリ領域を有する。そして、ブロックフェイルメモリ４０は、被試験メモリ３００におけるブロック毎に、不良セルの有無を示すブロックフェイルデータを記憶する。
　ＡＦＭアドレスフォーマッタ１２は、パターン発生器１０４により生成されたアドレス信号を、アドレスフェイルメモリ３０に与えるアドレス（ＡＦＭ＿Ａｄｄｒｅｓｓ）に変換する。即ち、ＡＦＭアドレスフォーマッタ１２は、パターン発生器１０４からのアドレス信号を被試験メモリ３００のアドレスに対応するようにアドレスフェイルメモリ３０のアドレスとしてフォーマットして出力する。このフォーマット機能により、さまざまな被試験メモリ３００のアドレス構成に対してアドレスフェイルメモリ３０を対応させることができる。
　ＢＦＭアドレスフォーマッタ１４は、パターン発生器１０４により生成されたアドレス信号を、ブロックフェイルメモリ４０に与えるアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）に変換する。即ち、ＢＦＭアドレスフォーマッタ１４は、パターン発生器１０４からのアドレスが被試験メモリ３００内の複数に分割されたブロックを選択するアドレスに対応するようにブロックフェイルメモリ４０のアドレスとしてフォーマットして出力する。このフォーマット機能により、さまざまな被試験メモリ３００のブロックアドレスの構成に対してブロックフェイルメモリ４０を対応させることができる。
　ＡＦＭ用アドレスセレクタ１６は、ＤＵＴ試験においては、ＡＦＭアドレスフォーマッタ１２から出力されたアドレスをアドレスフェイルメモリ３０に与え、不良救済解析においては、解析部２０から与えられたアドレスをアドレスフェイルメモリ３０に与えるようにアドレス信号の切り換えを行う。ＢＦＭ用アドレスセレクタ１８は、ＤＵＴ試験においては、ＢＦＭアドレスフォーマッタ１４から出力されたアドレスをブロックフェイルメモリ４０に与え、不良救済解析においては、解析部２０から与えられたアドレスをブロックフェイルメモリ４０に与えるようにアドレス信号の切り換えを行う。
　このような不良解析メモリ部１０は、ＤＵＴ試験において次のような動作をする。まず、ＤＵＴ試験の前にアドレスフェイルメモリ３０とブロックフェイルメモリ４０をクリアしておく。ＤＵＴ試験が開始されると、被試験メモリ３００上のアドレスを指定するアドレス信号と書き込みデータがパターン発生器１０４から出力されて被試験メモリ３００にデータが書き込まれる。書き込まれたデータを被試験メモリ３００から読み出す場合は、アドレス信号と期待値データがパターン発生器１０４から出力されて、論理比較器１０８でＤＵＴから読み出したデータと期待値データが比較される。不良解析メモリ部１０には、パターン発生器１０４からはアドレス信号が与えられ、読み出したアドレスのセルが不良であるか否かを示すフェイル信号が論理比較器１０８から与えられる。
　そして、アドレスフェイルメモリ３０は、アドレス信号により指定されたアドレスのセルが不良セルである場合には、ＡＦＭアドレスフォーマッタ１２により指定されたアドレスに"１"を格納し、アドレス信号により指定されたセルが不良セルでない場合には、アドレスフェイルメモリ３０には何も格納しない。これにより、アドレスフェイルメモリ３０は、被試験メモリ３００におけるアドレス毎に、不良セルの有無を示すアドレスフェイルデータを記憶することができる。
　また、ブロックフェイルメモリ４０は、アドレス信号により指定されたアドレスのセルが不良セルである場合には、ＢＦＭアドレスフォーマッタ１４により指定されたアドレスに"１"を格納し、アドレス信号により指定されたセルが不良セルでない場合には、ブロックフェイルメモリ４０には何も格納しない。これにより、ブロックフェイルメモリ４０は、被試験メモリ３００における複数のセルを含むブロック毎に、不良セルの有無を示すブロックフェイルデータを記憶することができる。
　不良解析メモリ部１０は、不良救済解析において次のような動作をする。不良解析メモリ部１０は、アドレスフェイルメモリ３０を読み出すアドレス（ＡＦＭ＿Ａｄｄｒｅｓｓ）とブロックフェイルメモリ４０を読み出すアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）が解析部２０から与えられる。
　そして、アドレスフェイルメモリ３０は、解析部２０からのアドレス（ＡＦＭ＿Ａｄｄｒｅｓｓ）に対応するアドレスフェイルデータを解析部２０へと出力する。ブロックフェイルメモリ４０は、解析部２０からのブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）に対応するブロックフェイルデータを解析部２０へと出力する。
　図３は、本実施形態に係る解析部２０の構成を、アドレスフェイルメモリ（ＡＦＭ）３０およびブロックフェイルメモリ（ＢＦＭ）４０と共に示す。解析部２０は、グループ指定部４２と、ブロックアドレスポインタ（ＢＡＰ）４４と、ブロックアドレス生成部４６と、更新部４８と、読出部５０と、ロウフェイルカウンタ（ＲＦＣ）５２と、カラムフェイルカウンタ（ＣＦＣ）５４と、トータルフェイルカウンタ（ＴＦＣ）５６と、演算部５８と、制御部６０とを有する。
　グループ指定部４２は、救済解析をするグループを指定するレジスタ（Ｒｅｇｉｓｔｅｒ＿Ａ）を内部に持ち、グループを指定する値を出力する。ここでグループとは、被試験メモリ３００内のメモリ領域が多数のブロックに分かれており、このブロックを複数まとめたものをいう。例えば、被試験メモリ３００内が２５６個のブロックに分かれている場合に１６個のブロックを１つにまとめて１グループとする。グループは一例として、被試験メモリ３００内のブロックを指定するブロックアドレス内の上位側の一部のビットにより指定される領域であってよい。
　グループ指定部４２は、グループ値を記憶するレジスタであって、値が制御部６０により書き換えられる構成であってよい。また、グループ指定部４２は、カウンタであって、値が初期値（例えば０）から１ずつインクリメントされる構成であってもよい。
　ブロックアドレスポインタ（ＢＡＰ）４４は、グループ内のブロックアドレスを順次に発生する。グループ内のブロックアドレスとは、グループ内におけるアドレスフェイルデータを読み出すブロックを指定するアドレスである。ブロックアドレスポインタ４４は、一例として、更新部４８により更新指示が与えられる毎に、初期値（例えば０）から１ずつインクリメントする。
　ブロックアドレス生成部４６は、ブロックアドレスポインタ（ＢＡＰ）４４が発生したグループ内のブロックアドレスとグループ指定部４２が出力したグループ値とを合成して、ブロックフェイルメモリ４０からブロックフェイルデータを読み出すブロックを指定するブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）を生成する。ブロックアドレス生成部４６は、一例として、グループ指定部４２が出力したグループ値を上位側のビット、ブロックアドレスポインタ（ＢＡＰ）４４が発生したグループ内のブロックアドレスを下位側のビットに割り当てて、ブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）を生成する。
　ブロックアドレス生成部４６は、生成したブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）をブロックフェイルメモリ４０に与える。これにより、解析部２０は、ブロックフェイルメモリ４０からブロックフェイルデータを読み出すことができる。また、ブロックアドレス生成部４６は、生成したブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）をブロックフェイルメモリ４０および読出部５０に与える。
　更新部４８は、ブロックアドレス生成部４６が生成したブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）に格納されたブロックフェイルデータを、ブロックフェイルメモリ４０から受け取る。さらに、更新部４８は、読出部５０から、ブロックアドレス生成部４６により指定された１ブロック内の全てのアドレスからアドレスフェイルデータを読出したことを示す終了フラグを受け取る。
　更新部４８は、受け取ったブロックフェイルデータが不良を示していない場合（即ち、ブロックアドレス生成部４６が指定したブロックには、不良セルが含まれていない場合）、ブロックアドレスポインタ（ＢＡＰ）４４をインクリメントさせてグループ内ブロックアドレスを更新する。さらに、更新部４８は、読出部５０から終了フラグを受け取った場合も、ブロックアドレスポインタ４４をインクリメントさせてグループ内ブロックアドレスを更新する。
　読出部５０は、被試験メモリ３００内のブロック毎に、アドレスフェイルメモリ３０からアドレスフェイルデータを読み出す。より詳しくは、読出部５０は、指定されたブロック内のセルを順次に指定するアドレス（ＡＦＭ＿Ａｄｄｒｅｓｓ）をアドレスフェイルメモリ３０に与えることにより、アドレスフェイルデータを読み出す。
　本例においては、読出部５０は、ブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）、および、ブロックフェイルデータを受け取る。そして、読出部５０は、受け取ったブロックフェイルデータが不良を示している場合（即ち、ブロックアドレス生成部４６が指定したブロックに不良セルが含まれている場合）、受け取ったブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）により指定されるブロック内のセルを順次に指定するアドレス（ＡＦＭ＿Ａｄｄｒｅｓｓ）を出力する。また、読出部５０は、ブロック内の全てのセルのアドレスの出力が終了すると、終了フラグを出力する。
　更に、読出部５０は、グループ内ブロックアドレスを受け取る。また、読出部５０は、ブロック内ロウアドレスとブロック内カラムアドレスを内部で発生する。ブロック内ロウアドレスとグループ内ブロックアドレスとでロウアドレスを生成し、ロウフェイルカウンタ５２に与える。同様にブロック内カラムアドレスとグループ内ブロックアドレスとでカラムアドレスを生成して、カラムフェイルカウンタ５４に与える。
　更に、また、読出部５０は、アドレスフェイルメモリ３０に与えたアドレス（ＡＦＭ＿Ａｄｄｒｅｓｓ）が含まれるブロックの、グループ内ブロックアドレスを、トータルフェイルカウンタ５６に与える。なお、読出部５０の構成の一例については、図５において更に説明する。
　ロウフェイルカウンタ（ＲＦＣ）５２は、グループ内のブロック毎のロウアドレス毎に、読出部５０により読み出されたアドレスフェイルデータに示された不良セルをカウントする。なお、ロウフェイルカウンタ５２の構成の一例については、図４において更に説明する。
　カラムフェイルカウンタ（ＣＦＣ）５４は、グループ内のブロック毎のカラムアドレス毎に、読出部５０により読み出されたアドレスフェイルデータに示された不良セルをカウントする。なお、カラムフェイルカウンタ５４の構成の一例については、図４において更に説明する。
　トータルフェイルカウンタ（ＴＦＣ）５６は、グループ内におけるブロック毎に、読出部５０により読み出されたアドレスフェイルデータに示された不良セルをカウントする。なお、トータルフェイルカウンタ５６の構成の一例については、図４において更に説明する。
　演算部５８は、グループ毎に、グループ内のブロック毎に不良セルを含むロウおよびカラムのアドレスラインをスペアラインに電気的に置き換えるための救済解析をする。より詳しくは、演算部５８は、ロウフェイルカウンタ５２によりカウントされたブロック毎のロウアドレス毎の不良セルの数（ＲＦＣ）と、カラムフェイルカウンタ５４によりカウントされたブロック毎のカラムアドレス毎の不良セルの数（ＣＦＣ）と、ブロック毎のトータルフェイルカウンタ５６によりカウントされた不良セルの総数（ＴＦＣ）に基づいて不良セルを含むロウまたはカラムアドレスラインを検索して救済解析をする。
　制御部６０は、演算部５８により１つのグループについて救済解析が終了した後、次に救済解析をすべきグループを示すグループ値をグループ指定部４２内のレジスタ（Ｒｅｇｉｓｔｅｒ＿Ａ）に書き込む。グループ指定部４２がカウンタである場合には、制御部６０は、１つのグループについて救済解析がされた後に、グループ指定部４２に救済解析が完了したことを示す通知をする。そして、この場合、グループ指定部４２は、当該通知を受けたことに応じて、グループ値をインクリメントする。また、制御部６０は、次の救済解析に先立って、ブロック内のロウアドレス数およびカラムアドレス数等に基づき、読出部５０等に対して初期設定を行う。
　図４は、本実施形態に係るロウフェイルカウンタ５２、カラムフェイルカウンタ５４およびトータルフェイルカウンタ５６の構成の一例を示す。ロウフェイルカウンタ５２は、ＲＦＣメモリ（ＲＦＣＭ）６２と、アダー６３とを含む。
　ＲＦＣメモリ６２は、グループ内におけるブロック毎のロウアドレスビット数に対応した記憶領域を有する。ＲＦＣメモリ６２は、アドレスフェイルメモリ３０から出力されたアドレスフェイルデータを、ライトイネーブル端子に受け取る。また、ＲＦＣメモリ６２は、グループ内におけるロウアドレス（ＲＦＣ＿Ａｄｄｒｅｓｓ）を、アドレス端子に受け取る。
　アダー６３は、ロウアドレス（ＲＦＣ＿Ａｄｄｒｅｓｓ）により指定されるＲＦＣメモリ６２の記憶領域から値を読み出し、読み出した値に１を加算して出力する。そして、ＲＦＣメモリ６２は、アドレスフェイルデータが不良を示す場合（例えば１の場合）、ロウアドレス（ＲＦＣ＿Ａｄｄｒｅｓｓ）により指定される記憶領域に、アダー６３が出力した値を書き込み、アドレスフェイルデータが不良を示さない場合は、アダー６３が出力した値を書き込まない。このような構成のロウフェイルカウンタ５２は、グループ内のブロック毎のロウアドレス毎に、読出部５０によりアドレスフェイルメモリ３０を読み出したアドレスフェイルデータに示される不良セルをカウントすることができる。
　カラムフェイルカウンタ５４は、ＣＦＣメモリ（ＣＦＣＭ）６４と、アダー６５とを含む。ＣＦＣメモリ６４は、グループ内におけるブロック毎のカラムアドレスビット数に対応した記憶領域を有する。ＣＦＣメモリ６４は、アドレスフェイルメモリ３０から出力されたアドレスフェイルデータを、ライトイネーブル端子に受け取る。また、ＣＦＣメモリ６４は、グループ内におけるカラムアドレス（ＣＦＣ＿Ａｄｄｒｅｓｓ）を、アドレス端子に受け取る。
　アダー６５は、カラムアドレス（ＣＦＣ＿Ａｄｄｒｅｓｓ）により指定されるＣＦＣメモリ６４の記憶領域から値を読み出し、読み出した値に１を加算して出力する。そして、ＣＦＣメモリ６４は、アドレスフェイルデータが不良を示す場合、カラムアドレス（ＣＦＣ＿Ａｄｄｒｅｓｓ）により指定される記憶領域に、アダー６５が出力した値を書き込み、アドレスフェイルデータが不良を示さない場合、アダー６５が出力した値を書き込まない。このような構成のカラムフェイルカウンタ５４は、グループ内のブロック毎のカラムアドレス毎に、読出部５０によりアドレスフェイルメモリ３０を読み出したアドレスフェイルデータに示される不良セルをカウントすることができる。
　トータルフェイルカウンタ５６は、ＴＦＣメモリ（ＴＦＣＭ）６６と、アダー６７とを含む。ＴＦＣメモリ６６は、グループ内におけるブロック数に対応した記憶領域を少なくとも有する。ＴＦＣメモリ６６は、アドレスフェイルメモリ３０から出力されたアドレスフェイルデータを、ライトイネーブル端子に受け取る。また、ＴＦＣメモリ６６は、グループ内のブロック指定するグループ内ブロックアドレス（ＴＦＣ＿Ａｄｄｒｅｓｓ）を、アドレス端子に受け取る。
　アダー６７は、グループ内ブロックアドレス（ＴＦＣ＿Ａｄｄｒｅｓｓ）により指定されるＴＦＣメモリ６６の記憶領域から値を読み出し、読み出した値に１を加算して出力する。そして、ＴＦＣメモリ６６は、アドレスフェイルデータが不良セルを示す場合、グループ内ブロックアドレスにより指定される記憶領域に、アダー６７が出力した値を書き込み、アドレスフェイルデータが不良セルを示さない場合、アダー６７が出力した値を書き込まない。このような構成のトータルフェイルカウンタ５６は、グループ内におけるブロック毎に、読出部５０によりアドレスフェイルメモリ３０を読み出したアドレスフェイルデータに示された不良セルをカウントすることができる。
　図５は、本実施形態に係る読出部５０の構成の一例を示す。読出部５０は、開始検出部７２と、ロウアドレスポインタ（ＲＡＰ）７４と、カラムアドレスポインタ（ＣＡＰ）７６と、アドレス制御部７８と、メモリアドレス生成部８０と、ロウアドレス生成部８２と、カラムアドレス生成部８４とを含む。
　開始検出部７２は、ロウアドレスポインタ７４およびカラムアドレスポインタ７６の動作期間を制御する。より詳しくは、開始検出部７２は、ブロックフェイルメモリ４０からブロックフェイルデータを受け取ってから、終了検出部９０から終了フラグを受け取るまでの間、ロウアドレスポインタ７４およびカラムアドレスポインタ７６を動作させる。
　ロウアドレスポインタ（ＲＡＰ）７４は、ブロック内におけるロウアドレスを発生する。ロウアドレスポインタ７４は、一例として、ブロック内の先頭から最後までの各ロウアドレスを順次に且つ巡回的に発生するカウンタであってよい。
　例えば、ロウアドレスポインタ７４は、終了フラグが与えられると、ブロック内の先頭のロウアドレスを示す値（例えば０）がカウンタ値としてロードされる。また、ロウアドレスポインタ７４は、開始検出部７２からイネーブル信号が与えられている間、クロック毎に、カウンタ値をインクリメントする。そして、ロウアドレスポインタ７４は、カウンタ値がブロック内の最後のロウアドレスを示す値となると、カラムアドレスポインタ７６へのキャリー信号を発生し、次のクロックでカウンタ値をブロック内の先頭のロウアドレスを示す値に戻す。
　カラムアドレスポインタ（ＣＡＰ）７６は、ブロック内におけるカラムアドレスを発生する。カラムアドレスポインタ７６は、一例として、ブロック内の先頭から最後のカラムアドレスまで各カラムアドレスを順次に発生するカウンタであってよい。
　例えば、カラムアドレスポインタ７６は、終了フラグが与えられると、ブロック内の先頭のカラムアドレスを示す値（例えば０）がカウンタ値としてロードされる。また、ロウアドレスポインタ７４は、開始検出部７２からイネーブル信号が与えられている間、ロウアドレスポインタ７４からのキャリー毎に（即ち、ロウアドレスポインタ７４のカウンタ値がブロック内の先頭のロウアドレスに戻る毎に）カウンタ値をインクリメントする。
　アドレス制御部７８は、ロウアドレスポインタ７４およびカラムアドレスポインタ７６の動作を制御する。より詳しくは、アドレス制御部７８は、一つのブロック内のロウアドレス数およびカラムアドレス数に応じて、ブロック内の全てのアドレスを指定するロウアドレスおよびカラムアドレスの組合せを、ロウアドレスポインタ７４およびカラムアドレスポインタ７６から順次に出力させるべく制御をする。
　アドレス制御部７８は、一例として、ロウキャリーセレクタ８６と、カラムキャリーセレクタ８８と、終了検出部９０とを含む。ロウキャリーセレクタ８６は、ロウアドレスポインタ７４の最大値（即ち、１ブロックのロウアドレス数）が設定される。ロウキャリーセレクタ８６は、ロウアドレスポインタ７４のカウンタ値が最大値になると、キャリー信号を発生する。このキャリー信号によりカラムアドレスポインタ７６はカウンタ値をインクリメントする。また、ロウアドレスポインタ７４は設定された最大値に達した後は、値が初期値に戻る。
　カラムキャリーセレクタ８８は、カラムアドレスポインタ７６の最大値（即ち、１ブロックのカラムアドレス数）が設定される。カラムキャリーセレクタ８８は、カラムアドレスポインタ７６のカウンタ値が最大値になると、キャリー信号を発生する。終了検出部９０は、ロウキャリーセレクタ８６およびカラムキャリーセレクタ８８の両方からキャリー信号が発生したタイミングにおいて、終了フラグを出力する。即ち、終了検出部９０は、ロウアドレスポインタ７４の値がブロック内の最後のロウアドレスに達し、且つカラムアドレスポインタ７６の値がブロック内の最後のカラムアドレスに達したタイミングにおいて、終了フラグを出力する。また、カラムアドレスポインタ７６は設定された最大値に達した後は、値が初期値に戻る。
　終了フラグは、開始検出部７２に与えられる。これにより、開始検出部７２は、ロウアドレスポインタ７４のカウンタ値が最後のロウアドレスに達し且つカラムアドレスポインタ７６のカウンタ値が最後のカラムアドレスに達したタイミングにおいて、ロウアドレスポインタ７４およびカラムアドレスポインタ７６のカウント動作を停止させることができる。
　更に、終了フラグは、更新部４８に与えられる。これにより、更新部４８は、ブロックアドレスポインタ４４の値をインクリメントさせて次のブロックの値に更新することができる。
　メモリアドレス生成部８０は、ブロックアドレス生成部４６からブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）、ロウアドレスポインタ７４からロウアドレス、カラムアドレスポインタ７６からカラムアドレスを受け取る。そして、メモリアドレス生成部８０は、グループ値を含むブロックアドレス、ロウアドレスおよびカラムアドレスを合成して、アドレスフェイルメモリ３０からアドレスフェイルデータを読み出すアドレス（ＡＦＭ＿Ａｄｄｒｅｓｓ）を生成する。
　ロウアドレス生成部８２は、ブロックアドレスポインタ４４からグループ内ブロックアドレスを、ロウアドレスポインタ７４からロウアドレスを受け取る。そして、ロウアドレス生成部８２は、これらを合成してロウフェイルカウンタ５２に与えるアドレス（ＲＦＣ＿Ａｄｄｒｅｓｓ）を生成する。
　カラムアドレス生成部８４は、ブロックアドレスポインタ４４からグループ内ブロックアドレスを、カラムアドレスポインタ７６からカラムアドレスを受け取る。そして、カラムアドレス生成部８４は、これらを合成して、カラムフェイルカウンタ５４に与えるアドレス（ＣＦＣ＿Ａｄｄｒｅｓｓ）を生成する。
　更に、当該読出部５０は、受け取ったグループ内ブロックアドレスをトータルフェイルカウンタ５６に与える（ＴＦＣ＿Ａｄｄｒｅｓｓ）。
　このような構成より、読出部５０は、ブロック毎に、アドレスフェイルメモリ３０からアドレスフェイルデータを読み出すことができる。また、読出部５０は、ブロック内の全てのセルのアドレスの出力が終了すると、終了フラグを出力することができる。更に、読出部５０は、ロウフェイルカウンタ５２、カラムフェイルカウンタ５４およびトータルフェイルカウンタ５６に与えるアドレスを生成することができる。
　図６は、ＤＵＴ試験において、アドレスフェイルメモリ３０およびブロックフェイルメモリ４０に与えられるアドレスの一例を示す。アドレスフェイルメモリ３０およびブロックフェイルメモリ４０は、ＤＵＴ試験において、パターン発生器１０４からアドレスが与えられる。
　本例においては、アドレスフェイルメモリ３０は、Ｘアドレス１２ビット（Ｘ０～Ｘ１１）、Ｙアドレス１２ビット（Ｙ０～Ｙ１１）のアドレスが与えられる。また、ブロックフェイルメモリ４０は、アドレスフェイルメモリ３０のＸアドレスおよびＹアドレスのそれぞれの上位ビットと同一のアドレスが与えられる。本例においては、ブロックフェイルメモリ４０は、Ｘアドレス５ビット（Ｘ７～Ｘ１１）、Ｙアドレス５ビット（Ｙ７～Ｙ１１）のアドレスが与えられる。
　図７は、救済解析において、アドレスフェイルメモリ３０およびブロックフェイルメモリ４０に与えられるアドレスの一例を示す。アドレスフェイルメモリ３０およびブロックフェイルメモリ４０は、救済解析において、解析部２０からアドレスが与えられる。
　解析部２０から与えられるアドレスの構成は、ＤＵＴ試験においてパターン発生器１０４から与えられるアドレスの構成と同一である。本例においては、アドレスフェイルメモリ３０は、解析部２０から、試験時のＸアドレス１２ビットおよびＹアドレス１２ビットに対応したアドレスが与えられる。ここで、Ｒ０～Ｒ６はロウアドレスポインタ（ＲＡＰ）７４のビット０～６、Ｃ０～Ｃ６はカラムアドレスポインタ（ＣＡＰ）７６のビット０～６、Ｂ０～Ｂ６はブロックアドレスポインタ（ＢＡＰ）４４のビット０～６、Ｄ０～Ｄ２はグループ値を示すデータのビット０～２を示す。同様に、ブロックフェイルメモリ４０は、解析部２０から、Ｘアドレス５ビットおよびＹアドレス５ビットのアドレスが与えられる。
　即ち、この設定例は、被試験メモリ３００のアドレス構造が、全アドレスビット数が２４ビット（０～２３）で示される１６Ｍワード、全ブロック数はアドレス１０ビット（Ｂ０～Ｂ６＋Ｄ０～Ｄ２）で示される１０２４ブロック、グループ数はアドレス３ビット（Ｄ０～Ｄ２）で示される８グループ、１グループ内のブロック数はアドレス７ビット（Ｂ０～Ｂ６）で示される１２８ブロック、１ブロック内のロウアドレス数はアドレス７ビット（Ｒ０～Ｒ６）で示される１２８Ｍワード、１ブロック内のカラムアドレス数はアドレス７ビット（Ｃ０～Ｃ６）で示される１２８Ｍワードであることを示している。
　試験時のＸアドレス１２ビットおよびＹアドレス１２ビットとの対応は、図６と対比する関係にある。例えば、試験時のＸアドレスビット０のＸ０は、解析時のロウアドレスビット０のＲ０に対応している。
　図８は、ブロック内のロウアドレスビット数およびカラムアドレスビット数がそれぞれ７ビットの場合の設定の一例を示す。制御部６０は、救済解析を行う前に、被試験メモリ３００の１つのブロック内のロウアドレスビット数およびカラムアドレスビット数に応じて、ロウアドレスポインタ（ＲＡＰ）７４の有効ビット幅およびカラムアドレスポインタ（ＣＡＰ）７６の有効ビット幅の設定を行う。
　ブロック内のロウアドレスビット数およびカラムアドレスビット数がそれぞれ７ビットの場合、ロウアドレスポインタ７４から発生される有効なロウアドレスを７ビット（Ｒ０～Ｒ６）、カラムアドレスポインタ７６から発生される有効なカラムアドレスを７ビット（Ｃ０～Ｃ６）に設定する。なお、図中網掛けで示されているビットは使用されないビットを示し、図中網掛けをしていないビットは有効なビットを示す。
　制御部６０は、一例として、ロウキャリーセレクタ８６およびカラムキャリーセレクタ８８のそれぞれの下位７ビットに１を設定し、残りのビットに０を設定してよい。この場合、ロウキャリーセレクタ８６およびカラムキャリーセレクタ８８は、設定された値と、ロウアドレス値およびカラムアドレス値と一致するか否かを判定することにより、おのおののキャリー信号を発生する。
　次に、制御部６０は、ロウフェイルカウンタ５２内のＲＦＣメモリ６２およびカラムフェイルカウンタ５４内のＣＦＣメモリ６４のアドレスのビット幅に応じて、グループ内ブロックアドレスを発生するブロックアドレスポインタ（ＢＡＰ）の有効ビット幅の設定を行う。具体的には、ＲＦＣメモリ６２のアドレス（ＲＦＣ＿Ａｄｄｒｅｓｓ）のビット幅からブロック内のロウアドレスビット数を減じた値、または、ＣＦＣメモリ６４のアドレス（ＣＦＣ＿Ａｄｄｒｅｓｓ）のビット幅からブロック内のカラムアドレスビット数を減じた値の何れか小さい値を、ブロックアドレスポインタ（ＢＡＰ）の有効ビット幅とする。
　本例においては、ＲＦＣメモリ６２のアドレス（ＲＦＣ＿Ａｄｄｒｅｓｓ）およびＣＦＣメモリ６４のアドレス（ＣＦＣ＿Ａｄｄｒｅｓｓ）のビット幅がそれぞれ１４ビットであり、ブロック内のロウアドレスビット数およびカラムアドレスビット数が７ビットなので、ブロックアドレスポインタ（ＢＡＰ）の有効ビット幅を７ビット（Ｂ０～６）に設定する。
　次に、制御部６０は、被試験メモリ３００におけるブロックを指定するためのブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）のビット幅およびグループ内ブロックアドレスを発生するブロックアドレスポインタ（ＢＡＰ）の有効ビット幅から、グループを指定するレジスタ（Ｒｅｇｉｓｔｅｒ＿Ａ）の有効ビット幅を設定する。具体的には、ブロックアドレスのビット数からブロックアドレスポインタのビット数を減じたビット数がレジスタ（Ｒｅｇｉｓｔｅｒ＿Ａ）に設定可能なグループ値の有効ビット幅となる。
　本例においては、ブロックアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）のビット幅は、１０ビットである。従って、本例においては、グループを指定するレジスタ（Ｒｅｇｉｓｔｅｒ＿Ａ）の有効ビット幅は３ビット（Ｄ０～Ｄ２）となる。
　以上のように各種アドレス機能の有効ビット幅の設定がされることにより、解析部２０は、アドレスフェイルメモリ３０からアドレスフェイルデータを読み出すアドレス（ＡＦＭ＿Ａｄｄｒｅｓｓ）およびブロックフェイルメモリ４０からブロックフェイルデータを読み出すアドレス（ＢＦＭ＿Ａｄｄｒｅｓｓ）を生成することができる。更に、解析部２０は、ロウフェイルカウンタ５２のＲＦＣメモリ６２に与えるアドレス（ＲＦＣ＿Ａｄｄｒｅｓｓ）およびカラムフェイルカウンタ５４のＣＦＣメモリ６４に与えるアドレス（ＣＦＣ＿Ａｄｄｒｅｓｓ）を生成することができる。
　図９は、ブロック内のロウアドレスビット数およびカラムアドレスビット数がそれぞれ６ビットの場合の設定の一例を示す。ブロック内のロウアドレスビット数およびカラムロウアドレスビット数がそれぞれ６ビットの場合、制御部６０は、ロウアドレスポインタ（ＲＡＰ）７４の有効ビット幅を６ビット（Ｒ０～Ｒ５）に設定し、カラムアドレスポインタ（ＣＡＰ）７６の有効ビット幅を６ビット（Ｃ０～Ｃ５）に設定する。
　また、ブロックアドレスポインタ（ＢＡＰ）４４の有効ビット幅を８ビット（Ｂ０～Ｂ７）に設定する。更に、レジスタ（Ｒｅｇｉｓｔｅｒ＿Ａ）の有効ビット幅を２ビット（Ｄ０～Ｄ１）とする。
　図１０は、ブロック内のロウアドレスビット数およびカラムアドレスビット数がそれぞれ１０ビットの場合の設定の一例を示す。ブロック内のロウアドレスビット数およびカラムアドレスビット数がそれぞれ１０ビットの場合、制御部６０は、ロウアドレスポインタ（ＲＡＰ）の有効ビット幅を１０ビット（Ｒ０～Ｒ９）に設定し、カラムアドレスポインタ（ＣＡＰ）７６の有効ビット幅を１０ビット（Ｃ０～Ｃ９）に設定する。
　また、ブロックアドレスポインタ（ＢＡＰ）４４の有効ビット幅を４ビット（Ｂ０～Ｂ３）に設定する。更に、レジスタ（Ｒｅｇｉｓｔｅｒ＿Ａ）の有効ビット幅を６ビット（Ｄ０～Ｄ５）とする。
　以上のようにブロック内に含まれるセル数および被試験メモリ３００の容量が変化した場合であっても、適応的に設定を変更することができる。従って、本実施形態に係る不良解析メモリ部１０によれば、被試験メモリ３００の容量が増加した場合であっても、不良セルの数を記憶するメモリの容量を増加させずに、不良救済解析をすることができる。さらに、不良解析メモリ部１０によれば、被試験メモリ３００の容量の増加に併せて不良セルの数を記憶するメモリの容量を増加させなくてよいので、不良セルの数を記憶するメモリの容量自体を小さくして、コストを小さくすることができる。
　図１１は、解析部２０の処理フローを示す。解析部２０は、不良救済解析処理において、以下のステップＳ３１からステップＳ４１の処理を実行する。
　まず、解析部２０は、グループ（被試験メモリ３００内の一部の複数のブロック）毎に、ステップＳ３２からステップＳ４０の処理を実行する（Ｓ３１、Ｓ４１）。次に、それぞれのグループに対する処理において、解析部２０は、グループ内のブロック毎のロウアドレス毎の不良セルの数（ＲＦＣ）、グループ内のブロック毎のカラムアドレス毎の不良セルの数（ＣＦＣ）およびグループ内のブロック毎の不良セルの数（ＴＦＣ）を、それぞれ０に初期化する（Ｓ３２）。
　次に、それぞれのグループの処理において、解析部２０は、当該グループのブロック毎に、ステップＳ３４からステップＳ３８の処理を実行する（Ｓ３３、Ｓ３９）。
　次に、それぞれのブロックに対する処理において、解析部２０は、ブロックフェイルメモリ４０から当該ブロックのブロックフェイルデータを読み出して、当該ブロックの不良セルの有無を判断する（Ｓ３４）。当該ブロックに不良セルが無い場合には（Ｓ３４のＮｏ）、解析部２０は、処理をステップＳ３９に進める。当該ブロックに不良セルが有る場合には（Ｓ３４のＹｅｓ）、解析部２０は、処理をステップＳ３５に進める。
　次に、それぞれのブロックに対する処理において、解析部２０は、ブロック毎にロウアドレスポインタを０から有効ビット幅の最大値までインクリメントし、最大値に達したらキャリー信号を発生させ、次のサイクルで０に戻ってインクリメント動作を行う。これとともに、解析部２０は、カラムアドレスポインタを０から有効ビット幅の最大値まで、ロウアドレスポインタからキャリー信号が発生される毎にインクリメントさせる（Ｓ３５、Ｓ３８）。
　次に、解析部２０は、アドレスフェイルメモリ３０から当該ロウアドレスおよび当該カラムアドレスにより特定されるアドレスでアドレスフェイルメモリからアドレスフェイルデータを読み出して、当該アドレスに不良セルの有無を判断する（Ｓ３６）。当該アドレスに不良セルが無い場合には（Ｓ３６のＮｏ）、処理をステップＳ３８に進める。当該アドレスに不良セルが有る場合には（Ｓ３６のＹｅｓ）、解析部２０は、処理をステップＳ３７に進める。
　ステップＳ３７において、解析部２０は、当該ブロック内の当該ロウアドレスに対応する不良セルの数（ＲＦＣ）を１インクリメントする。また、解析部２０は、当該ブロック内の当該カラムアドレスに対応する不良セルの数（ＣＦＣ）を１インクリメントする。更に、解析部２０は、当該ブロック内の不良セルの数（ＴＦＣ）を１インクリメントする。
　次に、ステップＳ３８において、解析部２０は、当該ロウアドレスが、当該ブロック内の最後のロウアドレスでない場合で、且つ処理当該カラムアドレスが、当該ブロック内の最後のカラムアドレスでない場合をステップＳ３６に戻す。
　次に、ステップＳ３９において、解析部２０は、当該ブロックが、当該グループ内の最後のブロックでない場合には、処理をステップＳ３４に戻す。また、解析部２０は、当該ブロックが、当該グループ内の最後のブロックである場合には、処理をステップＳ４０に進める。
　次に、ステップＳ４０において、解析部２０は、グループ内のブロック毎のロウアドレス毎の不良セルの数（ＲＦＣ）、グループ内のブロック毎のカラムアドレス毎の不良セルの数（ＣＦＣ）およびグループ内のブロック毎の不良セルの数（ＴＦＣ）に基づき、当該グループに含まれる不良セルを救済するための救済解を算出する。そして、ステップＳ４１において、解析部２０は、当該グループが、当該被試験メモリ３００内の最後のグループでない場合には、処理をステップＳ３２に戻し、当該グループが、当該被試験メモリ３００内の最後のグループである場合には、不良救済解析処理を終了する。
　なお、被試験メモリ３００は、１つのアドレスに対して、複数ビットのデータ（例えば１６ビットおよび３２ビットのデータ）を記憶する。このような場合、解析部２０は、被試験メモリ３００に記憶される一つのデータを構成する複数のビットに対応した、複数のロウフェイルカウンタ５２、複数のカラムフェイルカウンタ５４および複数のトータルフェイルカウンタ５６を有してよい。
　そして、このような場合、読出部５０は、アドレスフェイルメモリ３０から複数ビットのデータを読み出して、複数のロウフェイルカウンタ５２、複数のカラムフェイルカウンタ５４および複数のトータルフェイルカウンタ５６のそれぞれに、対応するビット毎に不良セルの数をカウントさせる。このような解析部２０によれば、複数のビットに対して読出部５０を共通に設けることができるので、回路規模を小さくすることができる。
　また、このような場合、ブロックフェイルメモリ４０に対しては、複数ビットのデータの論理和をとって１ビットのブロックフェイルデータとして試験時に格納することでブロックフェイルメモリ４０の回路規模が大きくする必要がない。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００　試験装置、１０２　タイミング発生器、１０４　パターン発生器、１０６　波形成形器、１０８　論理比較器、１０　不良解析メモリ部、１２　ＡＦＭアドレスフォーマッタ、１４　ＢＦＭアドレスフォーマッタ、１６　ＡＦＭ用アドレスセレクタ、１８　ＢＦＭ用アドレスセレクタ、２０　解析部、３０　アドレスフェイルメモリ、４０　ブロックフェイルメモリ、４２　グループ指定部、４４　ブロックアドレスポインタ、４６　ブロックアドレス生成部、４８　更新部、５０　読出部、５２　ロウフェイルカウンタ、５４　カラムフェイルカウンタ、５６　トータルフェイルカウンタ、５８　演算部、６０　制御部、６２　ＲＦＣメモリ、６３　アダー、６４　ＣＦＣメモリ、６５　アダー、６６　ＴＦＣメモリ、６７　アダー、７２　開始検出部、７４　ロウアドレスポインタ、７６　カラムアドレスポインタ、７８　アドレス制御部、８０　メモリアドレス生成部、８２　ロウアドレス生成部、８４　カラムアドレス生成部、８６　ロウキャリーセレクタ、８８　カラムキャリーセレクタ、９０　終了検出部、３００　被試験メモリ

Claims (11)

  1. 　被試験メモリを試験する試験装置であって、
    　前記被試験メモリにおけるアドレス毎に、不良セルを含むか否かを示すアドレスフェイルデータを記憶するアドレスフェイルメモリと、
    　前記被試験メモリにおける複数のセルを含むブロック毎に、不良セルを含むか否かを示すブロックフェイルデータを記憶するブロックフェイルメモリと、
    　前記被試験メモリ内のブロック毎に、前記アドレスフェイルメモリから前記アドレスフェイルデータを読み出す読出部と、
    　前記被試験メモリ内の一部の複数のブロックを有するグループ内におけるロウアドレス毎に、前記読出部により読み出された前記アドレスフェイルデータに示された不良セルをカウントするロウフェイルカウンタと、
    　前記グループ内におけるカラムアドレス毎に、前記読出部により読み出された前記アドレスフェイルデータに示された不良セルをカウントするカラムフェイルカウンタと、
    　を備える試験装置。
  2. 　前記グループ内におけるブロック毎に、前記読出部により読み出された前記アドレスフェイルデータに示された不良セルをカウントするトータルフェイルカウンタと、
    　を更に備える請求項１に記載の試験装置。
  3. 　グループ毎に、前記ロウフェイルカウンタによりカウントされた不良セルの数および前記カラムフェイルカウンタによりカウントされた不良セルの数に基づき、前記被試験メモリの救済解析をする演算部
    　を更に備える請求項１から２の何れかに記載の試験装置。
  4. 　救済解析をするグループを指定するグループ値を出力するグループ指定部と、
    　前記グループ内における前記ブロックフェイルデータを読み出すブロックを指定するグループ内ブロックアドレスを順次に発生するグループ内ブロックアドレス発生部と、
    　前記グループ値および前記グループ内ブロックアドレスを合成して、前記ブロックフェイルメモリから前記ブロックフェイルデータを読み出すブロックを指定するブロックアドレスを生成するブロックアドレス生成部と、
    　を更に備える請求項１から３の何れかに記載の試験装置。
  5. 　前記読出部は、
    　ブロック内におけるロウアドレスを指定するロウアドレス発生部と、
    　ブロック内におけるカラムアドレスを指定するカラムアドレス発生カラムアドレス発生部と、
    　一つのブロック内に含まれるロウアドレス数およびカラムアドレス数に応じて、ブロック内の全てのアドレスを指定するロウアドレスおよびカラムアドレスの組合せを、前記ロウアドレス発生部および前記カラムアドレス発生部から順次に出力させるアドレス制御部と、
    　前記ブロックアドレス、前記ロウアドレスおよび前記カラムアドレスを合成して、前記アドレスフェイルメモリから前記アドレスフェイルデータを読み出すアドレスを生成するメモリアドレス生成部と、
    　を有する請求項４に記載の試験装置。
  6. 　前記読出部は、
    　前記グループ内ブロックアドレスおよび前記ロウアドレスを合成して、前記ロウフェイルカウンタに与えるアドレスを生成するロウアドレス生成部と、
    　前記グループ内ブロックアドレスおよび前記カラムアドレスを合成して、前記カラムフェイルカウンタに与えるアドレスを生成するカラムアドレス生成部と、
    　を更に有する請求項５に記載の試験装置。
  7. 　一つのブロックに含まれるロウアドレス数およびカラムアドレス数を前記アドレス制御部に設定する制御部を更に備える請求項５から６の何れかに記載の試験装置。
  8. 　前記グループ指定部は、前記グループ値を記憶するレジスタであり、
    　当該試験装置は、一つのグループについて救済解析がされた後に、次に救済解析をすべきグループを示すグル－プ値を前記グループ指定部に書き込む制御部を更に備える請求項４に記載の試験装置。
  9. 　前記グループ指定部は、前記グループ値を記憶するカウンタであり、一つのグループについて救済解析がされる毎に、前記グループ値をインクリメントする請求項４に記載の試験装置。
  10. 　当該試験装置は、前記被試験メモリに記憶される一つのデータを構成する複数のビットに対応した、複数のロウフェイルカウンタおよび複数のカラムフェイルカウンタを備え、
    　前記読出部は、前記アドレスフェイルメモリに対してアドレスを共通に指定して、前記複数のロウフェイルカウンタおよび前記複数のカラムフェイルカウンタのそれぞれに、対応するビットの不良セルの数をカウントさせる
    　請求項１から９の何れかに記載の試験装置。
  11. 　被試験メモリを試験する試験装置における前記被試験メモリの救済解析方法であって、
    　前記試験装置は、
    　前記被試験メモリにおけるアドレス毎に、不良セルを含むか否かを示すアドレスフェイルデータを記憶するアドレスフェイルメモリと、
    　前記被試験メモリにおける複数のセルを含むブロック毎に、不良セルを含むか否かを示すブロックフェイルデータを記憶するブロックフェイルメモリと、
    　を備え、
    　前記被試験メモリ内のブロック毎に、前記アドレスフェイルメモリから前記アドレスフェイルデータを読み出し、
    　前記被試験メモリ内の一部の複数のブロックを有するグループ内におけるロウアドレス毎に、読み出された前記アドレスフェイルデータに示された不良セルをカウントし、
    　前記グループ内におけるカラムアドレス毎に、読み出された前記アドレスフェイルデータに示された不良セルをカウントし、
    　不良セルのカウント結果に基づいてグループ毎に前記被試験メモリの救済解析を行う
    　救済解析方法。
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