JP2000123595A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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Abstract
(57)【要約】
【課題】 フェイルデータの計数に先だってこのフェイ
ルデータの計数値を格納するメモリの初期化を必要とし
ない不良救済解析器を備えたメモリ試験装置を提供す
る。 【解決手段】 ＲＦＣアドレスフォーマッタ３３から出
力される行カウンタアドレス信号とＣＦＣアドレスフォ
ーマッタ４３から出力される列カウンタアドレス信号と
に基づいて初期化信号を出力する初期化コントローラ７
と、この初期化コントローラ７から出力される初期化信
号がそれぞれ印加されるデータコントローラ３４、４
４、８４とによって出力変更回路を構成し、この出力変
更回路によって行フェイル格納メモリ３５、列フェイル
格納メモリ４５及びフェイル総数格納メモリ８３の各ア
ドレスからそれぞれ読み出されるデータの値を、初回読
み出し時のみ０として出力する。
ルデータの計数値を格納するメモリの初期化を必要とし
ない不良救済解析器を備えたメモリ試験装置を提供す
る。 【解決手段】 ＲＦＣアドレスフォーマッタ３３から出
力される行カウンタアドレス信号とＣＦＣアドレスフォ
ーマッタ４３から出力される列カウンタアドレス信号と
に基づいて初期化信号を出力する初期化コントローラ７
と、この初期化コントローラ７から出力される初期化信
号がそれぞれ印加されるデータコントローラ３４、４
４、８４とによって出力変更回路を構成し、この出力変
更回路によって行フェイル格納メモリ３５、列フェイル
格納メモリ４５及びフェイル総数格納メモリ８３の各ア
ドレスからそれぞれ読み出されるデータの値を、初回読
み出し時のみ０として出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば半導体集
積回路（以後、ＩＣと称す）によって構成されるメモリ
（以後、ＩＣメモリと称す）を始めとする各種の半導体
メモリを試験するためのメモリ試験装置に関し、詳しく
言うと、試験した半導体メモリの不良メモリセルの数を
計数し、この半導体メモリの救済が可能か否かを判定す
る不良救済解析器を備えたメモリ試験装置の改良に関す
るものである。
積回路（以後、ＩＣと称す）によって構成されるメモリ
（以後、ＩＣメモリと称す）を始めとする各種の半導体
メモリを試験するためのメモリ試験装置に関し、詳しく
言うと、試験した半導体メモリの不良メモリセルの数を
計数し、この半導体メモリの救済が可能か否かを判定す
る不良救済解析器を備えたメモリ試験装置の改良に関す
るものである。
【０００２】
【従来の技術】近年、ＩＣメモリの記憶容量の増大に伴
い、ＩＣチップ面積の増加及びパターンの高密度化など
が必要となり、微小欠陥に起因するＩＣメモリの歩留ま
りの低下が起こることが多くなっている。この歩留まり
の低下を防止するために、例えば、不良メモリセルを予
備のメモリセル（スペアライン（spare line）、救済ラ
イン（relief line）、或いは冗長回路（redundancy ci
rcuit）とも呼ばれる）と電気的に置き換えることがで
きるＩＣメモリが製造されている。後述するように、こ
の種のＩＣメモリはこの技術分野ではリダンダンシ（re
dundancy）構成のメモリと呼ばれており、このリダンダ
ンシ構成のメモリの救済が可能か否かの判定は不良救済
解析器によって行われる。
い、ＩＣチップ面積の増加及びパターンの高密度化など
が必要となり、微小欠陥に起因するＩＣメモリの歩留ま
りの低下が起こることが多くなっている。この歩留まり
の低下を防止するために、例えば、不良メモリセルを予
備のメモリセル（スペアライン（spare line）、救済ラ
イン（relief line）、或いは冗長回路（redundancy ci
rcuit）とも呼ばれる）と電気的に置き換えることがで
きるＩＣメモリが製造されている。後述するように、こ
の種のＩＣメモリはこの技術分野ではリダンダンシ（re
dundancy）構成のメモリと呼ばれており、このリダンダ
ンシ構成のメモリの救済が可能か否かの判定は不良救済
解析器によって行われる。
【０００３】図２に従来の不良救済解析器を備えたメモ
リ試験装置の一例の概略の構成をブロック図で示す。周
知のように、このメモリ試験装置は、タイミング発生器
１０と、パターン発生器２０と、波形整形器３０と、論
理比較器４０と、不良解析メモリ５０と、不良救済解析
器６とによって構成されている。なお、以下においては
ＩＣメモリを試験する場合について説明するが、ＩＣメ
モリ以外の他の種々の半導体メモリを試験する場合にも
同様にして試験が行われる。
リ試験装置の一例の概略の構成をブロック図で示す。周
知のように、このメモリ試験装置は、タイミング発生器
１０と、パターン発生器２０と、波形整形器３０と、論
理比較器４０と、不良解析メモリ５０と、不良救済解析
器６とによって構成されている。なお、以下においては
ＩＣメモリを試験する場合について説明するが、ＩＣメ
モリ以外の他の種々の半導体メモリを試験する場合にも
同様にして試験が行われる。
【０００４】タイミング発生器１０はこのメモリ試験装
置全体の基準となるクロックＣＬＫや各種のタイミング
信号（図示せず）を発生する。このタイミング発生器１
０から供給される基準クロックＣＬＫに基づいて（同期
して）、パターン発生器２０は被試験ＩＣメモリ（以
下、単に被試験メモリと称す）ＭＵＴに与えるアドレス
データＡＤＲＤ、試験パターンデータＰＴＮＤ及び制御
データＣＮＴＬＤを発生する。これらデータ信号は波形
整形器３０に入力され、ここでタイミング発生器１０か
ら与えられるタイミング信号（図示せず）により、被試
験メモリＭＵＴの試験に必要な実波形を持つアドレス信
号ＡＤＲ、試験パターン信号ＰＴＮ及び制御信号ＣＮＴ
Ｌにそれぞれ変換された後、被試験メモリＭＵＴに印加
される。
置全体の基準となるクロックＣＬＫや各種のタイミング
信号（図示せず）を発生する。このタイミング発生器１
０から供給される基準クロックＣＬＫに基づいて（同期
して）、パターン発生器２０は被試験ＩＣメモリ（以
下、単に被試験メモリと称す）ＭＵＴに与えるアドレス
データＡＤＲＤ、試験パターンデータＰＴＮＤ及び制御
データＣＮＴＬＤを発生する。これらデータ信号は波形
整形器３０に入力され、ここでタイミング発生器１０か
ら与えられるタイミング信号（図示せず）により、被試
験メモリＭＵＴの試験に必要な実波形を持つアドレス信
号ＡＤＲ、試験パターン信号ＰＴＮ及び制御信号ＣＮＴ
Ｌにそれぞれ変換された後、被試験メモリＭＵＴに印加
される。
【０００５】被試験メモリＭＵＴは波形整形器３０を通
じて供給される制御信号ＣＮＴＬによりその書き込み及
び読み出し動作が制御され、波形整形器３０から印加さ
れる試験パターン信号ＰＴＮの書き込みと、その書き込
んだ試験パターン信号の読み出しが行われる。被試験メ
モリＭＵＴに書き込まれた試験パターン信号ＰＴＮはそ
の後読み出され、この読み出された応答信号ＲＰＤは論
理比較器４０に与えられ、ここで応答信号ＲＰＤはパタ
ーン発生器２０から与えられる期待値パターンデータ
（信号）ＥＸＰと論理比較され、両信号間に不一致が存
在するか否かが検出される。
じて供給される制御信号ＣＮＴＬによりその書き込み及
び読み出し動作が制御され、波形整形器３０から印加さ
れる試験パターン信号ＰＴＮの書き込みと、その書き込
んだ試験パターン信号の読み出しが行われる。被試験メ
モリＭＵＴに書き込まれた試験パターン信号ＰＴＮはそ
の後読み出され、この読み出された応答信号ＲＰＤは論
理比較器４０に与えられ、ここで応答信号ＲＰＤはパタ
ーン発生器２０から与えられる期待値パターンデータ
（信号）ＥＸＰと論理比較され、両信号間に不一致が存
在するか否かが検出される。
【０００６】論理比較器４０は、両信号が不一致である
と、その応答信号ＲＰＤが読み出された被試験メモリＭ
ＵＴのアドレスのメモリセルが不良であると判定し、そ
のことを示すフェイル（failure）信号ＦＡＩＬを発生
する。このフェイル信号ＦＡＩＬが発生されると、通常
は論理“１"信号（データ）がパターン発生器２０から
のアドレスデータＡＤＲＤ（実際にはこのアドレスデー
タを物理的アドレスに変換したアドレス信号ＡＤＲ）に
よって指定される不良解析メモリ５０のメモリセルに記
憶される。一般には、この論理“１"信号は被試験メモ
リＭＵＴの不良メモリセルのアドレスと同じ不良解析メ
モリ５０のアドレスに記憶される。
と、その応答信号ＲＰＤが読み出された被試験メモリＭ
ＵＴのアドレスのメモリセルが不良であると判定し、そ
のことを示すフェイル（failure）信号ＦＡＩＬを発生
する。このフェイル信号ＦＡＩＬが発生されると、通常
は論理“１"信号（データ）がパターン発生器２０から
のアドレスデータＡＤＲＤ（実際にはこのアドレスデー
タを物理的アドレスに変換したアドレス信号ＡＤＲ）に
よって指定される不良解析メモリ５０のメモリセルに記
憶される。一般には、この論理“１"信号は被試験メモ
リＭＵＴの不良メモリセルのアドレスと同じ不良解析メ
モリ５０のアドレスに記憶される。
【０００７】これに対し、応答信号ＲＰＤと期待値パタ
ーンデータＥＸＰとが一致すると、論理比較器４０は、
その応答信号が読み出された被試験メモリＭＵＴのアド
レスのメモリセルは正常であると判定し、そのことを示
すパス（pass）信号を発生する。このパス信号は不良解
析メモリ５０に格納されない。このようにして一連の試
験中に発生した被試験メモリＭＵＴの不良メモリセルの
情報（論理“１"）を不良解析メモリ５０に記憶する。
試験終了後、この不良解析メモリ５０に格納されたフェ
イルデータを不良救済解析器６に読み出して被試験メモ
リＭＵＴの不良解析を行う。
ーンデータＥＸＰとが一致すると、論理比較器４０は、
その応答信号が読み出された被試験メモリＭＵＴのアド
レスのメモリセルは正常であると判定し、そのことを示
すパス（pass）信号を発生する。このパス信号は不良解
析メモリ５０に格納されない。このようにして一連の試
験中に発生した被試験メモリＭＵＴの不良メモリセルの
情報（論理“１"）を不良解析メモリ５０に記憶する。
試験終了後、この不良解析メモリ５０に格納されたフェ
イルデータを不良救済解析器６に読み出して被試験メモ
リＭＵＴの不良解析を行う。
【０００８】不良解析メモリ５０は、被試験メモリＭＵ
Ｔと同等の動作速度と記憶容量を持ち、被試験メモリＭ
ＵＴに印加されるアドレス信号ＡＤＲと同じアドレス信
号がこの不良解析メモリ５０に印加される。また、不良
解析メモリ５０は試験開始前に初期化される。例えば、
初期化によって不良解析メモリ５０の全アドレスに論理
“０"のデータが書き込まれ、被試験メモリＭＵＴの試
験によって論理比較器４０から不一致を表すフェイル信
号ＦＡＩＬが発生される毎に、その不一致が発生した被
試験メモリＭＵＴのメモリセルのアドレスと同じ不良解
析メモリ５０のアドレスに、メモリセルの不良を表わす
論理“１"のフェイルデータが書き込まれる。
Ｔと同等の動作速度と記憶容量を持ち、被試験メモリＭ
ＵＴに印加されるアドレス信号ＡＤＲと同じアドレス信
号がこの不良解析メモリ５０に印加される。また、不良
解析メモリ５０は試験開始前に初期化される。例えば、
初期化によって不良解析メモリ５０の全アドレスに論理
“０"のデータが書き込まれ、被試験メモリＭＵＴの試
験によって論理比較器４０から不一致を表すフェイル信
号ＦＡＩＬが発生される毎に、その不一致が発生した被
試験メモリＭＵＴのメモリセルのアドレスと同じ不良解
析メモリ５０のアドレスに、メモリセルの不良を表わす
論理“１"のフェイルデータが書き込まれる。
【０００９】不良救済解析器６は不良解析メモリ５０に
記憶された不良メモリセルの総数と、行（横列：ロウ）
アドレスライン及び列（縦列：カラム）アドレスライン
の各アドレスライン上の不良メモリセルの数を別々に、
かつ同時に計数し、各被試験メモリＭＵＴに設けられた
救済ライン、即ち予備のメモリセル（スペアライン又は
冗長回路）によって救済が可能か否かを解析する。この
ような救済ラインを設けたメモリは、上述したように、
この技術分野ではリダンダンシ構成のメモリと呼ばれて
いる。
記憶された不良メモリセルの総数と、行（横列：ロウ）
アドレスライン及び列（縦列：カラム）アドレスライン
の各アドレスライン上の不良メモリセルの数を別々に、
かつ同時に計数し、各被試験メモリＭＵＴに設けられた
救済ライン、即ち予備のメモリセル（スペアライン又は
冗長回路）によって救済が可能か否かを解析する。この
ような救済ラインを設けたメモリは、上述したように、
この技術分野ではリダンダンシ構成のメモリと呼ばれて
いる。
【００１０】ここで、リダンダンシ構成メモリについて
簡単に説明する。図３はその一例の構成を概略的に示す
もので、被試験メモリＭＵＴは、メモリセルが行及び列
に配列されたメモリセルアレイ（主記憶部分）ＭＣＡに
加えて、このメモリセルアレイＭＣＡの周辺に形成され
た行アドレス（row address）救済ラインＳＲと列アド
レス（column address）救済ラインＳＣとを具備してい
る。これらメモリセルアレイＭＣＡ、行アドレス救済ラ
インＳＲ及び列アドレス救済ラインＳＣは同一の半導体
チップ内に形成される。この例では行及び列アドレス救
済ラインＳＲ及びＳＣをメモリセルアレイＭＣＡの行及
び列アドレス方向の一方の側辺に沿って２本ずつ形成し
た場合を示すが、救済ラインの数や配列位置は図示の例
に限定されないことは言うまでもない。
簡単に説明する。図３はその一例の構成を概略的に示す
もので、被試験メモリＭＵＴは、メモリセルが行及び列
に配列されたメモリセルアレイ（主記憶部分）ＭＣＡに
加えて、このメモリセルアレイＭＣＡの周辺に形成され
た行アドレス（row address）救済ラインＳＲと列アド
レス（column address）救済ラインＳＣとを具備してい
る。これらメモリセルアレイＭＣＡ、行アドレス救済ラ
インＳＲ及び列アドレス救済ラインＳＣは同一の半導体
チップ内に形成される。この例では行及び列アドレス救
済ラインＳＲ及びＳＣをメモリセルアレイＭＣＡの行及
び列アドレス方向の一方の側辺に沿って２本ずつ形成し
た場合を示すが、救済ラインの数や配列位置は図示の例
に限定されないことは言うまでもない。
【００１１】被試験メモリＭＵＴの試験の結果、メモリ
セルアレイＭＣＡ内の例えばｉ番目の行アドレスライン
Ｒｉ（ｉは整数）に３個の不良メモリセルＸ１、Ｘ２、
Ｘ３が検出され、また、ｉ番目の列アドレスラインＣｉ
（ｉは整数）に３個の不良メモリセルＹ１、Ｙ２、Ｙ３
が検出されたとすると、行アドレスラインＲｉの電気接
続を２本の行アドレス救済ラインＳＲの何れか一方に変
更すれば、この不良のメモリセルが存在する行アドレス
ラインＲｉを救済することができる。同じく、列アドレ
スラインＣｉも２本の列アドレス救済ラインＳＣの何れ
か一方に電気接続を変更すれば、この不良のセルが存在
する列アドレスラインＣｉを救済することができる。
このように、リダンダンシ構成メモリはメモリセルアレ
イＭＣＡ内の不良メモリセルを行及び列アドレス救済ラ
インによって救済するように構成されているから、行ア
ドレスライン毎及び列アドレスライン毎の不良メモリセ
ル数を計数し、救済ラインの本数と比べることにより、
メモリセルアレイＭＣＡを救済できるか否かを判定する
ことができる。
セルアレイＭＣＡ内の例えばｉ番目の行アドレスライン
Ｒｉ（ｉは整数）に３個の不良メモリセルＸ１、Ｘ２、
Ｘ３が検出され、また、ｉ番目の列アドレスラインＣｉ
（ｉは整数）に３個の不良メモリセルＹ１、Ｙ２、Ｙ３
が検出されたとすると、行アドレスラインＲｉの電気接
続を２本の行アドレス救済ラインＳＲの何れか一方に変
更すれば、この不良のメモリセルが存在する行アドレス
ラインＲｉを救済することができる。同じく、列アドレ
スラインＣｉも２本の列アドレス救済ラインＳＣの何れ
か一方に電気接続を変更すれば、この不良のセルが存在
する列アドレスラインＣｉを救済することができる。
このように、リダンダンシ構成メモリはメモリセルアレ
イＭＣＡ内の不良メモリセルを行及び列アドレス救済ラ
インによって救済するように構成されているから、行ア
ドレスライン毎及び列アドレスライン毎の不良メモリセ
ル数を計数し、救済ラインの本数と比べることにより、
メモリセルアレイＭＣＡを救済できるか否かを判定する
ことができる。
【００１２】このため、従来の不良救済解析器６は、図
４に示すように、メモリセルアレイＭＣＡ内の行アドレ
スライン毎及び列アドレスライン毎の不良メモリセルの
数を行アドレス・フェイルカウンタ（ＲＦＣ：row addr
ess failure counter）３及び列アドレス・フェイルカ
ウンタ（ＣＦＣ：column address failure counter）４
で計数し、さらに、不良メモリセルの総数を総数フェイ
ルカウンタ（ＴＦＣ：total failure counter）８１で
計数し、これらの計数値から救済が可能か否かを判定し
ている。
４に示すように、メモリセルアレイＭＣＡ内の行アドレ
スライン毎及び列アドレスライン毎の不良メモリセルの
数を行アドレス・フェイルカウンタ（ＲＦＣ：row addr
ess failure counter）３及び列アドレス・フェイルカ
ウンタ（ＣＦＣ：column address failure counter）４
で計数し、さらに、不良メモリセルの総数を総数フェイ
ルカウンタ（ＴＦＣ：total failure counter）８１で
計数し、これらの計数値から救済が可能か否かを判定し
ている。
【００１３】なお、行アドレス・フェイルカウンタ３及
び列アドレス・フェイルカウンタ４は、実際には、不良
解析メモリ５０から読み出される行アドレスライン毎及
び列アドレスライン毎の不良メモリセルを表すフェイル
データの数をそれぞれ計数し、その計数値をそれらのフ
ェイル格納メモリにそれぞれ格納し、総数フェイルカウ
ンタ８１は、不良解析メモリ５０からフェイルデータが
読み出される毎に、その発生回数を積算し、その積算値
を総数フェイルカウンタ８１のフェイル総数格納メモリ
に記憶するように構成されている。
び列アドレス・フェイルカウンタ４は、実際には、不良
解析メモリ５０から読み出される行アドレスライン毎及
び列アドレスライン毎の不良メモリセルを表すフェイル
データの数をそれぞれ計数し、その計数値をそれらのフ
ェイル格納メモリにそれぞれ格納し、総数フェイルカウ
ンタ８１は、不良解析メモリ５０からフェイルデータが
読み出される毎に、その発生回数を積算し、その積算値
を総数フェイルカウンタ８１のフェイル総数格納メモリ
に記憶するように構成されている。
【００１４】
【発明が解決しようとする課題】被試験メモリＭＵＴを
救済できるか否かの不良救済解析器６における実際の解
析は、図５に示すように、メモリセルアレイＭＣＡを数
１０〜数１０００の救済ブロックＢに分割し、これら分
割した各救済ブロックＢ毎に行われるので、総数フェイ
ルカウンタ８１、行アドレス・フェイルカウンタ３及び
列アドレス・フェイルカウンタ４における不良メモリセ
ル数（フェイルデータ数）の計数は分割された救済ブロ
ック毎に行なわれる。この場合、フェイルデータ数の計
数は、各カウンタのフェイル格納メモリの記憶内容を読
み出し、その読み出した値に対して不良解析メモリ５０
の読み出しデータが“１"ならば（フェイルデータが読
み出されると）＋１し、フェイルデータが読み出されな
いときにはそのままの値を再びそれぞれのフェイル格納
メモリに書き込むことにより、行われる。よって、これ
らフェイルデータの計数値を格納するフェイル格納メモ
リは各救済ブロックＢ毎のフェイルデータ数の計数を行
う前に必ず初期化しなければならない。
救済できるか否かの不良救済解析器６における実際の解
析は、図５に示すように、メモリセルアレイＭＣＡを数
１０〜数１０００の救済ブロックＢに分割し、これら分
割した各救済ブロックＢ毎に行われるので、総数フェイ
ルカウンタ８１、行アドレス・フェイルカウンタ３及び
列アドレス・フェイルカウンタ４における不良メモリセ
ル数（フェイルデータ数）の計数は分割された救済ブロ
ック毎に行なわれる。この場合、フェイルデータ数の計
数は、各カウンタのフェイル格納メモリの記憶内容を読
み出し、その読み出した値に対して不良解析メモリ５０
の読み出しデータが“１"ならば（フェイルデータが読
み出されると）＋１し、フェイルデータが読み出されな
いときにはそのままの値を再びそれぞれのフェイル格納
メモリに書き込むことにより、行われる。よって、これ
らフェイルデータの計数値を格納するフェイル格納メモ
リは各救済ブロックＢ毎のフェイルデータ数の計数を行
う前に必ず初期化しなければならない。
【００１５】図５において、○が付けられた救済ブロッ
クは不良メモリセルが１個も存在しなかった救済ブロッ
クを示し、×が付けられた救済ブロックは不良メモリセ
ルが１個以上存在する救済ブロックを示す。また、被試
験メモリの不良救済解析は各救済ブロック毎に行われる
から、各救済ブロックを指定するブロックアドレスが必
要となる。図５において、救済ブロックＢに付された符
号＃０、＃１、＃２、・・・、＃１Ｆはブロックアドレ
スを示す。各救済ブロック毎に計数された不良メモリセ
ル数は、各ブロックアドレスと同じアドレスを有するブ
ロックフェイルメモリＢＦＭのメモリセルに記憶され
る。
クは不良メモリセルが１個も存在しなかった救済ブロッ
クを示し、×が付けられた救済ブロックは不良メモリセ
ルが１個以上存在する救済ブロックを示す。また、被試
験メモリの不良救済解析は各救済ブロック毎に行われる
から、各救済ブロックを指定するブロックアドレスが必
要となる。図５において、救済ブロックＢに付された符
号＃０、＃１、＃２、・・・、＃１Ｆはブロックアドレ
スを示す。各救済ブロック毎に計数された不良メモリセ
ル数は、各ブロックアドレスと同じアドレスを有するブ
ロックフェイルメモリＢＦＭのメモリセルに記憶され
る。
【００１６】近年、被試験メモリの大容量化が進み、救
済ブロックの個数及び大きさが増大する傾向にあり、こ
れに伴って不良メモリセルの計数値を格納するフェイル
格納メモリの容量も増大している。このため、これらフ
ェイル格納メモリの初期化に時間が掛かり、被試験メモ
リの不良救済解析に要する時間が長くなってしまうと言
う難点があった。よって、これらフェイル格納メモリの
データの初期化に必要な時間を短縮し、不良救済解析を
高速化することが要請されている。
済ブロックの個数及び大きさが増大する傾向にあり、こ
れに伴って不良メモリセルの計数値を格納するフェイル
格納メモリの容量も増大している。このため、これらフ
ェイル格納メモリの初期化に時間が掛かり、被試験メモ
リの不良救済解析に要する時間が長くなってしまうと言
う難点があった。よって、これらフェイル格納メモリの
データの初期化に必要な時間を短縮し、不良救済解析を
高速化することが要請されている。
【００１７】この発明の１つの目的は、リダンダンシ構
成のメモリの不良救済解析を高速に実行することができ
る不良救済解析器を備えたメモリ試験装置を提供するこ
とである。この発明の他の目的は、被試験メモリの不良
メモリセルを表すフェイルデータの計数に先だってこの
フェイルデータの計数値を格納するメモリの初期化を必
要としない不良救済解析器を備えたメモリ試験装置を提
供することである。
成のメモリの不良救済解析を高速に実行することができ
る不良救済解析器を備えたメモリ試験装置を提供するこ
とである。この発明の他の目的は、被試験メモリの不良
メモリセルを表すフェイルデータの計数に先だってこの
フェイルデータの計数値を格納するメモリの初期化を必
要としない不良救済解析器を備えたメモリ試験装置を提
供することである。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明においては、被試験メモリの
不良メモリセルを表すフェイルデータを格納する不良解
析メモリと、この不良解析メモリに格納されたフェイル
データに基づいて試験済みメモリの不良救済解析を行う
不良救済解析器とを具備するメモリ試験装置において、
上記不良救済解析器が、上記不良解析メモリから読み出
されたフェイルデータ数を格納するフェイル格納メモリ
と、このフェイル格納メモリの各アドレスから１回目に
読み出された読み出しデータの値を０として出力する出
力変更回路とを具備する半導体メモリ試験装置が提供さ
れる。
に、請求項１に記載の発明においては、被試験メモリの
不良メモリセルを表すフェイルデータを格納する不良解
析メモリと、この不良解析メモリに格納されたフェイル
データに基づいて試験済みメモリの不良救済解析を行う
不良救済解析器とを具備するメモリ試験装置において、
上記不良救済解析器が、上記不良解析メモリから読み出
されたフェイルデータ数を格納するフェイル格納メモリ
と、このフェイル格納メモリの各アドレスから１回目に
読み出された読み出しデータの値を０として出力する出
力変更回路とを具備する半導体メモリ試験装置が提供さ
れる。
【００１９】上記出力変更回路は、上記フェイル格納メ
モリの各アドレスから１回目にデータが読み出されると
きに初期化信号を発生する初期化コントローラと、この
初期化コントローラから初期化信号が到来しない場合に
は上記フェイル格納メモリの出力をそのまま出力すると
共に、初期化信号が到来した場合には０を出力するデー
タコントローラとによって構成されている。
モリの各アドレスから１回目にデータが読み出されると
きに初期化信号を発生する初期化コントローラと、この
初期化コントローラから初期化信号が到来しない場合に
は上記フェイル格納メモリの出力をそのまま出力すると
共に、初期化信号が到来した場合には０を出力するデー
タコントローラとによって構成されている。
【００２０】好ましい一実施例においては、上記不良解
析メモリから読み出されたフェイルデータの数を格納す
るフェイル格納メモリは、上記不良解析メモリの行アド
レスライン毎のフェイルデータ数を計数する行アドレス
・フェイルカウンタに設けられた行フェイル格納メモリ
と、列アドレスライン毎のフェイルデータ数を計数する
列アドレス・フェイルカウンタに設けられた列フェイル
格納メモリと、フェイルデータの総数を計数する総数フ
ェイルカウンタに設けられたフェイル総数格納メモリで
ある。
析メモリから読み出されたフェイルデータの数を格納す
るフェイル格納メモリは、上記不良解析メモリの行アド
レスライン毎のフェイルデータ数を計数する行アドレス
・フェイルカウンタに設けられた行フェイル格納メモリ
と、列アドレスライン毎のフェイルデータ数を計数する
列アドレス・フェイルカウンタに設けられた列フェイル
格納メモリと、フェイルデータの総数を計数する総数フ
ェイルカウンタに設けられたフェイル総数格納メモリで
ある。
【００２１】また、上記出力変更回路は、上記行フェイ
ル格納メモリをアクセスする行カウンタアドレス信号が
０であるときには上記列アドレス・フェイルカウンタに
初期化信号を印加し、上記列フェイル格納メモリをアク
セスする列カウンタアドレス信号が０であるときには上
記行アドレス・フェイルカウンタに初期化信号を印加
し、上記行カウンタアドレス信号及び上記列カウンタア
ドレス信号が共に０であるときには上記総数フェイルカ
ウンタに初期化信号を印加する初期化コントローラと、
上記各フェイルカウンタにそれぞれ設けられ、上記初期
化コントローラから初期化信号が印加されない場合には
上記フェイル格納メモリから読み出された出力をそのま
ま出力すると共に、初期化信号が印加された場合には０
を出力するデータコントローラとによって構成されてい
る。
ル格納メモリをアクセスする行カウンタアドレス信号が
０であるときには上記列アドレス・フェイルカウンタに
初期化信号を印加し、上記列フェイル格納メモリをアク
セスする列カウンタアドレス信号が０であるときには上
記行アドレス・フェイルカウンタに初期化信号を印加
し、上記行カウンタアドレス信号及び上記列カウンタア
ドレス信号が共に０であるときには上記総数フェイルカ
ウンタに初期化信号を印加する初期化コントローラと、
上記各フェイルカウンタにそれぞれ設けられ、上記初期
化コントローラから初期化信号が印加されない場合には
上記フェイル格納メモリから読み出された出力をそのま
ま出力すると共に、初期化信号が印加された場合には０
を出力するデータコントローラとによって構成されてい
る。
【００２２】上記不良救済解析器は、入力される行アド
レスデータ及び列アドレスデータに基づいて上記総数フ
ェイルカウンタのフェイル総数格納メモリをアクセスす
る総数カウンタアドレス信号をフォーマットして出力す
るＴＦＣアドレスフォーマッタと、入力される行アドレ
スデータ及び上記総数カウンタアドレス信号に基づいて
上記行アドレス・フェイルカウンタの行フェイル格納メ
モリをアクセスする行カウンタアドレス信号をフォーマ
ットして出力するＲＦＣアドレスフォーマッタと、入力
される列アドレスデータ及び上記総数カウンタアドレス
信号に基づいて上記列アドレス・フェイルカウンタの列
フェイル格納メモリをアクセスする列カウンタアドレス
信号をフォーマットして出力するＣＦＣアドレスフォー
マッタとをさらに含み、上記初期化コントローラは、上
記ＲＦＣアドレスフォーマッタから供給される行カウン
タアドレス信号及び上記ＣＦＣアドレスフォーマッタか
ら供給される列カウンタアドレス信号に基づいて上記初
期化信号を生成し、上記行アドレス・フェイルカウン
タ、上記列アドレス・フェイルカウンタ及び上記総数フ
ェイルカウンタはそれぞれ、上記データコントローラの
出力に上記不良解析メモリの出力を加算し、その加算結
果を上記行フェイル格納メモリ、上記列フェイル格納メ
モリ及び上記フェイル総数格納メモリに供給する加算器
をそれぞれ含んでいる。
レスデータ及び列アドレスデータに基づいて上記総数フ
ェイルカウンタのフェイル総数格納メモリをアクセスす
る総数カウンタアドレス信号をフォーマットして出力す
るＴＦＣアドレスフォーマッタと、入力される行アドレ
スデータ及び上記総数カウンタアドレス信号に基づいて
上記行アドレス・フェイルカウンタの行フェイル格納メ
モリをアクセスする行カウンタアドレス信号をフォーマ
ットして出力するＲＦＣアドレスフォーマッタと、入力
される列アドレスデータ及び上記総数カウンタアドレス
信号に基づいて上記列アドレス・フェイルカウンタの列
フェイル格納メモリをアクセスする列カウンタアドレス
信号をフォーマットして出力するＣＦＣアドレスフォー
マッタとをさらに含み、上記初期化コントローラは、上
記ＲＦＣアドレスフォーマッタから供給される行カウン
タアドレス信号及び上記ＣＦＣアドレスフォーマッタか
ら供給される列カウンタアドレス信号に基づいて上記初
期化信号を生成し、上記行アドレス・フェイルカウン
タ、上記列アドレス・フェイルカウンタ及び上記総数フ
ェイルカウンタはそれぞれ、上記データコントローラの
出力に上記不良解析メモリの出力を加算し、その加算結
果を上記行フェイル格納メモリ、上記列フェイル格納メ
モリ及び上記フェイル総数格納メモリに供給する加算器
をそれぞれ含んでいる。
【００２３】
【発明の実施の形態】以下、この発明の好ましい実施の
形態について、その要部である不良解析メモリ及び不良
救済解析器の構成を示す図１を参照して詳細に説明す
る。不良解析メモリ５０は、図２に示したパターン発生
器２０から供給されるアドレスデータ（論理アドレス）
ＡＤＲＤを物理アドレス信号ＡＤＲに変換するためのＡ
ＦＭアドレスフォーマッタ５２と、被試験メモリＭＵＴ
の不良メモリセルを表すフェイルデータを記憶するアド
レスフェイルメモリ（ＡＦＭ）５と、このアドレスフェ
イルメモリ５の全アドレスを指定することができるアド
レス信号を出力するＡＦＭアドレスポインタ５３と、こ
のＡＦＭアドレスポインタ５３から出力されるアドレス
信号とＡＦＭアドレスフォーマッタ５２から出力される
アドレス信号ＡＤＲとを切り替えてアドレスフェイルメ
モリ５に与えるマルチプレクサ５４と、アドレスフェイ
ルメモリ５に対するフェイルデータの書き込み動作を制
御するＡＮＤゲート５５とによって構成されている。
形態について、その要部である不良解析メモリ及び不良
救済解析器の構成を示す図１を参照して詳細に説明す
る。不良解析メモリ５０は、図２に示したパターン発生
器２０から供給されるアドレスデータ（論理アドレス）
ＡＤＲＤを物理アドレス信号ＡＤＲに変換するためのＡ
ＦＭアドレスフォーマッタ５２と、被試験メモリＭＵＴ
の不良メモリセルを表すフェイルデータを記憶するアド
レスフェイルメモリ（ＡＦＭ）５と、このアドレスフェ
イルメモリ５の全アドレスを指定することができるアド
レス信号を出力するＡＦＭアドレスポインタ５３と、こ
のＡＦＭアドレスポインタ５３から出力されるアドレス
信号とＡＦＭアドレスフォーマッタ５２から出力される
アドレス信号ＡＤＲとを切り替えてアドレスフェイルメ
モリ５に与えるマルチプレクサ５４と、アドレスフェイ
ルメモリ５に対するフェイルデータの書き込み動作を制
御するＡＮＤゲート５５とによって構成されている。
【００２４】ＡＦＭアドレスフォーマッタ５２は、パタ
ーン発生器２０から供給される行アドレスデータＸｉ
（ｉは整数）及び列アドレスデータＹｉ（ｉは整数）か
らアドレスフェイルメモリ５をアクセスするアドレス信
号ＡＤＲ（図２の波形整形器３０から出力されるアドレ
ス信号ＡＤＲと同じアドレス信号）をフォーマットし、
マルチプレクサ５４に供給する。マルチプレクサ５４
は、被試験メモリＭＵＴのテスト時には、ＡＦＭアドレ
スフォーマッタ５２から供給されるアドレス信号ＡＤＲ
をアドレスフェイルメモリ５のアドレス入力端子Ａｎに
印加し、試験済みメモリの不良救済解析時には、ＡＦＭ
アドレスポインタ５３から供給されるアドレス信号をア
ドレスフェイルメモリ５のアドレス入力端子Ａｎに印加
する。
ーン発生器２０から供給される行アドレスデータＸｉ
（ｉは整数）及び列アドレスデータＹｉ（ｉは整数）か
らアドレスフェイルメモリ５をアクセスするアドレス信
号ＡＤＲ（図２の波形整形器３０から出力されるアドレ
ス信号ＡＤＲと同じアドレス信号）をフォーマットし、
マルチプレクサ５４に供給する。マルチプレクサ５４
は、被試験メモリＭＵＴのテスト時には、ＡＦＭアドレ
スフォーマッタ５２から供給されるアドレス信号ＡＤＲ
をアドレスフェイルメモリ５のアドレス入力端子Ａｎに
印加し、試験済みメモリの不良救済解析時には、ＡＦＭ
アドレスポインタ５３から供給されるアドレス信号をア
ドレスフェイルメモリ５のアドレス入力端子Ａｎに印加
する。
【００２５】ＡＮＤゲート５５の一方の入力端子には、
図２の論理比較器４０からフェイル信号ＦＡＩＬが印加
され、その他方の入力端子には書き込みタイミング信号
ＷＲＩＴＥ１が印加される。フェイル信号ＦＡＩＬが印
加され、書き込みタイミング信号ＷＲＩＴＥ１が印加さ
れると、ＡＮＤゲート５５は、この書き込みタイミング
信号のタイミングで、アドレスフェイルメモリ５のライ
トイネーブル端子ＷＥにライトイネーブル信号を出力
し、データ入力端子Ｄｉに常時印加されているフェイル
データ“１"の書き込みを可能にする。その結果、アド
レスフォーマッタ５２からのアドレス信号ＡＤＲによっ
て指定されたアドレスフェイルメモリ５のアドレスに、
フェイルデータ“１"が書き込まれる。よって、被試験
メモリＭＵＴの不良メモリセルのアドレスと同じアドレ
スフェイルメモリ５のアドレスに、不良メモリセルの発
生を表すフェイルデータ“１"が記憶されることにな
る。
図２の論理比較器４０からフェイル信号ＦＡＩＬが印加
され、その他方の入力端子には書き込みタイミング信号
ＷＲＩＴＥ１が印加される。フェイル信号ＦＡＩＬが印
加され、書き込みタイミング信号ＷＲＩＴＥ１が印加さ
れると、ＡＮＤゲート５５は、この書き込みタイミング
信号のタイミングで、アドレスフェイルメモリ５のライ
トイネーブル端子ＷＥにライトイネーブル信号を出力
し、データ入力端子Ｄｉに常時印加されているフェイル
データ“１"の書き込みを可能にする。その結果、アド
レスフォーマッタ５２からのアドレス信号ＡＤＲによっ
て指定されたアドレスフェイルメモリ５のアドレスに、
フェイルデータ“１"が書き込まれる。よって、被試験
メモリＭＵＴの不良メモリセルのアドレスと同じアドレ
スフェイルメモリ５のアドレスに、不良メモリセルの発
生を表すフェイルデータ“１"が記憶されることにな
る。
【００２６】このように、アドレスフェイルメモリ５
は、論理比較器４０からフェイル信号ＦＡＩＬが出力さ
れる毎に、そのとき被試験メモリＭＵＴに与えられてい
るアドレス信号ＡＤＲと同じアドレス信号によってアク
セスされるので、被試験メモリＭＵＴの不良メモリセル
のアドレスと同じアドレスフェイルメモリ５のアドレス
に論理“１"のフェイルデータが書き込まれる。よっ
て、試験が終了した時点では被試験メモリＭＵＴの不良
メモリセルの全てのアドレスがアドレスフェイルメモリ
５に、論理“１"のフェイルデータとして書き込まれる
ことになる。
は、論理比較器４０からフェイル信号ＦＡＩＬが出力さ
れる毎に、そのとき被試験メモリＭＵＴに与えられてい
るアドレス信号ＡＤＲと同じアドレス信号によってアク
セスされるので、被試験メモリＭＵＴの不良メモリセル
のアドレスと同じアドレスフェイルメモリ５のアドレス
に論理“１"のフェイルデータが書き込まれる。よっ
て、試験が終了した時点では被試験メモリＭＵＴの不良
メモリセルの全てのアドレスがアドレスフェイルメモリ
５に、論理“１"のフェイルデータとして書き込まれる
ことになる。
【００２７】不良救済解析器６は、この不良救済解析器
６において使用される行アドレスを発生する行アドレス
発生器３２と、同じくこの不良救済解析器６において使
用される列アドレスを発生する列アドレス発生器４２
と、行アドレス発生器３２が全ての行のアドレスデータ
を発生したときにこれを検出して桁上げ信号を出力する
キャリーセレクタ（桁上げ検出器）９と、被試験メモリ
の行アドレスライン毎の不良メモリセル数を計数する行
アドレス・フェイルカウンタ（ＲＦＣ）３と、列アドレ
ス毎の不良メモリセル数を計数する列アドレス・フェイ
ルカウンタ（ＣＦＣ）４と、不良メモリセルの総数を計
数する総数フェイルカウンタ（ＴＦＣ）８１と、行アド
レス・フェイルカウンタ３をアクセスする行カウンタア
ドレス信号Ｂ−ＲＡＤＲを生成するＲＦＣアドレスフォ
ーマッタ３３と、列アドレス・フェイルカウンタ４をア
クセスする列カウンタアドレス信号Ｂ−ＣＡＤＲを生成
するＣＦＣアドレスフォーマッタ４３と、総数フェイル
カウンタ８１をアクセスする総数カウンタアドレス信号
Ｂ−ＴＡＤＲを生成するＴＦＣアドレスフォーマッタ８
２とを含む。
６において使用される行アドレスを発生する行アドレス
発生器３２と、同じくこの不良救済解析器６において使
用される列アドレスを発生する列アドレス発生器４２
と、行アドレス発生器３２が全ての行のアドレスデータ
を発生したときにこれを検出して桁上げ信号を出力する
キャリーセレクタ（桁上げ検出器）９と、被試験メモリ
の行アドレスライン毎の不良メモリセル数を計数する行
アドレス・フェイルカウンタ（ＲＦＣ）３と、列アドレ
ス毎の不良メモリセル数を計数する列アドレス・フェイ
ルカウンタ（ＣＦＣ）４と、不良メモリセルの総数を計
数する総数フェイルカウンタ（ＴＦＣ）８１と、行アド
レス・フェイルカウンタ３をアクセスする行カウンタア
ドレス信号Ｂ−ＲＡＤＲを生成するＲＦＣアドレスフォ
ーマッタ３３と、列アドレス・フェイルカウンタ４をア
クセスする列カウンタアドレス信号Ｂ−ＣＡＤＲを生成
するＣＦＣアドレスフォーマッタ４３と、総数フェイル
カウンタ８１をアクセスする総数カウンタアドレス信号
Ｂ−ＴＡＤＲを生成するＴＦＣアドレスフォーマッタ８
２とを含む。
【００２８】行アドレス・フェイルカウンタ３はアドレ
スフェイルメモリ５に格納された各行毎のフェイルデー
タの数を格納する行フェイル格納メモリ３５と、後述す
るデータコントローラ３４と、加算器３１とから構成さ
れており、列アドレス・フェイルカウンタ４はアドレス
フェイルメモリ５に格納された各列毎のフェイルデータ
の数を格納する列フェイル格納メモリ４５と、後述する
データコントローラ４４と、加算器４１とから構成され
ており、総数フェイルカウンタ８１はフェイルデータの
総数を格納するフェイル総数格納メモリ８３と、後述す
るデータコントローラ８４と、加算器８５とから構成さ
れている。
スフェイルメモリ５に格納された各行毎のフェイルデー
タの数を格納する行フェイル格納メモリ３５と、後述す
るデータコントローラ３４と、加算器３１とから構成さ
れており、列アドレス・フェイルカウンタ４はアドレス
フェイルメモリ５に格納された各列毎のフェイルデータ
の数を格納する列フェイル格納メモリ４５と、後述する
データコントローラ４４と、加算器４１とから構成され
ており、総数フェイルカウンタ８１はフェイルデータの
総数を格納するフェイル総数格納メモリ８３と、後述す
るデータコントローラ８４と、加算器８５とから構成さ
れている。
【００２９】なお、行アドレス発生器３２、列アドレス
発生器４２及びＡＦＭアドレスポインタ５３は基準クロ
ックＣＬＫによって同期して動作する。キャリーセレク
タ９は行アドレス発生器３２が出力する行アドレスデー
タＲＡＤＲＤを構成する所定数のビットが全て“１"に
達する毎に（最終行の行アドレスデータが出力される毎
に）桁上げ信号を出力し、この桁上げ信号を列アドレス
発生器４２の桁上げ信号入力端子Ｃｉに与える。列アド
レス発生器４２は、桁上げ信号を受信する毎に、列アド
レスを＋１ずつ増加（インクリメント）させ、それに対
応した列アドレスデータＣＡＤＲＤを出力する。
発生器４２及びＡＦＭアドレスポインタ５３は基準クロ
ックＣＬＫによって同期して動作する。キャリーセレク
タ９は行アドレス発生器３２が出力する行アドレスデー
タＲＡＤＲＤを構成する所定数のビットが全て“１"に
達する毎に（最終行の行アドレスデータが出力される毎
に）桁上げ信号を出力し、この桁上げ信号を列アドレス
発生器４２の桁上げ信号入力端子Ｃｉに与える。列アド
レス発生器４２は、桁上げ信号を受信する毎に、列アド
レスを＋１ずつ増加（インクリメント）させ、それに対
応した列アドレスデータＣＡＤＲＤを出力する。
【００３０】ＴＦＣアドレスフォーマッタ８２は、行ア
ドレス発生器３２が出力する行アドレスデータＲＡＤＲ
Ｄ及び列アドレス発生器４２が出力する列アドレスデー
タＣＡＤＲＤに基づいて、総数フェイルカウンタ８１の
フェイル総数格納メモリ８３をアクセスする総数カウン
タアドレス信号Ｂ−ＴＡＤＲをフォーマットして出力す
る。この総数カウンタアドレス信号Ｂ−ＴＡＤＲは、被
試験メモリＭＵＴのメモリセルアレイＭＣＡの細分化さ
れた数１０〜数１０００の救済ブロックのうちの特定の
１つの救済ブロックを指示するアドレス信号である。総
数カウンタアドレス信号Ｂ−ＴＡＤＲはフェイル総数格
納メモリ８３のアドレス入力端子Ａｎに供給され、特定
の１つの救済ブロックを指定すると共に、ＲＦＣアドレ
スフォーマッタ３３及びＣＦＣアドレスフォーマッタ４
３にも与えられる。
ドレス発生器３２が出力する行アドレスデータＲＡＤＲ
Ｄ及び列アドレス発生器４２が出力する列アドレスデー
タＣＡＤＲＤに基づいて、総数フェイルカウンタ８１の
フェイル総数格納メモリ８３をアクセスする総数カウン
タアドレス信号Ｂ−ＴＡＤＲをフォーマットして出力す
る。この総数カウンタアドレス信号Ｂ−ＴＡＤＲは、被
試験メモリＭＵＴのメモリセルアレイＭＣＡの細分化さ
れた数１０〜数１０００の救済ブロックのうちの特定の
１つの救済ブロックを指示するアドレス信号である。総
数カウンタアドレス信号Ｂ−ＴＡＤＲはフェイル総数格
納メモリ８３のアドレス入力端子Ａｎに供給され、特定
の１つの救済ブロックを指定すると共に、ＲＦＣアドレ
スフォーマッタ３３及びＣＦＣアドレスフォーマッタ４
３にも与えられる。
【００３１】ＲＦＣアドレスフォーマッタ３３は、行ア
ドレス発生器３２から出力される行アドレスデータＲＡ
ＤＲＤとＴＦＣアドレスフォーマッタ８２から出力され
る総数カウンタアドレス信号Ｂ−ＴＡＤＲとに基づい
て、行カウンタアドレス信号Ｂ−ＲＡＤＲをフォーマッ
トして出力し、行アドレス・フェイルカウンタ３の行フ
ェイル格納メモリ３５のアドレス入力端子Ａｎに印加す
る。この行カウンタアドレス信号Ｂ−ＲＡＤＲはどの救
済ブロックのどの行かを指示するアドレス信号であり、
救済ブロックアドレス信号（総数カウンタアドレス信号
Ｂ−ＴＡＤＲ）と特定された救済ブロックの行アドレス
信号（行カウンタアドレス信号Ｂ−ＲＡＤＲ）とよりな
る。
ドレス発生器３２から出力される行アドレスデータＲＡ
ＤＲＤとＴＦＣアドレスフォーマッタ８２から出力され
る総数カウンタアドレス信号Ｂ−ＴＡＤＲとに基づい
て、行カウンタアドレス信号Ｂ−ＲＡＤＲをフォーマッ
トして出力し、行アドレス・フェイルカウンタ３の行フ
ェイル格納メモリ３５のアドレス入力端子Ａｎに印加す
る。この行カウンタアドレス信号Ｂ−ＲＡＤＲはどの救
済ブロックのどの行かを指示するアドレス信号であり、
救済ブロックアドレス信号（総数カウンタアドレス信号
Ｂ−ＴＡＤＲ）と特定された救済ブロックの行アドレス
信号（行カウンタアドレス信号Ｂ−ＲＡＤＲ）とよりな
る。
【００３２】ＣＦＣアドレスフォーマッタ４３は、列ア
ドレス発生器４２から出力される列アドレスデータＣＡ
ＤＲＤとＴＦＣアドレスフォーマッタ８２から出力され
る総数カウンタアドレス信号Ｂ−ＴＡＤＲとに基づい
て、列カウンタアドレス信号Ｂ−ＣＡＤＲをフォーマッ
トして出力し、列アドレス・フェイルカウンタ４の列フ
ェイル格納メモリ４５のアドレス入力端子Ａｎに印加す
る。この列カウンタアドレス信号Ｂ−ＣＡＤＲはどの救
済ブロックのどの列かを指示するアドレス信号であり、
救済ブロックアドレス信号（総数カウンタアドレス信号
Ｂ−ＴＡＤＲ）と特定された救済ブロックの列アドレス
信号（列カウンタアドレス信号Ｂ−ＣＡＤＲ）とよりな
る。
ドレス発生器４２から出力される列アドレスデータＣＡ
ＤＲＤとＴＦＣアドレスフォーマッタ８２から出力され
る総数カウンタアドレス信号Ｂ−ＴＡＤＲとに基づい
て、列カウンタアドレス信号Ｂ−ＣＡＤＲをフォーマッ
トして出力し、列アドレス・フェイルカウンタ４の列フ
ェイル格納メモリ４５のアドレス入力端子Ａｎに印加す
る。この列カウンタアドレス信号Ｂ−ＣＡＤＲはどの救
済ブロックのどの列かを指示するアドレス信号であり、
救済ブロックアドレス信号（総数カウンタアドレス信号
Ｂ−ＴＡＤＲ）と特定された救済ブロックの列アドレス
信号（列カウンタアドレス信号Ｂ−ＣＡＤＲ）とよりな
る。
【００３３】この発明においては、行フェイル格納メモ
リ、列フェイル格納メモリ及びフェイル総数格納メモリ
からそれぞれ読み出されるデータの値を、初回読み出し
時のみ０として出力する出力変更回路を不良救済解析器
６に設けた点を特徴とするものである。例示の実施例で
は、この出力変更回路は、ＲＦＣアドレスフォーマッタ
３３から出力される行カウンタアドレス信号Ｂ−ＲＡＤ
ＲとＣＦＣアドレスフォーマッタ４３から出力される列
カウンタアドレス信号Ｂ−ＣＡＤＲとが入力され、これ
らアドレス信号に基づいて初期化信号を出力する初期化
コントローラ７と、この初期化コントローラ７から出力
される初期化信号がそれぞれ印加される行アドレス・フ
ェイルカウンタ３のデータコントローラ３４と、列アド
レス・フェイルカウンタ４のデータコントローラ４４
と、総数フェイルカウンタ８１のデータコントローラ８
４とによって構成されている。
リ、列フェイル格納メモリ及びフェイル総数格納メモリ
からそれぞれ読み出されるデータの値を、初回読み出し
時のみ０として出力する出力変更回路を不良救済解析器
６に設けた点を特徴とするものである。例示の実施例で
は、この出力変更回路は、ＲＦＣアドレスフォーマッタ
３３から出力される行カウンタアドレス信号Ｂ−ＲＡＤ
ＲとＣＦＣアドレスフォーマッタ４３から出力される列
カウンタアドレス信号Ｂ−ＣＡＤＲとが入力され、これ
らアドレス信号に基づいて初期化信号を出力する初期化
コントローラ７と、この初期化コントローラ７から出力
される初期化信号がそれぞれ印加される行アドレス・フ
ェイルカウンタ３のデータコントローラ３４と、列アド
レス・フェイルカウンタ４のデータコントローラ４４
と、総数フェイルカウンタ８１のデータコントローラ８
４とによって構成されている。
【００３４】この初期化コントローラ７は、この実施例
では、行アドレス・フェイルカウンタ３のデータコント
ローラ３４に対しては、ＣＦＣアドレスフォーマッタ４
３から出力される列カウンタアドレス信号Ｂ−ＣＡＤＲ
中の、救済ブロックを特定する総数カウンタアドレス信
号Ｂ−ＴＡＤＲを除く部分が０のときに、つまり、特定
される救済ブロックに対する列カウンタアドレス信号を
構成する所定数のビットが全て０であるときに（第１番
目の列カウンタアドレス信号に相当する）、初期化信号
を出力し、また、列アドレス・フェイルカウンタ４のデ
ータコントローラ４４に対しては、ＲＦＣアドレスフォ
ーマッタ３３から出力される行カウンタアドレス信号Ｂ
−ＲＡＤＲ中の、救済ブロックを特定する総数カウンタ
アドレス信号Ｂ−ＴＡＤＲを除く部分が０のときに、つ
まり、特定される救済ブロックに対する行カウンタアド
レス信号を構成する所定数のビットが全て０であるとき
に（第１番目の行カウンタアドレス信号に相当する）、
初期化信号を出力し、さらに、総数フェイルカウンタ８
１のデータコントローラ８４に対しては、データコント
ローラ３４及びデータコントローラ４４に対する初期化
条件が共に成立したときに、即ち、列カウンタアドレス
信号Ｂ−ＣＡＤＲ中の総数カウンタアドレス信号Ｂ−Ｔ
ＡＤＲを除く部分が０で、かつ行カウンタアドレス信号
Ｂ−ＲＡＤＲ中の総数カウンタアドレス信号Ｂ−ＴＡＤ
Ｒを除く部分が０であるときに、初期化信号を出力する
ように構成されている。
では、行アドレス・フェイルカウンタ３のデータコント
ローラ３４に対しては、ＣＦＣアドレスフォーマッタ４
３から出力される列カウンタアドレス信号Ｂ−ＣＡＤＲ
中の、救済ブロックを特定する総数カウンタアドレス信
号Ｂ−ＴＡＤＲを除く部分が０のときに、つまり、特定
される救済ブロックに対する列カウンタアドレス信号を
構成する所定数のビットが全て０であるときに（第１番
目の列カウンタアドレス信号に相当する）、初期化信号
を出力し、また、列アドレス・フェイルカウンタ４のデ
ータコントローラ４４に対しては、ＲＦＣアドレスフォ
ーマッタ３３から出力される行カウンタアドレス信号Ｂ
−ＲＡＤＲ中の、救済ブロックを特定する総数カウンタ
アドレス信号Ｂ−ＴＡＤＲを除く部分が０のときに、つ
まり、特定される救済ブロックに対する行カウンタアド
レス信号を構成する所定数のビットが全て０であるとき
に（第１番目の行カウンタアドレス信号に相当する）、
初期化信号を出力し、さらに、総数フェイルカウンタ８
１のデータコントローラ８４に対しては、データコント
ローラ３４及びデータコントローラ４４に対する初期化
条件が共に成立したときに、即ち、列カウンタアドレス
信号Ｂ−ＣＡＤＲ中の総数カウンタアドレス信号Ｂ−Ｔ
ＡＤＲを除く部分が０で、かつ行カウンタアドレス信号
Ｂ−ＲＡＤＲ中の総数カウンタアドレス信号Ｂ−ＴＡＤ
Ｒを除く部分が０であるときに、初期化信号を出力する
ように構成されている。
【００３５】一方、行アドレス・フェイルカウンタ３の
データコントローラ３４は、初期化コントローラ７から
初期化信号が到来しない場合には行フェイル格納メモリ
３５の出力をそのまま加算器３１に出力するが、初期化
信号が到来した場合には０を加算器３１に出力するよう
に構成されている。また、列アドレス・フェイルカウン
タ４のデータコントローラ４４は、初期化コントローラ
７から初期化信号が到来しない場合には列フェイル格納
メモリ４５の出力をそのまま加算器４１に出力するが、
初期化信号が到来した場合には０を加算器４１に出力す
るように構成されている。さらに、総数フェイルカウン
タ８１のデータコントローラ８４は、初期化コントロー
ラ７から初期化信号が到来しない場合にはフェイル総数
格納メモリ８３の出力をそのまま加算器８５に出力する
が、初期化信号が到来した場合には０を加算器８５に出
力するように構成されている。
データコントローラ３４は、初期化コントローラ７から
初期化信号が到来しない場合には行フェイル格納メモリ
３５の出力をそのまま加算器３１に出力するが、初期化
信号が到来した場合には０を加算器３１に出力するよう
に構成されている。また、列アドレス・フェイルカウン
タ４のデータコントローラ４４は、初期化コントローラ
７から初期化信号が到来しない場合には列フェイル格納
メモリ４５の出力をそのまま加算器４１に出力するが、
初期化信号が到来した場合には０を加算器４１に出力す
るように構成されている。さらに、総数フェイルカウン
タ８１のデータコントローラ８４は、初期化コントロー
ラ７から初期化信号が到来しない場合にはフェイル総数
格納メモリ８３の出力をそのまま加算器８５に出力する
が、初期化信号が到来した場合には０を加算器８５に出
力するように構成されている。
【００３６】行アドレス・フェイルカウンタ３の加算器
３１は、不良解析メモリ５０のアドレスフェイルメモリ
５からフェイルデータ（“１"）が読み出されると、デ
ータコントローラ３４の出力値に＋１を加算し、この加
算値を行フェイル格納メモリ３５のデータ入力端子Ｄｉ
に与える。アドレスフェイルメモリ５からフェイルデー
タが読み出されないときには、データコントローラ３４
の出力値をそのまま行フェイル格納メモリ３５のデータ
入力端子Ｄｉに与える。同様に、列アドレス・フェイル
カウンタ４の加算器４１は、不良解析メモリ５０のアド
レスフェイルメモリ５からフェイルデータが読み出され
ると、データコントローラ４４の出力値に＋１を加算
し、この加算値を列フェイル格納メモリ４５のデータ入
力端子Ｄｉに与え、アドレスフェイルメモリ５からフェ
イルデータが読み出されないときには、データコントロ
ーラ４４の出力値をそのまま列フェイル格納メモリ４５
のデータ入力端子Ｄｉに与える。総数フェイルカウンタ
８１の加算器８５は、不良解析メモリ５０のアドレスフ
ェイルメモリ５からフェイルデータが読み出されると、
データコントローラ８４の出力値に＋１を加算し、この
加算値をフェイル総数格納メモリ８３のデータ入力端子
Ｄｉに与え、アドレスフェイルメモリ５からフェイルデ
ータが読み出されないときには、データコントローラ８
４の出力値をそのままフェイル総数格納メモリ８３のデ
ータ入力端子Ｄｉに与える。
３１は、不良解析メモリ５０のアドレスフェイルメモリ
５からフェイルデータ（“１"）が読み出されると、デ
ータコントローラ３４の出力値に＋１を加算し、この加
算値を行フェイル格納メモリ３５のデータ入力端子Ｄｉ
に与える。アドレスフェイルメモリ５からフェイルデー
タが読み出されないときには、データコントローラ３４
の出力値をそのまま行フェイル格納メモリ３５のデータ
入力端子Ｄｉに与える。同様に、列アドレス・フェイル
カウンタ４の加算器４１は、不良解析メモリ５０のアド
レスフェイルメモリ５からフェイルデータが読み出され
ると、データコントローラ４４の出力値に＋１を加算
し、この加算値を列フェイル格納メモリ４５のデータ入
力端子Ｄｉに与え、アドレスフェイルメモリ５からフェ
イルデータが読み出されないときには、データコントロ
ーラ４４の出力値をそのまま列フェイル格納メモリ４５
のデータ入力端子Ｄｉに与える。総数フェイルカウンタ
８１の加算器８５は、不良解析メモリ５０のアドレスフ
ェイルメモリ５からフェイルデータが読み出されると、
データコントローラ８４の出力値に＋１を加算し、この
加算値をフェイル総数格納メモリ８３のデータ入力端子
Ｄｉに与え、アドレスフェイルメモリ５からフェイルデ
ータが読み出されないときには、データコントローラ８
４の出力値をそのままフェイル総数格納メモリ８３のデ
ータ入力端子Ｄｉに与える。
【００３７】これらメモリ３５、４５、８３のデータ入
力端子Ｄｉにそれぞれ与えられた加算器３１、４１、８
５の出力信号は、書き込みタイミング信号ＷＲＩＴＥ２
が各メモリ３５、４５、８３のライトイネーブル端子Ｗ
Ｅに印加されたときに、アドレス信号入力端子Ａｎに印
加されたアドレス信号によって指定された救済ブロック
の指定されたアドレスに格納される。
力端子Ｄｉにそれぞれ与えられた加算器３１、４１、８
５の出力信号は、書き込みタイミング信号ＷＲＩＴＥ２
が各メモリ３５、４５、８３のライトイネーブル端子Ｗ
Ｅに印加されたときに、アドレス信号入力端子Ａｎに印
加されたアドレス信号によって指定された救済ブロック
の指定されたアドレスに格納される。
【００３８】次に、上記構成の不良解析メモリ５０及び
不良救済解析器６を備えたメモリ試験装置における不良
救済解析動作について説明する。まず、既に説明した被
試験メモリＭＵＴの試験により、不良解析メモリ５０の
アドレスフェイルメモリ５には被試験メモリＭＵＴの全
ての不良メモリセルを表すフェイルデータ“１"が被試
験メモリの不良メモリセルと同じアドレスのメモリセル
に格納されている。このアドレスフェイルメモリ５から
フェイルデータを読み出す前に、行アドレス発生器３２
及び列アドレス発生器４２を初期化する。
不良救済解析器６を備えたメモリ試験装置における不良
救済解析動作について説明する。まず、既に説明した被
試験メモリＭＵＴの試験により、不良解析メモリ５０の
アドレスフェイルメモリ５には被試験メモリＭＵＴの全
ての不良メモリセルを表すフェイルデータ“１"が被試
験メモリの不良メモリセルと同じアドレスのメモリセル
に格納されている。このアドレスフェイルメモリ５から
フェイルデータを読み出す前に、行アドレス発生器３２
及び列アドレス発生器４２を初期化する。
【００３９】不良救済解析動作が開始されると、初期化
された行アドレス発生器３２及び列アドレス発生器４２
は、全てのビットが０である第１番目の行アドレスデー
タ及び全てのビットが０である第１番目の列アドレスデ
ータを発生する。初期化コントローラ７は、ＲＦＣアド
レスフォーマッタ３３及びＣＦＣアドレスフォーマッタ
４３から、全てのビットが０である行アドレス信号を含
む行カウンタアドレス信号Ｂ−ＲＡＤＲ及び全てのビッ
トが０である列アドレス信号を含む列カウンタアドレス
信号Ｂ−ＣＡＤＲが入力されるから、初期化信号を各カ
ウンタのデータコントローラ３４、４４及び８４に供給
する。よって、これらデータコントローラ３４、４４及
び８４は０を出力し、各加算器３１、４１、８５はこの
０を各メモリ３５、４５、８３のデータ入力端子Ｄｉに
与える。データ入力端子Ｄｉに与えられた０は書き込み
イネーブル信号が印加されたときに、アドレス信号によ
って指定されたアドレスに格納される。従って、そのア
ドレスは初期化されたことになる。
された行アドレス発生器３２及び列アドレス発生器４２
は、全てのビットが０である第１番目の行アドレスデー
タ及び全てのビットが０である第１番目の列アドレスデ
ータを発生する。初期化コントローラ７は、ＲＦＣアド
レスフォーマッタ３３及びＣＦＣアドレスフォーマッタ
４３から、全てのビットが０である行アドレス信号を含
む行カウンタアドレス信号Ｂ−ＲＡＤＲ及び全てのビッ
トが０である列アドレス信号を含む列カウンタアドレス
信号Ｂ−ＣＡＤＲが入力されるから、初期化信号を各カ
ウンタのデータコントローラ３４、４４及び８４に供給
する。よって、これらデータコントローラ３４、４４及
び８４は０を出力し、各加算器３１、４１、８５はこの
０を各メモリ３５、４５、８３のデータ入力端子Ｄｉに
与える。データ入力端子Ｄｉに与えられた０は書き込み
イネーブル信号が印加されたときに、アドレス信号によ
って指定されたアドレスに格納される。従って、そのア
ドレスは初期化されたことになる。
【００４０】同時に、これら行アドレス発生器３２及び
列アドレス発生器４２と同期して動作する不良解析メモ
リ５０のＡＦＭアドレスポインタ５３から第１番目のア
ドレス信号が発生されるから、マルチプレクサ５４を通
じてこのアドレス信号によりアドレスフェイルメモリ５
がアクセスされ、フェイルデータの読み出しが開始され
る。アドレスフェイルメモリ５から読み出された出力信
号は各カウンタ３、４及び８１の加算器３１、４１及び
８５の一方の入力端子に供給される。
列アドレス発生器４２と同期して動作する不良解析メモ
リ５０のＡＦＭアドレスポインタ５３から第１番目のア
ドレス信号が発生されるから、マルチプレクサ５４を通
じてこのアドレス信号によりアドレスフェイルメモリ５
がアクセスされ、フェイルデータの読み出しが開始され
る。アドレスフェイルメモリ５から読み出された出力信
号は各カウンタ３、４及び８１の加算器３１、４１及び
８５の一方の入力端子に供給される。
【００４１】行アドレス発生器３２及びＡＦＭアドレス
ポインタ５３は、その後、アドレスを１つずつインクリ
メントさせて対応するアドレスデータ及びアドレス信号
をそれぞれ順次に出力する。アドレスフェイルメモリ５
からフェイルデータ“１"が読み出されると、各加算器
３１、４１、８５は、データコントローラ３４、４４、
８４から出力されるデータ（初期化により０）に＋１を
加算して各メモリ３５、４５、８３のデータ入力端子Ｄ
ｉに与える。よって、行フェイル数、列フェイル数及び
フェイル総数を計数して関連するメモリ３５、４５、８
３に格納することができる。
ポインタ５３は、その後、アドレスを１つずつインクリ
メントさせて対応するアドレスデータ及びアドレス信号
をそれぞれ順次に出力する。アドレスフェイルメモリ５
からフェイルデータ“１"が読み出されると、各加算器
３１、４１、８５は、データコントローラ３４、４４、
８４から出力されるデータ（初期化により０）に＋１を
加算して各メモリ３５、４５、８３のデータ入力端子Ｄ
ｉに与える。よって、行フェイル数、列フェイル数及び
フェイル総数を計数して関連するメモリ３５、４５、８
３に格納することができる。
【００４２】具体的に説明すると、行カウンタアドレス
信号及び列カウンタアドレス信号がメモリ３５及び４５
のアドレス入力端子Ａｎにそれぞれ入力され、これらメ
モリ３５及び４５の特定の救済ブロックの行アドレス及
び列アドレスがそれぞれ指定される毎に、これらメモリ
から、その指定された行アドレス及び列アドレスに記憶
されているフェイルデータの計数数がそれぞれ読み出さ
れて、対応するデータコントローラ３４及び４４に与え
られる。初期化コントローラ７から初期化信号が印加さ
れない限り、データコントローラ３４及び４４は読み出
された計数値をそのまま対応する加算器３１及４１に与
えるから、これら加算器３１及び４１は、アドレスフェ
イルメモリ５からフェイルデータ“１”が読み出される
毎に、メモリ３５及び４５から読み出された値に＋１を
加算し、これら加算値をメモリ３５及び４５のデータ入
力端子Ｄｉにそれぞれ供給する。
信号及び列カウンタアドレス信号がメモリ３５及び４５
のアドレス入力端子Ａｎにそれぞれ入力され、これらメ
モリ３５及び４５の特定の救済ブロックの行アドレス及
び列アドレスがそれぞれ指定される毎に、これらメモリ
から、その指定された行アドレス及び列アドレスに記憶
されているフェイルデータの計数数がそれぞれ読み出さ
れて、対応するデータコントローラ３４及び４４に与え
られる。初期化コントローラ７から初期化信号が印加さ
れない限り、データコントローラ３４及び４４は読み出
された計数値をそのまま対応する加算器３１及４１に与
えるから、これら加算器３１及び４１は、アドレスフェ
イルメモリ５からフェイルデータ“１”が読み出される
毎に、メモリ３５及び４５から読み出された値に＋１を
加算し、これら加算値をメモリ３５及び４５のデータ入
力端子Ｄｉにそれぞれ供給する。
【００４３】総数フェイルカウンタ８１は総数カウンタ
アドレス信号によって指定されたメモリ８３の救済ブロ
ックに、アドレスフェイルメモリ５からフェイルデータ
が読み出される毎に、＋１ずつ増加する加算値（フェイ
ルデータの計数値）を格納することになる。行アドレス
発生器３２のアドレスが＋１ずつ順次に増加し、行アド
レスデータＲＡＤＲを構成する所定数のビットが全て
“１"になると、つまり、最終行のアドレスデータが出
力されると、キャリーセレクタ９から桁上げ信号が出力
されて列アドレス発生器４２の桁上げ端子Ｃｉに印加さ
れる。これによって列アドレス発生器４２は列アドレス
を＋１増加させる。換言すると、列アドレス発生器４２
はキャリーセレクタ９から桁上げ信号が出力されない限
り、同じ列アドレスデータを出力し続ける。これに対
し、行アドレス発生器３２は最終行のアドレスデータを
出力すると、再び最初の行のアドレスに戻って順次にイ
ンクリメントしたアドレスデータを出力する。従って、
解析動作の開始時には、列アドレス発生器４２は、行ア
ドレス発生器３２から発生される行アドレスデータＲＡ
ＤＲが全てのビットが０である第１番目の行アドレスか
ら全てのビットが１である最終行の行アドレスまでイン
クリメントされる間、全てのビットが０である第１番目
の列アドレスデータを発生し続けるから、行アドレス・
フェイルカウンタ３の行フェイル格納メモリ３５は特定
の救済ブロックの全ての行が初期化されることになる。
一方、列アドレス・フェイルカウンタ４の列フェイル格
納メモリ４５は、行アドレス発生器３２から発生される
行アドレスが第１番目の行アドレス（全てのビットが０
である）に戻る度に初期化コントローラ７から列アドレ
ス・フェイルカウンタ４のデータコントローラ４４に初
期化信号が印加されるから、各列が順次に初期化される
ことになる。
アドレス信号によって指定されたメモリ８３の救済ブロ
ックに、アドレスフェイルメモリ５からフェイルデータ
が読み出される毎に、＋１ずつ増加する加算値（フェイ
ルデータの計数値）を格納することになる。行アドレス
発生器３２のアドレスが＋１ずつ順次に増加し、行アド
レスデータＲＡＤＲを構成する所定数のビットが全て
“１"になると、つまり、最終行のアドレスデータが出
力されると、キャリーセレクタ９から桁上げ信号が出力
されて列アドレス発生器４２の桁上げ端子Ｃｉに印加さ
れる。これによって列アドレス発生器４２は列アドレス
を＋１増加させる。換言すると、列アドレス発生器４２
はキャリーセレクタ９から桁上げ信号が出力されない限
り、同じ列アドレスデータを出力し続ける。これに対
し、行アドレス発生器３２は最終行のアドレスデータを
出力すると、再び最初の行のアドレスに戻って順次にイ
ンクリメントしたアドレスデータを出力する。従って、
解析動作の開始時には、列アドレス発生器４２は、行ア
ドレス発生器３２から発生される行アドレスデータＲＡ
ＤＲが全てのビットが０である第１番目の行アドレスか
ら全てのビットが１である最終行の行アドレスまでイン
クリメントされる間、全てのビットが０である第１番目
の列アドレスデータを発生し続けるから、行アドレス・
フェイルカウンタ３の行フェイル格納メモリ３５は特定
の救済ブロックの全ての行が初期化されることになる。
一方、列アドレス・フェイルカウンタ４の列フェイル格
納メモリ４５は、行アドレス発生器３２から発生される
行アドレスが第１番目の行アドレス（全てのビットが０
である）に戻る度に初期化コントローラ７から列アドレ
ス・フェイルカウンタ４のデータコントローラ４４に初
期化信号が印加されるから、各列が順次に初期化される
ことになる。
【００４４】上記不良メモリセルの計数動作はフェイル
メモリ５の全てのアドレスをアクセスするまで実行され
る。かくして、行フェイル数、列フェイル数及びフェイ
ル総数を関連するメモリ３５、４５及び８３に格納する
ことができる。不良メモリセルの計数動作中、行アドレ
ス・フェイルカウンタ３のデータコントローラ３４は、
既に説明したように、初期化コントローラ７から初期化
信号が印加されると、加算器３１に対して０を供給し、
初期化コントローラ７が初期化信号を出力しないときに
は加算器３１に対して行フェイル格納メモリ３５から読
み出されたデータをそのまま供給する。よって、加算器
３１は、データコントローラ３４が０を出力した場合、
アドレスフェイルメモリ５からフェイルデータが読み出
されると、この０に＋１を加算した値１を行フェイル格
納メモリ３５に書き込み、フェイルデータが読み出され
なければ、入力された０をそのまま行フェイル格納メモ
リ３５に書き込む。このように、初期化コントローラ７
が初期化信号を発生した場合には、行フェイル格納メモ
リ３５から読み出されるデータの値に関係なく、加算器
３１に０が供給されるので、行フェイル格納メモリ３５
は、次の救済ブロックに対する解析動作が開始される
と、初期化されることになる。
メモリ５の全てのアドレスをアクセスするまで実行され
る。かくして、行フェイル数、列フェイル数及びフェイ
ル総数を関連するメモリ３５、４５及び８３に格納する
ことができる。不良メモリセルの計数動作中、行アドレ
ス・フェイルカウンタ３のデータコントローラ３４は、
既に説明したように、初期化コントローラ７から初期化
信号が印加されると、加算器３１に対して０を供給し、
初期化コントローラ７が初期化信号を出力しないときに
は加算器３１に対して行フェイル格納メモリ３５から読
み出されたデータをそのまま供給する。よって、加算器
３１は、データコントローラ３４が０を出力した場合、
アドレスフェイルメモリ５からフェイルデータが読み出
されると、この０に＋１を加算した値１を行フェイル格
納メモリ３５に書き込み、フェイルデータが読み出され
なければ、入力された０をそのまま行フェイル格納メモ
リ３５に書き込む。このように、初期化コントローラ７
が初期化信号を発生した場合には、行フェイル格納メモ
リ３５から読み出されるデータの値に関係なく、加算器
３１に０が供給されるので、行フェイル格納メモリ３５
は、次の救済ブロックに対する解析動作が開始される
と、初期化されることになる。
【００４５】列フェイル格納メモリ４５及びフェイル総
数格納メモリ８３の場合も同様であり、これらメモリ４
５及び８３は、次の救済ブロックに対する解析動作が開
始されると、初期化コントローラ７から初期化信号が発
生されるので、初期化されることになる。なお、上記実
施例では初期化コントローラ７と、データコントローラ
３４、４４、８４とによって出力変更回路を構成し、行
フェイル格納メモリ３５、列フェイル格納メモリ４５、
フェイル総数格納メモリ８３からの読み出しデータの値
を、初期化コントローラ７が初期化信号を発生した場合
には０とみなすように構成したが、出力変更回路の構成
は実施例の構成に限定されるものではない。例えば、第
１番目の行アドレスデータ及び第１番目の列アドレスデ
ータのビットが全て０でない場合には、第１番目の行ア
ドレスデータ及び第１番目の列アドレスデータが発生さ
れたときに初期化コントローラ７が初期化信号を発生す
るように構成することは言うまでもない。要するに、出
力変更回路は、各救済ブロック毎に、行フェイル格納メ
モリ３５、列フェイル格納メモリ４５、フェイル総数格
納メモリ８３の各アドレスから１回目に読み出された読
み出しデータの値を０として出力するように構成されて
いればよい。
数格納メモリ８３の場合も同様であり、これらメモリ４
５及び８３は、次の救済ブロックに対する解析動作が開
始されると、初期化コントローラ７から初期化信号が発
生されるので、初期化されることになる。なお、上記実
施例では初期化コントローラ７と、データコントローラ
３４、４４、８４とによって出力変更回路を構成し、行
フェイル格納メモリ３５、列フェイル格納メモリ４５、
フェイル総数格納メモリ８３からの読み出しデータの値
を、初期化コントローラ７が初期化信号を発生した場合
には０とみなすように構成したが、出力変更回路の構成
は実施例の構成に限定されるものではない。例えば、第
１番目の行アドレスデータ及び第１番目の列アドレスデ
ータのビットが全て０でない場合には、第１番目の行ア
ドレスデータ及び第１番目の列アドレスデータが発生さ
れたときに初期化コントローラ７が初期化信号を発生す
るように構成することは言うまでもない。要するに、出
力変更回路は、各救済ブロック毎に、行フェイル格納メ
モリ３５、列フェイル格納メモリ４５、フェイル総数格
納メモリ８３の各アドレスから１回目に読み出された読
み出しデータの値を０として出力するように構成されて
いればよい。
【００４６】以上、この発明を図示した好ましい実施例
について記載したが、この発明の精神及び範囲から逸脱
することなしに、上述した実施例に関して種々の変形、
変更及び改良がなし得ることはこの分野の技術者には明
らかであろう。従って、この発明は、例示の実施例に限
定されるものではなく、特許請求の範囲によって定めら
れるこの発明の範囲内に入る全てのそのような変形、変
更及び改良をも包含するものである。
について記載したが、この発明の精神及び範囲から逸脱
することなしに、上述した実施例に関して種々の変形、
変更及び改良がなし得ることはこの分野の技術者には明
らかであろう。従って、この発明は、例示の実施例に限
定されるものではなく、特許請求の範囲によって定めら
れるこの発明の範囲内に入る全てのそのような変形、変
更及び改良をも包含するものである。
【００４７】
【発明の効果】以上の説明で明白なように、この発明に
よれば、被試験メモリの不良メモリセルの計数値を格納
する行フェイル格納メモリ、列フェイル格納メモリ及び
フェイル総数格納メモリを、各救済ブロック毎に不良メ
モリセル数の計数を行う前に初期化する必要がないの
で、これらフェイル格納メモリを初期化する時間が不要
となる。よって、被試験メモリの不良救済解析に要する
時間を短縮することができ、不良救済解析を高速化する
ことができると言う顕著な利点が得られる。
よれば、被試験メモリの不良メモリセルの計数値を格納
する行フェイル格納メモリ、列フェイル格納メモリ及び
フェイル総数格納メモリを、各救済ブロック毎に不良メ
モリセル数の計数を行う前に初期化する必要がないの
で、これらフェイル格納メモリを初期化する時間が不要
となる。よって、被試験メモリの不良救済解析に要する
時間を短縮することができ、不良救済解析を高速化する
ことができると言う顕著な利点が得られる。
【図１】この発明によるメモリ試験装置の一実施例に使
用された不良解析メモリ及び不良救済解析器の構成を示
すブロック図である。
用された不良解析メモリ及び不良救済解析器の構成を示
すブロック図である。
【図２】従来のメモリ試験装置の一例を示すブロック図
である。
である。
【図３】リダンダンシイ構成のメモリを説明するための
図である。
図である。
【図４】図２に示した不良救済解析器における不良メモ
リセルの計数動作を説明するための図である。
リセルの計数動作を説明するための図である。
【図５】図２に示した不良救済解析器における実際の解
析方法を説明するための図である。
析方法を説明するための図である。
３：行アドレス・フェイルカウンタ ４：列アドレス・フェイルカウンタ ５：アドレスフェイルメモリ ６：不良救済解析器 ７：初期化コントローラ ９：キャリーセレクタ ３１：加算器 ３２：行アドレス発生器 ３３：ＲＦＣアドレスフォーマッタ ３４：データコントローラ ３５：行フェイル格納メモリ ４１：加算器 ４２：列アドレス発生器 ４３：ＣＦＣアドレスフォーマッタ ４４：データコントローラ ４５：列フェイル格納メモリ ５０：不良解析メモリ ５２：ＡＦＭアドレスフォーマッタ ５３：ＡＦＭアドレスポインタ ５４：マルチプレクサ ５５：ＡＮＤゲート ８１：総数フェイルカウンタ ８２：ＴＦＣアドレスフォーマッタ ８３：フェイル総数格納メモリ ８４：データコントローラ ８５：加算器
Claims (5)
- 【請求項１】 被試験メモリの不良メモリセルを表すフ
ェイルデータを格納する不良解析メモリと、この不良解
析メモリに格納されたフェイルデータに基づいて試験済
みメモリの不良救済解析を行う不良救済解析器とを具備
するメモリ試験装置において、 上記不良救済解析器が、上記不良解析メモリから読み出
されたフェイルデータ数を格納するフェイル格納メモリ
と、このフェイル格納メモリの各アドレスから１回目に
読み出された読み出しデータの値を０として出力する出
力変更回路とを具備することを特徴とするメモリ試験装
置。 - 【請求項２】 上記出力変更回路は、上記フェイル格納
メモリの各アドレスから１回目にデータが読み出される
ときに初期化信号を発生する初期化コントローラと、こ
の初期化コントローラから初期化信号が到来しない場合
には上記フェイル格納メモリの出力をそのまま出力する
と共に、初期化信号が到来した場合には０を出力するデ
ータコントローラとによって構成されていることを特徴
とする請求項１に記載のメモリ試験装置。 - 【請求項３】 上記不良解析メモリから読み出されたフ
ェイルデータの数を格納するフェイル格納メモリは、上
記不良解析メモリの行アドレスライン毎のフェイルデー
タ数を計数する行アドレス・フェイルカウンタに設けら
れた行フェイル格納メモリと、列アドレスライン毎のフ
ェイルデータ数を計数する列アドレス・フェイルカウン
タに設けられた列フェイル格納メモリと、フェイルデー
タの総数を計数する総数フェイルカウンタに設けられた
フェイル総数格納メモリであることを特徴とする請求項
１に記載のメモリ試験装置。 - 【請求項４】 上記出力変更回路は、上記行フェイル格
納メモリをアクセスする行カウンタアドレス信号が０で
あるときには上記列アドレス・フェイルカウンタに初期
化信号を印加し、上記列フェイル格納メモリをアクセス
する列カウンタアドレス信号が０であるときには上記行
アドレス・フェイルカウンタに初期化信号を印加し、上
記行カウンタアドレス信号及び上記列カウンタアドレス
信号が共に０であるときには上記総数フェイルカウンタ
に初期化信号を印加する初期化コントローラと、上記各
フェイルカウンタにそれぞれ設けられ、上記初期化コン
トローラから初期化信号が印加されない場合には上記フ
ェイル格納メモリから読み出された出力をそのまま出力
すると共に、初期化信号が印加された場合には０を出力
するデータコントローラとによって構成されていること
を特徴とする請求項３に記載のメモリ試験装置。 - 【請求項５】 上記不良救済解析器は、入力される行ア
ドレスデータ及び列アドレスデータに基づいて上記総数
フェイルカウンタのフェイル総数格納メモリをアクセス
する総数カウンタアドレス信号をフォーマットして出力
するＴＦＣアドレスフォーマッタと、 入力される行アドレスデータ及び上記総数カウンタアド
レス信号に基づいて上記行アドレス・フェイルカウンタ
の行フェイル格納メモリをアクセスする行カウンタアド
レス信号をフォーマットして出力するＲＦＣアドレスフ
ォーマッタと、 入力される列アドレスデータ及び上記総数カウンタアド
レス信号に基づいて上記列アドレス・フェイルカウンタ
の列フェイル格納メモリをアクセスする列カウンタアド
レス信号をフォーマットして出力するＣＦＣアドレスフ
ォーマッタとをさらに含み、 上記初期化コントローラは、上記ＲＦＣアドレスフォー
マッタから供給される行カウンタアドレス信号及び上記
ＣＦＣアドレスフォーマッタから供給される列カウンタ
アドレス信号に基づいて上記初期化信号を生成し、 上記行アドレス・フェイルカウンタ、上記列アドレス・
フェイルカウンタ及び上記総数フェイルカウンタはそれ
ぞれ、上記データコントローラの出力に上記不良解析メ
モリの出力を加算し、その加算結果を上記行フェイル格
納メモリ、上記列フェイル格納メモリ及び上記フェイル
総数格納メモリに供給する加算器をそれぞれ含んでいる
ことを特徴とする請求項４に記載のメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22923999A JP4183854B2 (ja) | 1998-08-14 | 1999-08-13 | メモリ試験装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22973298 | 1998-08-14 | ||
| JP10-229732 | 1998-08-14 | ||
| JP22923999A JP4183854B2 (ja) | 1998-08-14 | 1999-08-13 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000123595A true JP2000123595A (ja) | 2000-04-28 |
| JP4183854B2 JP4183854B2 (ja) | 2008-11-19 |
Family
ID=26528704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22923999A Expired - Fee Related JP4183854B2 (ja) | 1998-08-14 | 1999-08-13 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4183854B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386114B1 (ko) * | 2001-02-16 | 2003-06-02 | 삼성전자주식회사 | 멀티-입/출력카드를 갖춘 네트워크시스템의 초기화제어장치 |
| US7023228B2 (en) | 2001-09-26 | 2006-04-04 | Fujitsu Limited | Dynamic burn-in method and apparatus |
| WO2011007383A1 (ja) * | 2009-07-13 | 2011-01-20 | 株式会社アドバンテスト | 試験装置および救済解析方法 |
-
1999
- 1999-08-13 JP JP22923999A patent/JP4183854B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100386114B1 (ko) * | 2001-02-16 | 2003-06-02 | 삼성전자주식회사 | 멀티-입/출력카드를 갖춘 네트워크시스템의 초기화제어장치 |
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