KR100760052B1 - 장애 발생 어드레스 저장 방법 및 메모리 장치 - Google Patents

장애 발생 어드레스 저장 방법 및 메모리 장치 Download PDF

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Abstract

본 발명은 분류 가능한 장애 발생-카운트/장애 발생-어드레스 레지스터를 이용하는 메모리 칩용 자기-교정 방안에 관한 것이다. 본 발명의 실시예는 메모리 어레이를 스캔하여 가장 많은 결함을 갖는 n개의 구성 요소의 위치를 파악함으로써 이용 가능한 중복을 효율적으로 이용한다. 바람직하게는, 하나 이상의 비교기를 포함하여 입력 레지스터의 어드레스의 장애 발생 카운트를 분류 가능한 장애 발생-카운트/장애 발생-어드레스 레지스터에 저장되어 있는 적어도 하나의 장애 발생 카운트와 비교한다. 본 발명의 실시예는 온-칩 중복 계산용으로 사용될 수 있으며 2차원(즉, 행과 열) 중복을 처리할 수 있다.

Description

장애 발생 어드레스 저장 방법 및 메모리 장치{MEMORY DEVICE AND METHOD OF STORING FAIL ADDRESSES OF A MEMORY CELL}
본 발명은 대체적으로 메모리 장치에 관한 것으로, 구체적으로는 메모리 셀의 장애 발생 어드레스(fail addresses)를 저장하는 메모리 장치 및 방법에 관한 것이다.
RAM 장치와 같은 반도체 장치 상의 메모리 테스트는 전형적으로 제조자에 의해 제조 동안에 수행되어 장치 제조 동안에 발생할 수 있는 장치의 결함 및 장애 발생을 발견한다. 전형적으로, 이 테스트는 반도체 장치를 포함하는 다이(die)가 칩으로 패키징되기 전에 테스팅 프로그램을 실행하는 프로세서에 의해 수행된다. 메모리 장치를 포함하는 많은 반도체 장치는 전형적으로 중복 회로(redundant circuitry)를 구비하여 테스팅 동안에 발견되는 오동작 회로를 대체한다. 중복 회로를 인에이블함으로써, 회로의 일부에 결함이 있더라도 장치를 제거할 필요는 없다.
메모리 크기가 증가함에 따라 제조되는 DRAM을 테스트하는 데 필요한 시간도 증가되어야 하므로 추가 비용을 발생시킨다. 또한, DRAM 적용 분야가 증가하며 프로세서가 칩상의 대량의 메모리를 포함함에 따라, 이들 내장 메모리를 위한 새로운 테스팅 방안을 개발할 필요가 있다. 핀(pins)과 메모리 사이에 직접 접속이 존재하지 않으므로, 외부 테스팅이 어려울 수 있다. 즉, 모든 비트가 완벽히 테스트되는지를 보장하는 것은 복잡한 테스트 벡터(vectors)를 요구한다.
BIST(built in self testing)은 메모리 장치를 테스트하는 데 사용되는 보다 저렴한 테스팅 장치와, 칩 제조율을 증가시킬 수 있는 병렬 테스팅을 가능하게 한다. 최종적으로, 경우에 따라 BIST는 칩 동작 수명 전체를 거쳐 수행된다. 그러나, 반도체 장치의 결함을 판단하는 종래 방법은 복잡하며 많은 시간이 소모될 수 있다.
따라서, 메모리 장치를 스캔하여 결함이 가장 많은 워드 라인(word line) 및 열 선택 라인(column select lines)을 발견하고, 메모리 셀의 장애 발생 어드레스를 저장함으로써 반도체 장치의 결함을 판단하는 메모리 장치 및 방법에 대한 필요성이 존재한다.
본 발명은 분류 가능한 장애 발생-카운트/장애 발생-어드레스 레지스터를 이용하는 메모리 칩용 자기-교정 방안(self-repair schema)에 관한 것이다. 본 발명의 실시예는 메모리 어레이를 스캔하여 가장 많은 결함을 갖는 n개의 구성 요소의 위치를 파악함으로써 이용 가능한 중복을 효율적으로 이용한다. 바람직하게는, 하나 이상의 비교기를 포함하여 입력 레지스터의 어드레스의 장애 발생 카운트를 분류 가능한 장애 발생-카운트/장애 발생-어드레스 레지스터에 저장되어 있는 적어도 하나의 장애 발생 카운트와 비교한다. 본 발명의 실시예는 온-칩 중복 계산용으로 사용될 수 있으며 2차원(즉, 행과 열) 중복을 처리할 수 있다.
도 1은 본 발명의 실시예를 사용하는 메모리의 블록도이다.
도 2는 본 발명에 따른 메모리 셀의 장애 발생 어드레스를 저장하는 회로의 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 메모리 셀의 장애 발생 어드레스를 저장하는 회로의 블록도이다.
도 4는 도 3의 회로의 동작을 도시한 도면이다.
도 5는 본 발명의 일실시예에 따른 워드 라인 및 열 선택 라인을 스캔하는 방법을 도시한 흐름도이다.
도 6은 본 발명의 일실시예에 따른 메모리 장치의 셀을 스캔하는 방법을 도시한 흐름도이다.
도 7은 본 발명의 일실시예에 따른 장애 발생 어드레스를 레지스터에 저장하는 방법을 도시한 흐름도이다.
도 8은 본 발명의 다른 실시예에 따른 장애 발생 어드레스를 레지스터에 저장하는 방법을 도시한 흐름도이다.
우선 도 1을 참조하면, 본 발명의 실시예를 사용하는 DRAM(a dynamic random access memory)과 같은 메모리 장치의 블록도가 도시되어 있다. 구체적으로, 메모리 장치(100)는 메모리 어레이 뱅크(104)를 각각 포함하는 복수의 어레이(102)와, 행 디코더(106)와, 감지 증폭기 및 입력/출력 버스(108)와, 열 디코더(110)를 포함한다. 이 메모리 장치(100)는 행 어드레스 버퍼(122)에 접속되는 행 어드레스 레지스터(120)를 더 포함하는데, 이는 리프레시 카운터(a refresh counter, 124)로부터 신호를 수신한다. 유사하게, 열 어드레스 레지스터(130)는 열 어드레스 카운터(134)에 출력을 제공하는 열 어드레스 버퍼(132)에 접속된다. 데이터 입력/출력 블록(140)은 입력 버퍼(142) 및 출력 버퍼(144)에 접속된다. 입력 버퍼(142) 및 출력 버퍼(144)는 다양한 어레이와의 데이터 전송을 인에이블한다. 마지막으로, 제어 논리 및 타이밍 발생기 블록(150)은 데이터를 판독하거나 메모리 장치에 데이터를 기록하기 위해 제어 신호를 수신하는데, 이는 이 기술 분야에 잘 알려져 있다.
이제 도 2를 참조하면, 본 발명에 따른 메모리 셀의 장애 발생 어드레스를 저장하는 회로의 블록도가 도시되어 있다. 도 2의 스택(stack)은 n개의 레지스터를 포함하며, 예를 들어 제어 논리 및 타이밍 발생기 블록(150)에서 구현될 수 있다. 각 레지스터는 2개의 부분으로 분할되는데, 하나는 장애 발생 비트 어드레스를 저장하고 다른 하나는 장애 발생-카운트를 저장한다. 각 레지스터의 장애 발생 카운트 정보를 포함하는 비트는 비교기에도 접속된다. n개의 레지스터의 길이를 갖는 스택은 n개의 비교기를 요구한다.
구체적으로는, 회로(200)는 장애 발생 어드레스 입력 부분(204) 및 장애 발생 카운트 부분(206)를 갖는 입력 레지스터(202)를 포함한다. 또한, 회로(200)는 복수의 레지스터(210)를 포함한다. 각 레지스터(210)는 장애 발생 어드레스 부분(212) 및 장애 발생 카운트 부분(214)을 포함한다. 비교기(216)는 장애 발생 카운트 부분(214) 및 입력 레지스터(202)의 장애 발생 카운트 부분(206)을 수신한다. 비교기(216)의 출력에 의해 제어되는 스위치(218)는 장애 발생 어드레스 및 장애 발생 카운트의 입력 레지스터(202)로의 전송을 인에이블한다. 마지막으로, 클록 신호(220)는 스위치(222)에 접속되어, 클록 신호의 하강 에지에서 데이터 전송을 인에이블한다. 클록 신호는 비교기(216)의 입력에도 접속되어 클록 신호의 상승 에지에서 비교를 인에이블한다. 회로에서 볼 수 있는 바와 같이, 비교기는 클록 신호의 상승에 따라 인에이블되어, 스위치(218)에 접속되는 출력을 발생시킨다. 스위치(218)의 상태는 장애 발생 어드레스 및 장애 발생 카운트를 입력 레지스터로부터 레지스터(210) 중의 하나로 전송할지를 결정한다. 회로의 동작은 도 7의 흐름도를 참조하여 보다 상세히 설명할 것이다.
도 2의 구현의 장점 중 하나는, 반도체 장치의 결함을 판단하는 속도이다. 새로운 장애 발생-카운트는 상승 클록 에지에서 레지스터에 저장되어 있는 모든 장애 발생-카운트와 동시에 비교될 수 있다. 비교 결과에 따라, 새로운 장애 발생-어드레스 및 장애 발생-카운트가 하강 클록 에지에서 스택으로 전송될 수 있다. 그러므로, 한 클록 주기 내에서 스택에 새로운 구성 요소를 추가할 수 있다. 도 2의 해결책의 단점은 요구되는 칩 면적인데, 각 스택 구성 요소가 비교기를 요구하기 때문이다.
이제 도 3을 참조하면, 본 발명의 다른 실시예에 따른 메모리 셀의 장애 발생 어드레스를 저장하는 회로의 블록도가 도시되어 있다. 도 3의 실시예는 하나의 비교기만을 포함하므로, 입력 레지스터의 장애 발생 카운트는 레지스터(R[0])에 저장되어 있는 장애 발생 카운트에 대해서만 비교된다. 레지스터 스택은 입력 장애 발생 카운트가 모든 레지스터에 저장되어 있는 장애 발생 카운트와 비교될 수 있게끔 회전될 수 있다. 2개의 회전 동작이 가능하다. 첫 번째 회전은 레지스터 스택에만 저장되어 있는 장애 발생 어드레스에 기초할 것이며, 두 번째 회전은 레지스터 스택 및 입력 레지스터에 기초할 것이다.
구체적으로는, 회로(300)는 입력 장애 발생 어드레스(304) 및 입력 장애 발생 카운트(306)를 갖는 입력 레지스터(302)를 포함한다. 이 회로(300)는 복수의 장애 발생 어드레스 레지스터(312) 및 장애 발생 카운트 레지스터(314)를 갖는 레지스터 스택(310)을 포함한다. 비교기(320)는 레지스터(R[0])의 장애 발생 카운트와 입력 장애 발생 카운트(306)를 비교한다. 마지막으로, 스위치(322)는 레지스터(R[n-1])로의 입력 장애 발생 어드레스(304) 및 대응 입력 장애 발생 카운트(306)의 전송을 인에이블한다. 도 3의 회로의 장점 중 하나는 하나의 비교기만이 요구되므로 도 4와 비교할 때 이 회로를 위해 요구되는 면적이 작다는 점이다. 그러나, 새로운 구성 요소를 스택에 추가하는 시간이 더 길다. 도 4를 참조하여 보다 상세히 설명하는 바와 같이, n개의 구성 요소의 길이를 갖는 스택에 대해 새로운 구성 요소를 추가하기 위해 n+1 클록 주기가 요구된다.
이제 도 4를 참조하면, 4개의 레지스터의 길이를 갖는 레지스터 스택에 대한 도 3의 회로의 동작이 도시되어 있다. 이 동작의 시작에서, 새로운 장애 발생 카운트가 입력 레지스터(I)에 저장된다. 새로운 장애 발생 카운트가 레지스터(R[0])에 저장되어 있는 장애 발생 카운트보다 낮은 한, 예를 들어 클록 주기 0과 1에서 도시된 바와 같이 '스택만의' 회전이 수행된다. 즉, 레지스터(R[0])에 저장되어 있는 장애 발생 어드레스 및 장애 발생 카운트는 레지스터(R[n-1])로 시프트되며, 다른 레지스터에 저장되어 있는 장애 발생 어드레스 및 장애 발생 카운트는 도시된 바와 같이 아래로 시프트된다. 그러나, 비교기가 스택상의 적은 장애 발생 카운트를 일단 검출하면, 회전-모드는 변경된다. 특히, 입력 레지스터 및 스택의 레지스터 모두의 회전이 수행된다. 이 동작은 n+1 클록 주기 후에 종료된다. 이때, 가장 적은 장애 발생 카운트를 갖는 레지스터 스택이 입력 레지스터에 존재하는데, 이는 다음 스택-동작의 시작에서 중복 기록될(overwritten) 것이다.
도 5를 참조하면, 본 발명의 일실시예에 따른 워드 라인 및 열 선택 라인을 스캔하는 방법을 보여주는 흐름도가 도시되어 있다. 구체적으로는, 워드 라인은 단계(502)에서 반대 방향으로 여러 번 스캔된다. 워드 라인 스캔 방법의 일례는 도 6을 참조하여 보다 상세히 설명한다. 열 선택 라인도 단계(504)에서 반대 방향으로 여러 번 스캔된다. 행이 아닌 열에 적용될 때 열 선택 라인은 도 6의 방법에 따라 스캔될 수 있음을 이해할 것이다. 그 후, 단계(506)에서 워드 라인 또는 열 라인은 중복 구성 요소와 교체된다. 그 후, 단계(508)에서 모든 중복 구성 요소가 사용되었는지를 판단한다. 만일 사용되었으면, 프로세스는 종료된다. 그렇지 않은 경우에는, 단계(510)에서 더 이상의 결함이 발견되는지를 판단한다.
이제 도 6을 참조하면, 본 발명의 일실시예에 따른 메모리 장치의 셀을 스캔하는 방법을 보여주는 흐름도가 도시되어 있다. 다음의 설명에서, X는 행 어드레스를 나타내고 Y는 열 어드레스를 나타낸다고 가정할 것이다. 따라서, 교정 방안은 가장 많은 장애 발생 카운트를 이용하여 n개의 워드 라인을 발견하는 것이다. 구체적으로는, 레지스터 스택은 단계(602)에서 클리어(clear)된다. 행-어드레스 카운터 및 열-어드레스 카운터는 단계(604 및 606)에서 각각 그들의 값(예: X=0, Y=0)으로 설정된다.
본 발명의 일양태에 따르면, 워드 라인(X)을 따르는 모든 셀은 열 어드레스(Y) 증분만큼 스캔된다. 단계(608)에서 장애 발생 카운트는 0으로 리셋된다. 이 셀(X,Y)은 단계(610)에서 테스트된다. 단계(612)에서 셀이 결함을 보여주는 경우, 단계(614)에서 장애 발생-비트 카운터가 증가된다. 이를 워드 라인상의 모든 메모리 셀에 대해 수행한다. 단계(618)에서 제 1 워드 라인상의 모든 셀이 테스트된 후, 단계(620)에서 장애 발생 카운트(F) 및 어드레스(X)는 장애 발생-어드레스 스택으로 전송된다. 스택상의 적어도 하나의 구성 요소가 보다 낮은 장애 발생 카운트를 가지면, 도 7 및 8을 참조하여 보다 상세히 설명할 바와 같이, 장애 발생 어드레스 스택은 새로운 어드레스 및 장애 발생-카운트만을 수용한다. 그 후 단계(622)에서 그 행은 증분된다. 이 동작은 단계(624)에서 결정되는 바에 따라 모든 워드 라인이 테스트될 때까지 반복된다. 이제, 장애 발생 어드레스 스택은 가장 많은 장애 발생 카운트를 갖는 n개의 워드 라인의 어드레스를 포함한다. 단계(626)에서 이들 워드 라인은 중복 구성 요소를 활성화시킴으로써 교체된다.
칩을 교정하기 위해, 반대 방향으로 알고리즘을 여러 번 실행시키는 것이 바람직하다. 이는 워드 라인을 스캔한 후, 동일한 알고리즘을 이용하여 CSL를 스캔한다는 것을 의미한다. 이 과정은 더 이상 결함 셀이 발견되지 않거나 모든 중복 구성 요소가 사용될 때까지 반복된다. 이 방법의 한 가지 장점은 중복이 매우 효율적으로 사용된다는 것이다.
도 7을 참조하면, 본 발명의 일실시예에 따른 장애 발생 어드레스를 레지스터에 저장하는 방법을 보여주는 흐름도가 도시되어 있다. 구체적으로는, 단계(702)에서 새로운 장애 발생 어드레스 및 장애 발생 카운트가 입력 레지스터로 로딩된다. 단계(704)에서 새로운 장애 발생 카운트는 스택 레지스터에 저장되어 있는 모든 장애 발생 카운트와 동시에 비교된다. 그 후, 단계(706)에서 새로운 장애 발생 카운트가 저장된 장애 발생 카운트보다 더 큰지를 판단한다. 만일 더 크다면, 저장된 어드레스 및 레지스터 스택의 대응 장애 발생 카운트는 단계(708)에서 입력 레지스터로부터의 새로운 어드레스 및 레지스터 카운트로 교체된다. 그 후, 단계(710)에서 모든 장애 발생 어드레스가 레지스터 스택으로 로딩되는지를 판단한다. 크지 않은 경우에는, 새로운 장애 발생 어드레스 및 장애 발생 카운트는 단계(702)에서 입력 레지스터로 로딩된다. 그러나, 모든 장애 발생 어드레스가 레지스터 스택으로 로딩되었다고 판단되면, 저장된 어드레스와 관련되는 행(또는 열)은 단계(712)에서 중복 구성 요소와 교체된다.
마지막으로, 도 8을 참조하면, 본 발명의 다른 실시예에 따른 장애 발생 어드레스를 레지스터에 저장하는 방법을 보여주는 흐름도가 도시되어 있다. 구체적으로는, 새로운 장애 발생 어드레스 및 장애 발생 카운트는 단계(802)에서 입력 레지스터로 로딩된다. 입력 레지스터의 장애 발생 카운트는 단계(804)에서 레지스터 스택의 상부 슬롯의 장애 발생 카운트와 비교된다. 그 후, 단계(806)에서 새로운 장애 발생 카운트가 상부 슬롯의 장애 발생 카운트보다 큰지를 판단한다. 만일 크지 않다면, 단계(808)에서 상부 슬롯의 어드레스 및 장애 발생 카운트는 하부 슬롯으로 시트프된다. 만일 크다면, 단계(810)에서 새로운 장애 발생 카운트는 스택 하부로 시프트된다. 그 후, 단계(812)에서 장애 발생 어드레스 및 대응 장애 발생 카운트는 입력 레지스터로 시프트된다. 그 후, 단계(814)에서 입력 레지스터는 상부 슬롯에 n+1 회 비교되었는지를 판단한다. 만일 비교되지 않았으면, 입력 레지스터의 장애 발생 카운트는 단계(804)에서 레지스터의 상부 슬롯의 장애 발생 카운트와 비교된다. 만일 비교되었으면, 단계(816)에서 저장된 어드레스와 관련되는 행(또는 열)은 중복 구성 요소와 교체된다. 상부 슬롯과 하부 슬롯에 대한 참조는 단지 예시를 위한 것임을 이해해야 한다(도 4의 예를 위해 도시함).
이상, 메모리 셀의 장애 발생 어드레스를 저장하는 새롭고 신규한 메모리 장치 및 방법을 설명하였다. 개시된 발명을 포함하는 많은 대체물 및 균등물이 존재할 수 있음을 당업자는 이해할 것이다. 그 결과로서, 본 발명은 전술한 실시예가 아닌 다음의 청구 범위에 의해서만 한정된다.

Claims (29)

  1. 메모리 셀의 장애 발생 어드레스(failure addresses)를 저장하는 방법으로서,
    상기 메모리 셀의 복수의 셀에 대한 어드레스 및 대응 장애 발생 카운트를 레지스터가 가득 찰 때까지 상기 레지스터에 저장하는 단계와,
    입력 레지스터에 저장된 복수의 셀의 장애 발생 카운트가 상기 레지스터에 현재 저장되어 있는 복수의 셀의 장애 발생 카운트보다 더 큰 지를 판단하는 단계와,
    상기 입력 레지스터에 저장된 복수의 셀의 장애 발생 카운트가 레지스터에 현재 저장되어 있는 상기 복수의 셀의 상기 장애 발생 카운트보다 큰 경우에, 상기 레지스터에 저장되어 있는 복수의 셀의 어드레스 및 대응 장애 발생 카운트를 상기 입력 레지스터에 저장된 복수의 셀의 어드레스 및 대응 장애 발생 카운트로 교체하는 단계를 포함하는
    장애 발생 어드레스 저장 방법.
  2. 제 1 항에 있어서,
    상기 입력 레지스터에 저장된 복수의 셀의 장애 발생 카운트가 상기 레지스터에 현재 저장되어 있는 복수의 셀의 장애 발생 카운트보다 더 큰 지를 판단하는 상기 단계는, 상기 입력 레지스터에 저장된 한 행의 장애 발생 카운트가 상기 레지스터에 현재 저장되어 있는 임의의 행의 장애 발생 카운트보다 더 큰 지를 판단하는 단계를 포함하는
    장애 발생 어드레스 저장 방법.
  3. 제 2 항에 있어서,
    상기 레지스터에 저장되어 있는 상기 어드레스 및 대응 장애 발생 카운트를 교체하는 상기 단계는, 현재 저장되어 있는 행 어드레스 및 대응 장애 발생 카운트를 상기 입력 레지스터로부터의 행 어드레스 및 대응 장애 발생 카운트로 교체하는 단계를 포함하는
    장애 발생 어드레스 저장 방법.
  4. 제 3 항에 있어서,
    상기 레지스터에 저장되어 있는 상기 행을 중복 행(redundant rows)으로 교체하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  5. 제 1 항에 있어서,
    상기 입력 레지스터에 저장된 복수의 셀의 장애 발생 카운트가 상기 레지스터에 현재 저장되어 있는 복수의 셀의 장애 발생 카운트보다 더 큰 지를 판단하는 상기 단계는, 상기 입력 레지스터에 저장된 열(a column)의 장애 발생 카운트가 상기 레지스터에 현재 저장되어 있는 임의의 열의 장애 발생 카운트보다 큰 지를 판단하는 단계를 포함하는
    장애 발생 어드레스 저장 방법.
  6. 제 1 항에 있어서,
    상기 레지스터에 저장되어 있는 어드레스 및 대응 장애 발생 카운트를 교체하는 상기 단계는, 상기 현재 저장되어 있는 열 어드레스 및 대응 장애 발생 카운트를 상기 입력 레지스터에 저장된 열 어드레스 및 대응 장애 발생 카운트로 교체하는
    장애 발생 어드레스 저장 방법.
  7. 제 6 항에 있어서,
    상기 레지스터에 저장되어 있는 상기 열을 중복 열로 교체하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  8. 메모리 셀의 장애 발생 어드레스를 저장하는 방법으로서,
    복수의 행에 대한 복수의 어드레스 및 대응 장애 발생 카운트를 레지스터가 가득 찰 때까지 상기 레지스터에 저장하는 단계와,
    새로운 행 어드레스 및 대응 장애 발생 카운트를 입력 레지스터로 로딩하는 단계와,
    상기 새로운 행 어드레스의 상기 대응 장애 발생 카운트를 상기 레지스터에 저장되어 있는 복수의 장애 발생 카운트와 동시에 비교하는 단계와,
    상기 새로운 행 어드레스의 대응 장애 발생 카운트가 상기 레지스터에 저장되어 있는 상기 행 어드레스에 대응하는 장애 발생 카운트보다 큰 경우에, 상기 레지스터의 행 어드레스 및 대응 장애 발생 카운트를 교체하는 단계를 포함하는
    장애 발생 어드레스 저장 방법.
  9. 제 8 항에 있어서,
    복수의 열에 대한 복수의 어드레스 및 대응 장애 발생 카운트를 레지스터가 가득 찰 때까지 상기 레지스터에 저장하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  10. 제 9 항에 있어서,
    새로운 열 어드레스 및 대응 장애 발생 카운트를 입력 레지스터로 로딩하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  11. 제 10 항에 있어서,
    상기 새로운 열 어드레스의 상기 대응 장애 발생 카운트를 저장되어 있는 모든 장애 발생 카운트와 동시에 비교하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  12. 제 11 항에 있어서,
    상기 새로운 열 어드레스의 상기 대응 장애 발생 카운트가 상기 레지스터에 저장되어 있는 열 어드레스의 장애 발생 카운트보다 큰 경우에, 상기 레지스터의 열 어드레스 및 대응 장애 발생 카운트를 교체하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  13. 제 12 항에 있어서,
    상기 새로운 행 어드레스의 대응 장애 발생 카운트가 상기 레지스터에 저장되어 있는 행 어드레스의 장애 발생 카운트보다 큰 경우에, 상기 레지스터의 행 어드레스 및 대응 장애 발생 카운트를 교체하는 상기 단계와,
    상기 새로운 열 어드레스의 대응 장애 발생 카운트가 상기 레지스터에 저장되어 있는 열 어드레스의 장애 발생 카운트보다 큰 경우에, 상기 레지스터의 열 어드레스 및 대응 장애 발생 카운트를 교체하는 상기 단계를 반복하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  14. 제 13 항에 있어서,
    상기 레지스터에 저장되어 있는 상기 열 어드레스를 중복 열 어드레스로 교체하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  15. 메모리 셀의 장애 발생 어드레스를 저장하는 방법으로서,
    행에 대한 복수의 행 어드레스 및 대응 장애 발생 카운트를 레지스터가 가득 찰 때까지 상기 레지스터에 저장하는 단계와,
    새로운 행 어드레스 및 대응 장애 발생 카운트를 입력 레지스터로 로딩하는 단계와,
    상기 새로운 행 어드레스의 상기 대응 장애 발생 카운트를 상기 레지스터에 저장되어 있는 모든 장애 발생 카운트와 순차적으로 비교하는 단계와,
    상기 새로운 행 어드레스의 대응 장애 발생 카운트가 상기 레지스터에 저장되어 있는 상기 행의 장애 발생 카운트보다 큰 경우에, 상기 레지스터의 행 어드레스 및 대응 장애 발생 카운트를 교체하는 단계를 포함하는
    장애 발생 어드레스 저장 방법.
  16. 제 15 항에 있어서,
    복수의 열에 대한 복수의 어드레스 및 대응 장애 발생 카운트를 레지스터가 가득 찰 때까지 상기 레지스터에 저장하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  17. 제 16 항에 있어서,
    새로운 열 어드레스 및 대응 장애 발생 카운트를 입력 레지스터로 로딩하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  18. 제 17 항에 있어서,
    상기 새로운 열 어드레스의 상기 대응 장애 발생 카운트를 모든 저장된 장애 발생 카운트와 동시에 비교하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  19. 제 18 항에 있어서,
    상기 새로운 열 어드레스의 대응 장애 발생 카운트가 상기 레지스터에 저장된 열 어드레스의 장애 발생 카운트보다 큰 경우에, 상기 레지스터의 열 어드레스 및 대응 장애 발생 카운트를 교체하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  20. 제 19 항에 있어서,
    상기 새로운 열 어드레스의 대응 장애 발생 카운트가 상기 레지스터에 저장되어 있는 열 어드레스의 장애 발생 카운트보다 큰 경우에, 상기 레지스터의 열 어드레스 및 대응 장애 발생 카운트를 교체하는 상기 단계와,
    상기 새로운 열 어드레스의 대응 장애 발생 카운트가 상기 레지스터에 저장되어 있는 열 어드레스의 장애 발생 카운트보다 큰 경우에, 상기 레지스터의 행 어드레스 및 대응 장애 발생 카운트를 교체하는 상기 단계를 반복하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  21. 제 20 항에 있어서,
    상기 레지스터에 저장되어 있는 상기 열을 중복 열로 교체하는 단계를 더 포함하는
    장애 발생 어드레스 저장 방법.
  22. 장애 발생 어드레스를 저장하는 레지스터를 구비하는 메모리 장치로서,
    입력 장애 발생 어드레스 및 입력 장애 발생 카운트를 수신하는 입력 레지스터와,
    장애 발생 어드레스 및 대응 장애 발생 카운트를 저장하는 복수의 슬롯을 갖는 레지스터와,
    복수의 비교기를 구비하되,
    상기 비교기 각각은 상기 입력 장애 발생 카운트 및 상기 레지스터의 상기 슬롯 중 하나의 장애 발생 카운트에 접속되는
    메모리 장치.
  23. 제 22 항에 있어서,
    클록 신호를 더 포함하는
    메모리 장치.
  24. 제 23 항에 있어서,
    상기 클록 신호에 접속되는 스위치를 더 포함하되,
    상기 스위치는 상기 입력 장애 발생 어드레스 및 상기 입력 장애 발생 카운트를 상기 레지스터 슬롯에 제공하는
    메모리 장치.
  25. 제 24 항에 있어서,
    상기 스위치는 상기 클록 신호의 하강 에지에서 폐쇄되는
    메모리 장치.
  26. 제 22 항에 있어서,
    복수의 레지스터 스위치를 더 포함하되,
    상기 복수의 레지스터 스위치의 각 레지스터 스위치는 상기 복수의 비교기 중 한 비교기의 출력을 수신하도록 접속되는
    메모리 장치.
  27. 제 26 항에 있어서,
    상기 복수의 레지스터 스위치의 상기 각 레지스터 스위치는 상기 레지스터의 상기 복수의 슬롯 중 하나의 슬롯에 접속되는
    메모리 장치.
  28. 제 23 항에 있어서,
    상기 복수의 비교기는 상기 클록 신호에 접속되며,
    상기 비교기 각각은 상기 클록 신호의 상승 에지에서 인에이블되는
    메모리 장치.
  29. 장애 발생 어드레스를 저장하는 레지스터를 구비하는 메모리 장치로서,
    입력 장애 발생 어드레스 및 입력 장애 발생 카운트를 수신하는 입력 레지스터와,
    장애 발생 어드레스 및 대응 장애 발생 카운트를 저장하는 복수의 슬롯을 갖는 레지스터와,
    복수의 비교기 - 상기 비교기 각각은 입력 장애 발생 카운트 및 상기 레지스터의 상기 슬롯 중 하나의 장애 발생 카운트에 접속됨 - 와,
    클록 신호에 접속되는 스위치 - 상기 스위치는 상기 입력 장애 발생 어드레스 및 상기 입력 장애 발생 카운트를 상기 레지스터 슬롯에 제공함 - 와,
    복수의 레지스터 스위치 - 상기 레지스터 스위치 각각은 상기 복수의 비교기 중 한 비교기의 출력을 수신하도록 접속됨 - 를 포함하는
    메모리 장치.
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