CN1826661A - 用于存储存储单元的故障地址的存储装置和方法 - Google Patents
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Abstract
本发明的实施例针对使用可分类的故障计数/故障地址寄存器的存储芯片的自修复模式。本发明的实施例通过扫描存储器阵列以便定位具有最高缺陷数目的n个元件(WL或CSL)来有效地利用可用的冗余。优选地是,一种电路包括一个或多个比较器,用于把输入寄存器中地址的故障计数与在可分类的故障计数/故障地址寄存器中所存储的至少一个故障计数相比较。本发明的实施例可以用于芯片内冗余计算并且可以处理二维(即行和列)冗余。
Description
技术领域
本发明总体上涉及存储装置,并且尤其涉及用于存储存储单元的故障地址的存储装置和方法。
背景技术
对诸如随机存取存储器之类的半导体器件所进行的存储器测试通常由制造商在制造期间执行,以便用于定位在制造所述器件期间在所述器件中可能出现的缺陷和故障。此测试通常由处理器执行,所述处理器在把包含半导体器件的管芯封装成芯片之前运行测试程序。包括存储装置在内的许多半导体器件通常具有冗余电路,以便替换在测试期间所发现的失灵电路。通过启用该冗余电路,即便某些电路是损坏的也不必丢弃该装置。
随着存储容量增加,用于测试正制造的DRAM所要求的时间也必须增加,这导致了额外成本。随着DRAM应用发展并且处理器开始在芯片上包括大量的存储器,还有必要为这些嵌入式存储器创建新的测试模式。当在引脚和存储器之间没有直接连接时,外部测试可能很困难。即,确保彻底地测试每一位要求复杂的测试向量。
内建自测试(Built in self testing,BIST),内建自测试使得能够使用更便宜的测试设备测试存储装置,以及使得能够进行可能增加芯片生产率的并行测试。最后,有时可能在芯片的整个使用运行期间执行内建自测试。然而,用于确定半导体器件中缺陷的常规方法是复杂的并且可能是费时的。
据此,需要一种通过扫描存储器阵列来定位具有最高缺陷数目的字线和列选择线并且通过存储存储单元的故障地址来确定半导体器件中缺陷的存储装置和方法。
发明内容
本发明的实施例针对使用可分类的故障计数/故障地址寄存器的存储芯片的自修复模式。本发明的实施例通过扫描存储器阵列以便定位具有最高缺陷数目的n个元件(WL或CSL)来有效地利用可用的冗余。优选地是,一种电路包括一个或多个比较器,用于把输入寄存器中地址的故障计数与在可分类的故障计数/故障地址寄存器中所存储的至少一个故障计数相比较。本发明的实施例可以用于芯片内冗余计算并且可以处理二维(即行和列)冗余。
附图说明
图1是使用本发明实施例的存储器的框图;
图2是依照本发明用于存储存储单元的故障地址的电路的框图;
图3是依照本发明候选实施例用于存储存储单元的故障地址的电路的框图;
图4是示出图3电路的操作的图;
图5是示出依照本发明实施例用于扫描字线和列选择线的方法的流程图;
图6是示出依照本发明实施例用于扫描存储装置的单元的方法的流程图;
图7是示出依照本发明实施例用于在寄存器中存储故障地址的方法的流程图;和
图8是示出依照本发明候选实施例用于在寄存器中存储故障地址的方法的流程图。
具体实施方式
首先转向图1,示出了使用本发明实施例的存储装置(诸如动态随机存取存储器(DRAM)的框图。特别地是,存储装置100包括多个阵列102,每个阵列102包括存储器阵列存储体104、行译码器106、读出放大器和输入/输出总线108和列译码器110。存储装置100还包括耦合到行地址缓冲器122的行地址寄存器120,所述行地址缓冲器122接收来自刷新计数器124的信号。类似地,列地址寄存器130耦合到列地址缓冲器132,所述列地址缓冲器132向列地址计数器134提供输出。数据输入/输出块140耦合到输入缓冲器142和输出缓冲器144。输入缓冲器142和输出缓冲器144能够实现与各个阵列之间来回地转送数据。最后,控制逻辑和定时发生器块150接收在本领域中公知的控制信号,以便从存储装置读取或向其写入数据。
现在转向图2,示出了依照本发明用于存储存储单元的故障地址的电路的框图。图2的堆栈包含n个寄存器,并且例如可以被实现在控制逻辑和定时发生器块150中。每个寄存器被划分成两个部分,一个用于存储故障位地址,而另一个用于存储故障计数。还把每个寄存器的包含故障计数信息的位连接到比较器。因此具有n个寄存器深度的堆栈要求n个比较器。
特别地是,电路200包括输入寄存器202,所述输入寄存器202具有故障地址输入部分204和故障计数部分206。所述电路200也包括多个寄存器210。每个寄存器210包括故障地址部分212和故障计数部分214。比较器216接收故障计数部分214和输入寄存器202的故障计数部分206。由比较器216的输出控制的开关218能够把故障地址和故障计数转送到输入寄存器202。最后,把时钟信号220耦合到开关222,使得能够在时钟信号的下降沿转送数据。还把时钟信号耦合到比较器216的输入使得能够在所述时钟信号的上升沿进行比较。如在电路中所见,比较器在时钟信号上升时被启用,产生耦合到开关218的输出。开关18的状态确定是否把故障地址和故障计数从输入寄存器转送到寄存器210之一。参考图7的流程图将更详细地描述该电路的操作。
图2的实现方式的一个优点在于确定半导体器件中缺陷的速度。可以在上升时钟边缘同时把新的故障计数与在寄存器上所存储的所有故障计数相比较。根据比较结果,可以在下降时钟边缘把新的故障地址和故障计数转送到堆栈。因此可以在一个时钟周期内完成把新的元件添加到堆栈中。图2的解决办法的缺点在于所要求的芯片面积,这是因为每个堆栈元件都需要比较器。
现在转向图3,示出了用于依照本发明存储存储单元的故障地址的电路的框图。因为图3的实施例只包括一个比较器,所以只将输入寄存器中的故障计数与在寄存器R[0]中所存储的故障计数比较。可以使寄存器堆栈循环,以便可以把输入故障计数与在所有寄存器中所存储的故障计数相比较。两种循环操作是可能的。第一种循环可以只基于寄存器堆栈中所存储的故障地址,而第二种循环可基于寄存器堆栈和输入寄存器。
特别地是,电路300包括输入寄存器302,所述输入寄存器302具有输入故障地址304和输入故障计数306。电路300包括寄存器堆栈310,所述寄存器堆栈310具有多个故障地址寄存器312和故障计数寄存器314。比较器320把寄存器R[0]的故障计数与输入故障计数306相比较。最后,开关322能够把输入故障地址304和相应的输入故障计数306转送到寄存器R[n-1]中。图3电路的一个优点在于由于只需要一个比较器,所以与图4相比此电路所需要的面积较小。然而,把新的元件添加到堆栈花费时间更长。如参考图4所更详细地描述,需要n+1个时钟周期来把新的元件添加到具有n个元件深度的堆栈。
现在转向图4,该图示出了图3电路针对具有4个寄存器深度的寄存器堆栈的操作。在操作开始时,把新的故障计数存储在输入寄存器(I)中。只要新的故障计数比在寄存器R[0]中所存储的故障计数更低,就执行‘只有堆栈(stack-only)’循环,如例如时钟周期0和1中所示。即,把在寄存器R[0]中所存储的故障地址和故障计数移到寄存器R[n-1],而如同所示使在其它寄存器中所存储的故障地址和故障计数下移。然而,一旦比较器检测到所述堆栈上的更低故障计数,那么改变循环模式。特别地是,执行输入寄存器和堆栈中寄存器的循环。所述操作在n+1个时钟周期之后结束。在该点,具有最低故障计数的寄存器堆栈处于输入寄存器中,在该输入寄存器中它可能会在下一堆栈操作开始时被重写。
现在转向图5,流程图示出了依照本发明实施例扫描字线和列选择线的方法。特别地是,在步骤502,在相反方向上扫描字线若干次。参考图6更详细地描述了用于扫描字线的方法的例子。在步骤504在相反方向上还扫描列选择线若干次。应当理解,可以依照图6的方法来扫描列选择线,应用于列而不是行。然后在步骤506用冗余元件来替换字线或列线。然后在步骤508确定是否已经使用所有的冗余元件。如果是的话,那么过程结束。如果不是的话,那么在步骤510确定是否找到更多的缺陷。
现在转向图6,流程图示出了依照本发明实施例扫描存储装置的单元的方法。对于下列论述,我们将假定X表示行地址而Y表示列地址。据此,修复策略是要找到具有最高故障计数的n个字线。特别地是,在步骤602清空寄存器堆栈。在步骤604和606分别把行和列地址计数器设置为它们的起始值(例如X=0,Y=0)。
依照本发明的一个方面,通过增加列地址Y来扫描沿着字线X的所有单元。在步骤608把故障计数复位为零。在步骤610测试单元(X,Y)。如果在步骤612该单元表现出缺陷,那么在步骤614增加故障位计数器。对字线上的所有存储单元进行这一过程。在步骤618已经测试了第一字线上的所有单元之后,在步骤620把故障计数F和地址X转送到故障地址堆栈。只有当故障地址堆栈上的至少一个元件具有较低故障计数时,所述故障地址堆栈才接受新的地址和故障计数,如参考图7和8将更详细地描述。然后在步骤622增加行。重复此操作直到已经测试了所有字线,这在步骤624确定。现在,故障地址堆栈包含具有最高故障计数的n个字线的地址。现在在步骤626通过激活冗余元件来替换这些字线。
为了修复芯片,优选在相反方向上运行这种算法若干次。这意味着在扫描字线之后,人们可以使用相同的算法来扫描CLS。重复此过程直到找不到任何缺陷单元或已经使用了所有的冗余元件。此方法的一个优点在于非常有效地使用了冗余。
现在转向图7,流程图示出了依照本发明实施例用于把故障地址存储在寄存器中的方法。特别地是,在步骤702把新的故障地址和故障计数加载到输入寄存器中。在步骤704把新的故障计数同时与在堆栈寄存器中所存储的所有故障计数相比较。然后在步骤706确定新的故障计数是否大于所存储的故障计数。如果是的话,那么在步骤708用来自输入寄存器的新的地址和寄存器计数来替换在寄存器堆栈中所存储的地址和相应的故障计数。然后在步骤710确定是否已经把所有故障地址加载到寄存器堆栈中。如果不是的话,在步骤702把新的故障地址和故障计数加载到输入寄存器中。然而,如果确定已经把所有故障地址加载到寄存器堆栈中,那么在步骤712用冗余元件来替换与所存储的地址相关联的行(或列)。
最后转向图8,流程图示出了依照本发明实施例用于把故障地址存储在寄存器中的方法。特别地是,在步骤802把新的故障地址和故障计数加载到输入寄存器中。在步骤804把输入寄存器中的故障计数与在寄存器堆栈顶部位槽(slot)内的故障计数相比较。然后在步骤806确定新的故障计数是否大于所述顶部位槽中的故障计数。如果不是的话,那么在步骤808把在顶部位槽中的地址和故障计数移到底部位槽。如果是的话,那么在步骤810把新的故障计数移到堆栈的底部。然后,在步骤812把故障地址和相应的故障计数移到输入寄存器。然后,在步骤814确定是否已经把输入寄存器与顶部位槽比较了n+1次。如果不是的话,在步骤804把输入寄存器中的故障计数与在寄存器堆栈顶部位槽中的故障计数相比较。如果是的话,在步骤816用冗余元件来替换与所存储的地址相关联的行(或列)。应当理解的是,仅仅以举例形式(例如在图4中所示)给出了对顶部位槽和底部位槽的引用。
因此可以理解已经描述了用于存储存储单元的故障地址的新且新颖的存储装置和方法。本领域那些技术人员应当理解,根据这里的特定教导,可以看出包括在所公开的发明内的许多候选和等效物。结果,本发明并不由上述实施例限制,而只由下列权利要求限制。
Claims (29)
1.一种用于存储存储单元的故障地址的方法,所述方法包括步骤:
把所述存储单元的多个单元的地址和相应的故障计数存储在寄存器中,直到所述寄存器变满;
确定输入寄存器中的多个单元是否具有比在所述寄存器中当前所存储的多个单元的故障计数更大的故障计数;并且
如果在所述输入寄存器中的多个单元的故障计数大于在所述寄存器中当前所存储的所述多个单元的所述故障计数,那么用在所述输入寄存器中的地址和相应的故障计数来替换在所述寄存器中的地址和相应的故障计数。
2.如权利要求1所述的方法,其中确定输入寄存器中的多个单元是否具有比在所述寄存器中当前所存储的多个单元的故障计数更大的故障计数的所述步骤包括:确定所述输入寄存器中的行是否具有比所述寄存器中当前所存储的任何行的故障计数更大的故障计数。
3.如权利要求2所述的方法,其中替换所述寄存器中的地址和相应的故障计数的所述步骤包括:用来自所述输入寄存器的行地址和相应的故障计数来替换当前所存储的行地址和相应的故障计数。
4.如权利要求3所述的方法,还包括用冗余的行来替换在所述寄存器中存储的所述行的步骤。
5.如权利要求1所述的方法,其中确定输入寄存器中的多个单元是否具有比所述寄存器中当前所存储的多个单元的故障计数更大的故障计数的所述步骤包括:确定所述输入寄存器中的列是否具有比所述寄存器中当前所存储的任何列的故障计数更大的故障计数。
6.如权利要求1所述的方法,其中替换所述寄存器中的地址和相应的故障计数的所述步骤包括:用所述输入寄存器中的列地址和相应的故障计数来替换所述当前所存储的列地址和相应的故障计数。
7.如权利要求7所述的方法,还包括用冗余的列来替换在所述寄存器中所存储的所述列的步骤。
8.一种用于存储存储单元的故障地址的方法,所述方法包括步骤:
把多个行的多个地址和相应的故障计数存储在寄存器中直到所述寄存器变满;
把新的行地址和相应的故障计数加载到输入寄存器中;
同时把所述新的行地址的所述相应的故障计数与在所述寄存器中所存储的所述多个故障计数相比较;并且
如果所述新的地址的相应的故障计数大于对应于在所述寄存器中所存储的所述行地址的故障计数,那么替换所述寄存器中的行地址和相应的故障计数。
9.如权利要求8所述的方法,还包括把多个列的多个地址和相应的故障计数存储在寄存器中直到所述寄存器变满的步骤。
10.如权利要求9所述的方法,还包括把新的列地址和相应的故障计数加载到输入寄存器中的步骤。
11.如权利要求10所述的方法,还包括同时把所述新的列地址的所述相应的故障计数与所有存储的故障计数相比较的步骤。
12.如权利要求11所述的方法,还包括如果所述新的列地址的相应的故障计数大于所述寄存器中所存储的列地址的故障计数,那么替换所述寄存器中的列地址和相应的故障计数的步骤。
13.如权利要求12所述的方法,还包括重复下列步骤的步骤:如果所述新的行地址的相应的故障计数大于在所述寄存器中所存储的行地址的故障计数,那么替换所述寄存器中的行地址和相应的故障计数,以及如果所述新的列地址的相应的故障计数大于所述寄存器中所存储的列地址的故障计数,那么替换所述寄存器中的列地址和相应的故障计数。
14.如权利要求13所述的方法,还包括用冗余的列地址来替换所述寄存器中所存储的所述列地址的步骤。
15.一种用于存储存储单元的故障地址的方法,所述方法包括步骤:
把行的多个行地址和相应的故障计数存储在寄存器中直到所述寄存器变满;
把新的行地址和相应的故障计数加载到输入寄存器中;
顺序地把所述新的故障地址的所述相应的故障计数与所述寄存器中所存储的所有故障计数相比较;并且
如果所述新的行地址的相应的故障计数大于所述寄存器中所存储的所述行的故障计数,那么替换所述寄存器中的行地址和相应的故障计数。
16.如权利要求15所述的方法,还包括把多个列的多个地址和相应的故障计数存储在寄存器中直到所述寄存器变满的步骤。
17.如权利要求16所述的方法,还包括把新的列地址和相应的故障计数加载到输入寄存器中的步骤。
18.如权利要求17所述的方法,还包括同时把所述新的列地址的所述相应的故障计数与所有存储的故障计数相比较的步骤。
19.如权利要求18所述的方法,还包括如果所述新的列地址的相应的故障计数大于所述寄存器中所存储的列地址的故障计数,那么替换所述寄存器中的列地址和相应的故障计数的步骤。
20.如权利要求19所述的方法,还包括重复下列步骤的步骤:如果所述新的列地址的相应的故障计数大于所述寄存器中所存储的列地址的故障计数,那么替换所述寄存器中的列地址和相应的故障计数,并且如果所述新的列地址的相应的故障计数大于在所述寄存器中所存储的列的故障计数,那么替换所述寄存器中的行和相应的故障计数。
21.如权利要求20所述的方法,还包括用冗余的列来替换在所述寄存器中所存储的所述列的步骤。
22.一种具有用于存储故障地址的寄存器的存储装置,所述存储装置包括:
输入寄存器,用于接收输入故障地址和输入故障计数;
寄存器,具有用于存储故障地址和相应的故障计数的多个位槽;和
多个比较器,每个所述比较器耦合到所述输入故障计数和所述寄存器的所述位槽之一的故障计数。
23.如权利要求22所述的存储装置,还包括时钟信号。
24.如权利要求23所述的存储装置,还包括耦合到所述时钟信号的开关,所述开关向所述寄存器的位槽提供所述输入故障地址和所述输入故障计数。
25.如权利要求24所述的存储装置,其中所述开关在所述时钟信号的下降沿关闭。
26.如权利要求22所述的存储装置,还包括多个寄存器开关,所述多个寄存器开关的每个寄存器开关耦合成接收所述多个比较器的一个比较器的输出。
27.如权利要求26所述的存储装置,其中所述多个寄存器开关的每个所述寄存器开关耦合到所述寄存器的所述多个位槽中的一个位槽。
28.如权利要求22所述的存储装置,其中所述多个比较器耦合所述时钟信号,每个所述比较器在所述时钟信号的上升沿被启用。
29.一种具有用于存储故障地址的寄存器的存储装置,所述存储装置包括:
输入寄存器,用于接收输入故障地址和输入故障计数;
寄存器,具有用于存储故障地址和相应的故障计数的多个位槽;和
多个比较器,每个比较器耦合到输入故障计数和所述寄存器的所述位槽之一的故障计数;
耦合到时钟信号的开关,所述开关向所述寄存器的位槽提供所述输入故障地址和所述输入故障计数;和
多个寄存器开关,每个寄存器开关耦合成接收所述多个比较器的一个比较器的输出。
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WO (1) | WO2005015568A1 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102479557A (zh) * | 2010-11-19 | 2012-05-30 | 阿尔特拉公司 | 带有冗余位及存储器元件表决电路的存储器阵列 |
CN103268237A (zh) * | 2013-05-10 | 2013-08-28 | 东信和平科技股份有限公司 | 一种掩膜智能卡的补丁功能扩展方法及装置 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100555532B1 (ko) * | 2003-11-27 | 2006-03-03 | 삼성전자주식회사 | 메모리 테스트 회로 및 테스트 시스템 |
JP2006179101A (ja) * | 2004-12-22 | 2006-07-06 | Fujitsu Ltd | 半導体記憶装置 |
US7518918B2 (en) * | 2006-01-31 | 2009-04-14 | International Business Machines Corporation | Method and apparatus for repairing embedded memory in an integrated circuit |
US20080165599A1 (en) * | 2006-01-31 | 2008-07-10 | Gorman Kevin W | Design structure used for repairing embedded memory in an integrated circuit |
US20090150721A1 (en) * | 2007-12-10 | 2009-06-11 | International Business Machines Corporation | Utilizing A Potentially Unreliable Memory Module For Memory Mirroring In A Computing System |
US8132131B2 (en) * | 2007-12-18 | 2012-03-06 | International Business Machines Corporation | Design structure including failing address register and compare logic for multi-pass repair of memory arrays |
US20090154270A1 (en) * | 2007-12-18 | 2009-06-18 | Barth Jr John E | Failing address register and compare logic for multi-pass repair of memory arrays |
CN102812518B (zh) * | 2010-01-28 | 2015-10-21 | 惠普发展公司,有限责任合伙企业 | 存储器存取方法和装置 |
US9087613B2 (en) | 2012-02-29 | 2015-07-21 | Samsung Electronics Co., Ltd. | Device and method for repairing memory cell and memory system including the device |
US9087554B1 (en) | 2012-12-21 | 2015-07-21 | Samsung Electronics Co., Ltd. | Memory device, method for performing refresh operation of the memory device, and system including the same |
US11232848B2 (en) * | 2015-04-30 | 2022-01-25 | Hewlett Packard Enterprise Development Lp | Memory module error tracking |
KR102451163B1 (ko) * | 2018-02-01 | 2022-10-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 리페어 방법 |
DE102020134945A1 (de) * | 2020-02-27 | 2021-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dynamische fehlerüberwachung und -reparatur |
US11380415B2 (en) | 2020-02-27 | 2022-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dynamic error monitor and repair |
CN112906332B (zh) * | 2021-03-25 | 2022-08-23 | 山东高云半导体科技有限公司 | Fpga设计的综合实现方法和装置 |
US11513880B1 (en) * | 2021-08-26 | 2022-11-29 | Powerchip Semiconductor Manufacturing Corporation | Failure bit count circuit for memory and method thereof |
US11984183B2 (en) * | 2022-02-01 | 2024-05-14 | Dell Products L.P. | Systems and methods for fault-resilient system management random access memory |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4414665A (en) * | 1979-11-21 | 1983-11-08 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory device test apparatus |
GR77678B (zh) | 1981-09-21 | 1984-09-25 | Hougen Everett D | |
US4557641A (en) | 1983-09-12 | 1985-12-10 | Hougen Everett D | Annular cutter |
JPS61163110U (zh) | 1985-03-30 | 1986-10-09 | ||
JPH10289597A (ja) * | 1997-04-14 | 1998-10-27 | Advantest Corp | メモリ試験装置 |
JPH11238395A (ja) * | 1998-02-20 | 1999-08-31 | Advantest Corp | メモリ試験装置 |
US6072737A (en) * | 1998-08-06 | 2000-06-06 | Micron Technology, Inc. | Method and apparatus for testing embedded DRAM |
TW446955B (en) | 1998-10-30 | 2001-07-21 | Siemens Ag | The read/write memory with self-testing device and its associated test method |
JP4601119B2 (ja) * | 2000-05-02 | 2010-12-22 | 株式会社アドバンテスト | メモリ試験方法・メモリ試験装置 |
WO2002037503A1 (fr) * | 2000-11-02 | 2002-05-10 | Hitachi, Ltd. | Memoire a semi-conducteur, procede pour tester une memoire a semi-conducteur et procede de fabrication de memoires a semi-conducteur |
US7178072B2 (en) | 2001-06-08 | 2007-02-13 | Renesas Technology America, Inc. | Methods and apparatus for storing memory test information |
US6862703B2 (en) * | 2001-08-13 | 2005-03-01 | Credence Systems Corporation | Apparatus for testing memories with redundant storage elements |
DE60320745D1 (de) * | 2003-02-12 | 2008-06-19 | Infineon Technologies Ag | Verfahren und MBISR (Memory Built-In Self Repair) zum Reparieren eines Speichers |
-
2003
- 2003-07-21 US US10/624,031 patent/US6937531B2/en not_active Expired - Fee Related
-
2004
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- 2004-07-13 WO PCT/EP2004/007740 patent/WO2005015568A1/en active Application Filing
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102479557A (zh) * | 2010-11-19 | 2012-05-30 | 阿尔特拉公司 | 带有冗余位及存储器元件表决电路的存储器阵列 |
US9582374B2 (en) | 2010-11-19 | 2017-02-28 | Altera Corporation | Memory array with redundant bits and memory element voting circuits |
CN102479557B (zh) * | 2010-11-19 | 2017-05-10 | 阿尔特拉公司 | 带有冗余位及存储器元件表决电路的存储器阵列 |
CN103268237A (zh) * | 2013-05-10 | 2013-08-28 | 东信和平科技股份有限公司 | 一种掩膜智能卡的补丁功能扩展方法及装置 |
Also Published As
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---|---|
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