KR100555532B1

KR100555532B1 - 메모리 테스트 회로 및 테스트 시스템

Info

Publication number: KR100555532B1
Application number: KR1020030084957A
Authority: KR
Inventors: 전순극; 김용철; 김한; 전배선
Original assignee: 삼성전자주식회사
Priority date: 2003-11-27
Filing date: 2003-11-27
Publication date: 2006-03-03
Also published as: US20050117420A1; TW200519957A; TWI287797B; JP2005158252A; KR20050051203A; US7240257B2; JP4939746B2

Abstract

메모리 테스트 회로 및 테스트 시스템이 개시된다. 본 발명의 실시예에 따른 메모리 테스트 회로는 저장된 데이터를 n 비트 데이터 출력 핀을 통하여 출력하는 메모리 및 비스트를 구비한다. 비스트는 상기 메모리로 테스트 데이터를 기입하고, 상기 메모리로부터 출력되는 상기 테스트 데이터와 예상 데이터를 비교하여 상기 메모리 내부의 결함 셀 어드레스를 판단한다. 상기 비스트는 상기 테스트 데이터와 상기 예상 데이터가 일치하는지 여부를 표시하는 결함 정보를 가지는 k 개의 예비 결함 신호를 발생하고, 상기 k 개의 예비 결함 신호를 클럭 신호의 m 사이클동안 k/m 개씩 제 1 내지 제 k/m 결함 신호로서 출력한다. 상기 메모리는 테스트 동작 시 상기 n 비트 데이터 출력 핀을 8개의 그룹으로 분할하여 내부의 메모리 영역에 대응시키고, 결함 메모리 셀을 결함 구제(repair) 하는 경우 상기 8 개 그룹의 데이터 출력 핀에 대응되는 메모리 영역별로 결함 구제 동작이 수행된다. 본 발명에 따른 메모리 테스트회로 및 테스트 시스템은 메모리를 테스트하고 결함 신호를 발생하는 비스트는 메모리 장치에 설계하고 비스트가 출력하는 결함 신호를 분석하는 결함 분석 회로는 테스트 장치에 분석함으로써 테스트 동작시 메모리 장치의 설계부담을 줄일 수 있는 장점이 있다. 또한 결함 신호를 나누어 출력함으로써 테스트 장치의 핀 부담을 줄일 수 있는 장점이 있다.

Description

메모리 테스트 회로 및 테스트 시스템{Memory test circuit and test system}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 실시예에 따른 메모리 테스트 회로이다.

도 2는 도 1의 비스트의 구조를 설명하는 도면이다.

도 3은 도 2의 비교부의 구조를 설명하는 도면이다.

도 4는 도 2의 결함 신호 발생부의 구조를 설명하는 도면이다.

도 5는 도 1의 메모리 테스트 회로의 동작을 설명하는 타이밍도이다.

도 6은 도 2의 결함 신호 발생부의 다른 실시예를 설명하는 도면이다.

도 7은 본 발명의 다른 실시예에 따른 결함 분석 회로를 설명하는 도면이다.

본 발명은 메모리 테스트 회로 및 테스트 시스템에 관한 것으로서, 특히 고집적 메모리의 결함을 테스트하는 비스트(BIST: Built In Self Test)를 구비하는 테스트 회로 및 테스트 시스템에 관한 것이다.

오늘날 칩은 DSM(Deep Sub-Micron)으로 설계 및 제조되고 있으며, 많은 메모리를 내장함에 따라 메모리 수율(yield)이 전체 칩의 수율에 심각한 영향을 주게 되었으며 칩의 수율 향상을 위해 결함구제 가능한 메모리(repairable memory)가 필요하게 되었다.

또한 반도체 장치의 집적도가 증가하고 기능이 복잡해짐에 따라 반도체 장치를 효율적으로 테스트하기 위한 여러 가지 방법들이 연구되고 있다. 특히 반도체 장치에 내장되어 있는 메모리를 효율적으로 테스트하기 위해 메모리 비스트(BIST: Built-In Self Test 이하 '비스트'라고 한다.)라는 방법이 개발되었으며 이는 메모리 테스트 알고리즘(Algorithm)을 구현한 회로를 이용하여 내장된 메모리를 테스트하는 방법이다.

근래에는 메모리를 테스트하는 비스트와는 달리 비스트 테스트 방법을 이용하여 내장된 결함구제 가능한 메모리를 테스트하고 결함현상을 분석하여 복구를 수행하기 위한 정보를 추출할 수 있는 비라(BIRA: Built-In Redundancy Analysis)기술이 등장하게 되었다.

즉, 비스트를 사용하여 메모리를 테스트하고 결함에 대한 정보를 저장한 후 BISR(Built-In Self Repair)을 통해 복구를 진행하고 그 결과를 스캔 체인(scan chain)을 이용하여 출력한다.

그러나, 수율의 향상을 위하여 로우(row) 및 칼럼(column) 결함 구제가 가능한 고집적 메모리의 결함 구제를 위하여 비스트를 이용하는 경우 비스트의 부담(overhead)이 증가되어 비스트를 설계하는 것이 어려워지는 문제가 있다.

본 발명이 이루고자하는 기술적 과제는 메모리에 결함이 발생할 때마다 클럭 신호에 동기되어 결함 신호를 외부로 출력하는 메모리 테스트 회로를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는 결함이 발생할 때마다 클럭 신호에 동기되어 결함 신호를 발생하고 발생된 결함 신호를 분석하여 메모리의 결함 구제를 수행하는 테스트 시스템을 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 테스트 회로는 저장된 데이터를 n 비트 데이터 출력 핀을 통하여 출력하는 메모리 및 비스트를 구비한다.

비스트는 상기 메모리로 테스트 데이터를 기입하고, 상기 메모리로부터 출력되는 상기 테스트 데이터와 예상 데이터를 비교하여 상기 메모리 내부의 결함 셀 어드레스를 판단한다.

상기 비스트는 상기 테스트 데이터와 상기 예상 데이터가 일치하는지 여부를 표시하는 결함 정보를 가지는 k 개의 예비 결함 신호를 발생하고, 상기 k 개의 예비 결함 신호를 클럭 신호의 m 사이클동안 k/m 개씩 제 1 내지 제 k/m 결함 신호로서 출력한다.

상기 메모리는 테스트 동작 시 상기 n 비트 데이터 출력 핀을 8개의 그룹으로 분할하여 내부의 메모리 영역에 대응시키고, 결함 메모리 셀을 결함 구제(repair) 하는 경우 상기 8 개 그룹의 데이터 출력 핀에 대응되는 메모리 영역별로 결함 구제 동작이 수행된다.

상기 메모리는 HCSPSRAM(High Capacity Single Port Synchronous Random Access Memory) 이다.

상기 비스트는 예상 데이터 발생부, 비교부 및 결함 신호 발생부를 구비한다. 예상 데이터 발생부는 상기 예상 데이터를 발생한다.

비교부는 상기 메모리에서 출력되는 n 비트의 테스트 데이터를 최하위 비트에서 최 상위 비트까지 k 개의 그룹으로 분리한 제 1 내지 제 k 테스트 데이터를 수신하고 상기 예상 데이터를 수신하여 상기 결함 정보를 가지는 제 1 내지 제 k 예비 결함 신호들을 발생한다.

결함 신호 발생부는 상기 제 1 내지 제 k 예비 결함 신호들을 클럭 신호의 m 사이클동안 k/m 개씩 제 1 내지 제 k/m 결함 신호로서 출력한다.

상기 비교부는 상기 제 1 내지 제 k 테스트 데이터와 대응되는 예상 데이터를 비교하여 상기 제 1 내지 제 k 예비 결함 신호를 출력하는 제 1 내지 제 k 비교기들을 구비한다.

상기 m은 2이고, 상기 결함 신호 발생부는 상기 클럭 신호의 첫 번째 사이클 동안 상기 제 1 내지 제 k/2 예비 결함 신호를 상기 제 1 내지 제 k/2 결함 신호로서 출력하고, 상기 클럭 신호의 두 번째 사이클 동안 상기 제 k/2 + 1 내지 제 k 예비 결함 신호를 상기 제 1 내지 제 k/2 결함 신호로서 출력한다.

상기 결함 신호 발생부는 제 1 내지 제 4 예비 플립플롭들, 제 1 내지 제 4 논리곱 수단들 및 제 1 내지 제 4 플립플롭들을 구비한다.

제 1 내지 제 4 예비 플립플롭들은 상기 클럭 신호에 동기 되어 상기 제 k/2 + 1 내지 제 k 예비 결함 신호를 저장한다. 제 1 내지 제 4 논리곱 수단들은 상기 제 1 내지 제 k/2 예비 결함 신호의 각각과 대응되는 상기 제 1 내지 제 4 예비 플립플롭의 출력을 논리곱 하여 출력한다.

제 1 내지 제 4 플립플롭들은 상기 클럭 신호에 응답하여 상기 제 1 내지 제 4 논리곱 수단들의 출력을 저장한 후 상기 제 1 내지 제 k/2 결함 신호로서 출력한다.

상기 m은 4이고, 상기 결함 신호 발생부는 상기 클럭 신호의 첫 번째 사이클 동안 상기 제 1 내지 제 k/4 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하고, 상기 클럭 신호의 두 번째 사이클 동안 상기 제 k/4 + 1 내지 제 k/2 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하고, 상기 클럭 신호의 세 번째 사이클 동안 상기 제 k/2 + 1 내지 제 3k/4 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하고, 상기 클럭 신호의 네 번째 사이클 동안 상기 제 3k/4 + 1 내지 제 k 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력한다.

상기 결함 신호 발생부는 제 1 및 제 2 예비 플립플롭들, 제 1 및 제 2 논리곱 수단, 제 3 및 제 4 예비 플립 플롭들, 제 3 및 제 4 논리곱 수단, 제 5 및 제 6 예비 플립 플롭들, 제 5 및 제 6 논리곱 수단 및 제 1 및 제 2 플립플롭들을 구비한다.

제 1 및 제 2 예비 플립플롭들은 상기 클럭 신호에 동기 되어 상기 제 3k/4 + 1 내지 제 k 예비 결함 신호를 저장한다. 제 1 및 제 2 논리곱 수단은 상기 제 k/2+1 내지 제 3k/4 예비 결함 신호의 각각과 대응되는 상기 제 1 및 제 2 예비 플립플롭의 출력을 논리곱하여 출력한다.

제 3 및 제 4 예비 플립 플롭들은 상기 클럭 신호에 응답하여 상기 제 1 및 제 2 논리곱 수단의 출력을 저장한다. 제 3 및 제 4 논리곱 수단은 상기 제 k/4+1 내지 제 k/2 예비 결함 신호의 각각과 대응되는 상기 제 3 및 제 4 예비 플립플롭의 출력을 논리곱 하여 출력한다.

제 5 및 제 6 예비 플립플롭들은 상기 클럭 신호에 응답하여 상기 제 3 및 제 4 논리곱 수단의 출력을 저장한다. 제 5 및 제 6 논리곱 수단은 상기 제 1 내지 제 k/4 예비 결함 신호의 각각과 대응되는 상기 제 5 및 제 6 예비 플립플롭의 출력을 논리곱하여 출력한다.

제 1 및 제 2 플립플롭들은 상기 클럭 신호에 응답하여 상기 제 5 및 제 6 논리곱 수단의 출력을 저장한 후 상기 제 1 내지 제 k/4 결함 신호로서 출력한다.

상기 n 은 16이고, 상기 k는 8인 경우 상기 제 1 예비 결함 신호는 상기 메모리의 제 1 및 제 2 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고, 상기 제 2 예비 결함 신호는 상기 메모리의 제 3 및 제 4 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시한다.

상기 제 3 예비 결함 신호는 상기 메모리의 제 5 및 제 6 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고, 상기 제 4 예비 결함 신호는 상기 메모리의 제 7 및 제 8 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시한다.

상기 제 5 예비 결함 신호는 상기 메모리의 제 9 및 제 10 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고, 상기 제 6 예비 결함 신호는 상기 메모리의 제 11 및 제 12 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시한다.

상기 제 7 예비 결함 신호는 상기 메모리의 제 13 및 제 14 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고, 상기 제 8 예비 결함 신호는 상기 메모리의 제 15 및 제 16 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 결함 분석 회로는 카운터, 버퍼부, 컨트롤러를 구비한다.

카운터는 클럭 신호를 카운팅하고 제어 신호가 활성화되면 그때까지 카운팅된 상기 클럭 신호의 클럭 수를 출력한다. 버퍼부는 메모리에 결함 셀이 존재하는지 여부를 표시하는 제 1 내지 제 q 결함 신호를 수신하여 저장하고 상기 클럭 신호에 동기 되어 상기 제 1 내지 제 q 결함 신호를 출력한다.

컨트롤러는 상기 버퍼부에서 출력되는 상기 제 1 내지 제 q 결함 신호를 수신하고 결함이 인식되면 상기 제어 신호를 활성화시킨다. 상기 카운터에서 출력되는 클럭 수와 상기 제 1 내지 제 q 결함 신호를 이용하여 결함 구제(repair)를 수 행할 메모리 어드레스를 분석한다.

상기 메모리는 n 비트의 데이터 출력 핀을 구비하고, 테스트 동작 시 상기 n 비트 데이터 출력 핀을 8개의 그룹으로 분할하여 내부의 메모리 영역에 대응시키고, 결함 메모리 셀을 결함 구제(repair) 하는 경우 상기 8 개 그룹의 데이터 출력 핀에 대응되는 메모리 영역별로 결함 구제 동작이 수행된다.

상기 메모리는 HCSPSRAM(High Capacity Single Port Synchronous Random Access Memory) 이다. 상기 제 1 내지 제 q 결함 신호는 제 1 내지 제 8 예비 결함 신호가 상기 클럭 신호의 8/q 사이클동안 q 개씩 출력되는 신호이고, 상기 제 1 내지 제 8 예비 결함 신호는, 상기 메모리의 n 비트의 데이터 출력 핀을 8개 그룹으로 분할하는 경우 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 테스트 시스템은 메모리 테스트 회로 및 결함 분석 회로를 구비한다.

메모리 테스트 회로는 메모리의 결함 셀 어드레스 정보를 가지는 k 개의 예비 결함 신호를 클럭 신호의 m 사이클동안 k/m 개씩 제 1 내지 제 k/m 결함 신호로서 출력한다.

결함 분석 회로는 상기 제 1 내지 제 k/m 결함 신호와 상기 클럭 신호의 클럭 수를 이용하여 결함 구제(repair)를 수행할 메모리 어드레스를 분석한다.

메모리 테스트 회로는 저장된 데이터를 n 비트 데이터 출력 핀을 통하여 출력하는 상기 메모리 및 비스트를 구비한다.

상기 비스트는 상기 테스트 데이터와 상기 예상 데이터가 일치하는지 여부를 표시하는 결함 정보를 가지는 k 개의 상기 예비 결함 신호를 발생하고, 상기 k 개의 예비 결함 신호를 상기 클럭 신호의 m 사이클동안 k/m 개씩 상기 제 1 내지 제 k/m 결함 신호로서 출력한다.

결함 분석 회로는 카운터, 버퍼부, 컨트롤러를 구비한다.

컨트롤러는 상기 버퍼부에서 출력되는 상기 제 1 내지 제 q 결함 신호를 수신하고 결함이 인식되면 상기 제어 신호를 활성화시킨다. 상기 카운터에서 출력되는 클럭 수와 상기 제 1 내지 제 q 결함 신호를 이용하여 결함 구제(repair)를 수행할 메모리 어드레스를 분석한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 실시예에 따른 메모리 테스트 회로이다.

도 1을 참조하면, 메모리 테스트 회로(100)는 저장된 데이터(DATA)를 n 비트 데이터 출력 핀(미도시)을 통하여 출력하는 메모리(110) 및 비스트(120)를 구비한다.

비스트(120)는 메모리(110)로 테스트 데이터(TDATA)를 기입하고, 메모리(110)로부터 출력되는 테스트 데이터(TDATA)와 예상 데이터(미도시)를 비교하여 메모리(110) 내부의 결함 셀 어드레스를 판단한다.

메모리(110)는 테스트 동작 시 상기 n 비트 데이터 출력 핀(미도시)을 8개의 그룹으로 분할하여 내부의 메모리 영역에 대응시키고, 결함 메모리 셀을 결함 구제(repair) 하는 경우 상기 8 개 그룹의 데이터 출력 핀에 대응되는 메모리 영역별로 결함 구제 동작이 수행된다.

메모리(110)는 HCSPSRAM(High Capacity Single Port Synchronous Random Access Memory) 이다.

HCSPSRAM은 로우 리던던시(row-redundancy)와 칼럼 리던던시(column redundancy)를 구비한다. 일반적인 메모리에서 결함 어드레스(fail address)가 발생되면 결함 어드레스(fail address)에 대응되는 모든 데이터 비트(data bit)를 결함 구제(repair)한다.

그러나, HCSPSRAM은 데이터 비트(data bit)를 8개의 그룹으로 구분하고 결함 어드레스(fail address)가 발생되면 이들 8개 그룹 중 결함 어드레스(fail address)에 대응되는 1개의 그룹의 데이터 비트를 결함 구제한다.

예를 들어, 도 1의 메모리(110)가 16 비트의 데이터 출력 핀을 구비한다면 메모리(110)는 각각 2비트의 데이터 출력 핀을 구비하는 8개의 메모리 영역으로 구분된다. 결함 어드레스가 발생되면 결함 어드레스에 대응되는 1 개의 그룹에서만 결함 구제가 수행된다.

메모리(110)를 둘러싼 테스트 로직(130)은 아이솔레이션(isolation) 로직 및 선택 수단(140)등을 구비한다. 메모리 테스트 회로(100)가 테스트 모드가 아닌 정상 동작 모드인 경우, 비스트 온(BISTON) 신호는 비스트(120)를 턴 오프 시킨다.

그리고 선택 수단(140)은 비스트 모드 신호(BISTMODE)에 응답하여 테스트 데이터(TDATA) 대신 데이터(DATA)를 선택하여 메모리(110)로 전송한다.

메모리 테스트 회로(100)가 테스트 모드인 경우, 비스트(120)는 비스트 온(BISTON) 신호에 의하여 턴 온 되고 메모리(110)로 테스트 데이터(TDATA)를 기입한다. 그리고 비스트(120)는 메모리(110)로부터 출력되는 테스트 데이터(TDATA)와 예상 데이터(미도시)를 비교하여 메모리(110) 내부의 결함 셀 어드레스를 판단한다.

비스트(120)는 테스트 데이터(TDATA)와 예상 데이터(미도시)가 일치하는지 여부를 표시하는 결함 정보를 가지는 k 개의 예비 결함 신호(미도시)를 발생하고, 상기 k 개의 예비 결함 신호(미도시)를 클럭 신호(BCLK)의 m 사이클동안 k/m 개씩 제 1 내지 제 k/m 결함 신호로서 출력한다.

여기서 k 및 m 은 자연수이다. 설명의 편의를 위하여 k를 8이라 가정하고 m을 2로 가정하며 메모리(110)는 16 비트의 데이터 출력 핀을 구비한다고 가정하여 도 1에 개시된 실시예를 설명한다. 그러나 본 발명의 k 및 m이 반드시 8과 2에 한정되는 것이 아님은 당연하다.

비스트(120)는 테스트 데이터(TDATA)와 예상 데이터(미도시)가 일치하는지 여부를 표시하는 결함 정보를 가지는 8개의 예비 결함 신호(미도시)를 발생하고, 상기 8 개의 예비 결함 신호(미도시)를 클럭 신호(BCLK)의 2 사이클동안 4 개씩 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)로서 출력한다.

도 2는 도 1의 비스트의 구조를 설명하는 도면이다.

도 2를 참조하면, 비스트(120)는 예상 데이터 발생부(210), 비교부(220) 및 결함 신호 발생부(230)를 구비한다.

예상 데이터 발생부(210)는 예상 데이터(EDATA)를 발생한다. 예상 데이터(EDATA)는 메모리(110)에서 출력되는 테스트 데이터(TDATA)와 비교되어 메모리(110) 내부의 메모리 셀의 결함 여부를 판단하는 데이터이다. 예상 데이터(EDATA)는 메모리(110)로 인가되는 테스트 데이터(TDATA)와 동일하다.

비교부(220)는 메모리(110)에서 출력되는 n 비트의 테스트 데이터(TDATA)를 최하위 비트에서 최 상위 비트까지 k 개의 그룹으로 분리한 제 1 내지 제 k 테스트 데이터를 수신하고 예상 데이터(EDATA)를 수신하여 결함 정보를 가지는 제 1 내지 제 k 예비 결함 신호들을 발생한다.

다시 설명하면, 비교부(220)는 메모리(110)에서 출력되는 16 비트의 테스트 데이터(TDATA)를 최하위 비트에서 최 상위 비트까지 8 개의 그룹으로 분리한 제 1 내지 제 8 테스트 데이터(미도시)를 수신하고 예상 데이터(EDATA)를 수신하여 테스트 데이터(TDATA)와 예상 데이터(EDATA)가 일치하는지 여부를 표시하는 결함 정보를 가지는 제 1 내지 제 8 예비 결함 신호들(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)을 발생한다.

도 3은 도 2의 비교부의 구조를 설명하는 도면이다.

메모리(110)로부터 출력되는 테스트 데이터(TDATA)는 16비트이다. 메모리(110)의 데이터 출력핀(미도시)이 8개의 그룹으로 구분되므로 비교부(220)는 16 비트의 테스트 데이터(TDATA)를 8개의 그룹으로 분리한 제 1 내지 제 8 테스트 데이터(TDATA[1:2], TDATA[3:4], TDATA[5:6], TDATA[7:8], TDATA[9:10], TDATA[11:12], TDATA[13:14], TDATA[15:16])를 수신한다.

만일 메모리(110)의 데이터 출력 핀이 32비트라면 메모리(110)는 32비트의 데이터 출력 핀을 8개의 그룹으로 분리한다. 8개의 그룹으로 분리된 테스트 데이터는 각각 4비트의 데이터 출력 핀에서 출력되는 테스트 데이터를 구비할 것이다.

즉, 제 1 내지 제 8 테스트 데이터는 각각 TDATA[1:4], TDATA[5:8], TDATA[9:12], TDATA[13:16], TDATA[17:20], TDATA[21:24], TDATA[25:28], TDATA[29:32]와 같이 표현될 것이다.

도 3의 제 1 테스트 데이터(TDATA[1:2])는 메모리(110)의 8개의 그룹으로 구분된 데이터 출력핀(미도시) 중에서 첫 번째 그룹의 데이터 출력핀(미도시)에서 출력되는 테스트 데이터이다.

따라서, 제 1 테스트 데이터(TDATA[1:2])에 결함이 있다면 메모리(110)의 8개의 그룹으로 구분된 데이터 출력핀(미도시) 중에서 첫 번째 그룹의 데이터 출력핀(미도시)에 대응되는 메모리 영역(편의상 제 1 메모리 영역이라고 한다.)에 결함 셀이 존재한다는 것을 의미한다.

제 2 테스트 데이터(TDATA[3:4])는 메모리(110)의 8개의 그룹으로 구분된 데이터 출력핀(미도시) 중에서 두 번째 그룹의 데이터 출력핀(미도시)에서 출력되는 테스트 데이터이다.

제 2 테스트 데이터(TDATA[3:4])에 결함이 있다면 메모리(110)의 8개의 그룹으로 구분된 데이터 출력핀(미도시) 중에서 두 번째 그룹의 데이터 출력핀(미도시)에 대응되는 메모리 영역(편의상 제 2 메모리 영역이라고 한다.)에 결함 셀이 존재한다는 것을 의미한다.

이러한 원리는 제 3 테스트 데이터(TDATA[5:6]) 내지 제 8 테스트 데이터(TDATA[15:164])까지 동일하게 적용된다.

비교부(220)는 제 1 내지 제 8 테스트 데이터(TDATA[1:2], TDATA[3:4], TDATA[5:6], TDATA[7:8], TDATA[9:10], TDATA[11:12], TDATA[13:14], TDATA[15:16)와 대응되는 예상 데이터(EDATA[1:2], EDATA[3:4], EDATA[5:6], EDATA[7:8], EDATA[9:10], EDATA[11:12], EDATA[13:14], EDATA[15:16)를 비교하여 제 1 내지 제 8 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 출력하는 제 1 내지 제 8 비교기들(COM1, COM2, COM3, COM4, COM5, COM6, COM7, COM8)을 구비한다.

비교부(220)의 제 1 비교기(COM1)는 클럭 신호(BCLK)에 응답하여 제 1 테스트 데이터(TDATA[1:2])와 예상 데이터(EDATA[1:2])를 비교하고 제 1 예비 결함 신호(PRE_ERR1)를 출력한다.

제 1 테스트 데이터(TDATA[1:2])와 예상 데이터(EDATA[1:2])가 동일하면 제 1 예비 결함 신호(PRE_ERR1)는 하이 레벨로 출력되고 제 1 테스트 데이터(TDATA[1:2])와 예상 데이터(EDATA[1:2])가 동일하지 아니하면 제 1 예비 결함 신호(PRE_ERR1)는 로우 레벨로 출력된다.

제 1 테스트 데이터(TDATA[1:2])와 예상 데이터(EDATA[1:2])가 동일하지 아니하다는 것은 제 1 테스트 데이터(TDATA[1:2])에 대응되는 메모리(110)의 영역에 결함이 존재한다는 것을 의미한다. 따라서 제 1 예비 결함 신호(PRE_ERR1)가 로우 레벨이면 메모리(110)의 제 1 영역에 결함 셀이 존재한다는 것을 의미한다.

이와 같은 방식으로 제 1 내지 제 8 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)의 논리 레벨에 따라 메모리(110)의 8개의 영역중 어느 곳에 결함 셀이 존재하는 지를 파악할 수 있다.

결함 신호 발생부(230)는 제 1 내지 제 8 예비 결함 신호들(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)을 클럭 신호(BCLK)의 2 사이클동안 4 개씩 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)로서 출력한다.

즉, 결함 신호 발생부(230)는 클럭 신호(BCLK)의 첫 번째 사이클 동안 제 1 내지 제 4 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4)를 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)로서 출력한다.

그리고, 클럭 신호(BCLK)의 두 번째 사이클 동안 제 5 내지 제 8 예비 결함 신호(PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)로서 출력한다.

클럭 신호(BCLK)의 두 싸이클 동안 출력되는 제 1 내지 제 4 결함 신호들(ERRORB1, ERRORB2, ERRORB3, ERRORB4)의 논리 레벨을 판단함으로써 메모리(110)에서 결함 셀이 발생된 영역을 판단할 수 있다. 제 1 내지 제 8 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 이용하여 결함 셀이 발생된 영역을 판단할 수 도 있다.

제 1 내지 제 8 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 이용하기 위해서는 제 1 내지 제 8 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 수신하여 결함 셀이 발생된 영역을 판단하기 위한 결함 분석 회로(미도시)의 핀의 수가 8개이어야 한다.

비스트(120)에서 출력되는 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 수신하여 결함 셀이 발생된 영역을 판단하기 위한 결함 분석 회로(미도시)의 핀의 수는 4개면 충분하다.

따라서 제 1 내지 제 8 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 클럭 신호(BCLK)의 두 싸이 클 동안 나누어 제 1 내지 제 4 결함 신호들(ERRORB1, ERRORB2, ERRORB3, ERRORB4)로서 출력함으로써 결함 분석 회로(미도시)의 핀의 수를 줄일 수 있다.

도 4를 참조하면, 결함 신호 발생부(230)는 제 1 내지 제 4 예비 플립플롭들(PFF1, PFF2, PFF3, PFF4), 제 1 내지 제 4 논리곱 수단들(410, 420, 430, 440) 및 제 1 내지 제 4 플립플롭들(FF1, FF2, FF3, FF4)을 구비한다.

제 1 내지 제 4 예비 플립플롭들(PFF1, PFF2, PFF3, PFF4)은 클럭 신호(BCLK)에 동기 되어 제 5 내지 제 8 예비 결함 신호(PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 저장한다. 제 1 내지 제 4 논리곱 수단들(410, 420, 430, 440)은 제 1 내지 제 4 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4)의 각각과 대응되는 제 1 내지 제 4 예비 플립플롭(PFF1, PFF2, PFF3, PFF4)의 출력을 논리곱하여 출력한다.

제 1 내지 제 4 플립플롭들(FF1, FF2, FF3, FF4)은 클럭 신호(BCLK)에 응답하여 제 1 내지 제 4 논리곱 수단들(410, 420, 430, 440)의 출력을 저장한 후 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)로서 출력한다.

도 4는 클럭 신호(BCLK)의 두 싸이클동안 제 1 내지 제 8 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 나누어 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)로서 출력하기 위한 결함 신호 발생부(230)의 구조를 설명한다.

클럭 신호(BCLK)의 첫 번째 싸이클 동안 제 5 내지 제 8 예비 결함 신호(PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)는 제 1 내지 제 4 예비 플립플롭들(PFF1, PFF2, PFF3, PFF4)에 저장되고 제 1 내지 제 4 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4)는 제 1 내지 제 4 논리곱 수단들(410, 420, 430, 440)로 인가된다.

제 1 내지 제 4 예비 플립플롭들(PFF1, PFF2, PFF3, PFF4)에는 제 5 내지 제 8 예비 결함 신호(PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)가 저장되기 전에 모두 하이 레벨의 데이터가 저장되어 있다.

따라서 제 1 내지 제 4 논리곱 수단들(410, 420, 430, 440)은 각각 하이 레벨의 데이터와 제 1 내지 제 4 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4)를 논리곱하여 제 1 내지 제 4 플립플롭들(FF1, FF2, FF3, FF4)에 저장한다.

예를 들어, 제 1 내지 제 4 예비 결함 신호들(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4)중 제 1 예비 결함 신호(PRE_ERR1)가 로우 레벨이라면 제 1 내지 제 4 논리곱 수단들(410, 420, 430, 440) 중 제 1 논리곱 수단(410)의 출력이 로우 레벨이고 제 2 내지 제 4 논리곱 수단(420, 430, 440)의 출력은 하이 레벨이다.

즉, 제 1 결함 신호(ERRORB1)만이 로우 레벨로 출력되고 제 2 내지 제 4 결함 신호(ERRORB2, ERRORB3, ERRORB4)는 하이 레벨로 출력된다. 클럭 신호(BCLK)의 첫 번째 사이클에서 제 1 결함 신호(ERRORB1)가 로우 레벨로 발생되므로 메모리(110)의 8개 영역 중 제 1 영역에 결함 셀이 존재하는 것을 알 수 있다.

클럭 신호(BCLK)의 두 번째 싸이클 동안 제 1 내지 제 4 예비 플립플롭들(PFF1, PFF2, PFF3, PFF4)에 저장된 제 5 내지 제 8 예비 결함 신호(PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)는 제 1 내지 제 4 논리곱 수단들(410, 420, 430, 440)로 인가된다. 이 때, 제 1 내지 제 4 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4)는 모두 하이 레벨을 가지며 제 1 내지 제 4 논리곱 수단들(410, 420, 430, 440)로 인가된다.

즉, 클럭 신호(BCLK)의 첫 번째 싸이클에서의 제 1 내지 제 4 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4)의 논리 레벨에 상관없이 두 번째 싸이클에서 제 1 내지 제 4 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4)의 논리 레벨은 하이 레벨로 전환된다.

제 1 내지 제 4 논리곱 수단들(410, 420, 430, 440)은 각각 하이 레벨의 제 1 내지 제 4 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4)와 제 5 내지 제 8 예비 결함 신호(PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 논리곱하여 제 1 내지 제 4 플립플롭들(FF1, FF2, FF3, FF4)에 저장한다.

예를 들어, 제 5 내지 제 8 예비 결함 신호들(PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)중 제 5 예비 결함 신호(PRE_ERR5)가 로우 레벨이라면 제 1 내지 제 4 논리곱 수단들(410, 420, 430, 440) 중 제 1 논리곱 수단(410)의 출력이 로우 레벨이고 제 2 내지 제 4 논리곱 수단(420, 430, 440)의 출력은 하이 레벨이다.

즉, 제 1 결함 신호(ERRORB1)만이 로우 레벨로 출력되고 제 2 내지 제 4 결 함 신호(ERRORB2, ERRORB3, ERRORB4)는 하이 레벨로 출력된다. 클럭 신호(BCLK)의 두 번째 사이클에서 제 1 결함 신호(ERRORB1)가 로우 레벨로 발생되므로 메모리(110)의 8개 영역 중 제 5 영역에 결함 셀이 존재하는 것을 알 수 있다.

메모리(110)의 8 개의 영역에 n 개의 메모리 셀이 존재하는 경우, 클럭 신호(BCLK)에 동기되어 제 1 메모리 셀부터 제 n 메모리 셀까지 순서대로 테스트되기 때문에 비스트(120)가 동작되기 시작하는 순간부터 클럭 신호(BCLK)의 클럭 수를 카운팅하면 정확한 결함 셀 어드레스를 알 수 있다.

즉, 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)로부터 메모리(110)의 결함 셀이 존재하는 영역을 알 수 있고, 클럭 신호(BCLK)의 클럭 수를 카운팅함으로써 결함 셀의 정확한 어드레스를 알 수 있다.

도 5를 참조하면, 임의의 메모리 셀의 어드레스에서 독출(read)동작, 출력(readout)동작, 비교(compare) 동작, 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)의 출력 동작을 독출(read) 동작이 시작되면서부터 클럭 신호(BCLK)의 클럭 수를 1st, 2nd, 3rd, 4th,, 5th로 구분하여 설명하고 있다.

비스트 모드 신호(BISTMODE)가 하이 레벨이고 비스트 온 신호(BISTON) 신호가 하이 레벨이면 비스트(120)의 동작이 시작된다.

임의의 메모리 셀 어드레스에 저장된 테스트 데이터(TDATA)를 독출하는 동작이 클럭 신호(BCLK)의 첫 번째 사이클(1st)에서 수행된다고 가정한다. 클럭 신호(BCLK)의 두 번째 사이클(2st)에서 독출된 테스트 데이터(TDATA)가 출력된다.

그리고 클럭 신호(BCLK)의 세 번째 사이클(3rd)에서 테스트 데이터(TDATA)와 예상 데이터(EDATA)의 비교 동작이 수행된다. 클럭 신호(BCLK)의 네 번째 사이클(4th)에서 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)가 출력된다. 이때의 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)는 각각 제 1 내지 제 4 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4)가 출력되는 것이다.

도 5를 참조하면, 제 2 결함 신호(ERRORB2)가 로우 레벨로 발생된다. 이는 제 2 예비 결함 신호(PRE_ERR2)가 로우 레벨이라는 의미이고 다시 말하면 메모리(110)의 제 2 영역(미도시)에 결함 셀이 존재한 다는 것을 의미한다.

클럭 신호(BCLK)의 다섯 번째 사이클(5th)에서 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)가 출력된다. 이때의 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)는 각각 제 5 내지 제 8 예비 결함 신호(PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)가 출력되는 것이다.

도 5를 참조하면, 제 4 결함 신호(ERRORB4)가 로우 레벨로 발생된다. 이는 제 8 예비 결함 신호(PRE_ERR8)가 로우 레벨이라는 의미이고 다시 말하면 메모리(110)의 제 8 영역(미도시)에 결함 셀이 존재한 다는 것을 의미한다.

이와 같이 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 이용하여 메모리(110)의 결함 셀이 존재하는 영역을 알 수 있고 비스트(120)가 동작하기 시작한 클럭 신호(BCLK)의 클럭 수를 카운팅하여 결함 셀의 정확한 어드레스를 판단할 수 있다.

본 발명의 실시예에 따른 메모리 테스트 회로(100)는 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 수신하여 분석하는 결함 분석 회로(미도시)의 핀의 수를 줄이기 위해서 제 1 내지 제 8 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 클럭 신호(BCLK)의 두 싸이클 동안 4개씩 나누어 출력한다.

결함 분석 회로(미도시)의 핀의 수를 더욱 줄이기 위하여 제 1 내지 제 8 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 클럭 신호(BCLK)의 4 사이클 동안 2개씩 나누어 출력할 수 있다. 그러면 결함 분석 회로(미도시)의 핀의 수를 2개로 줄일 수 있다.

도 6의 결함 신호 발생부는 상기 m이 4 인 경우이다.

결함 신호 발생부(230)는 클럭 신호(BCLK)의 첫 번째 사이클 동안 제 1 내지 제 2 예비 결함 신호(PRE_ERR1, PRE_ERR2)를 제 1 내지 제 2 결함 신호(ERRORB1, ERRORB2)로서 출력하고, 클럭 신호(BCLK)의 두 번째 사이클 동안 제 3 내지 제 4 예비 결함 신호(PRE_ERR3, PRE_ERR4)를 제 1 내지 제 2 결함 신호(ERRORB1, ERRORB2)로서 출력한다.

클럭 신호(BCLK)의 세 번째 사이클 동안 제 5 내지 제 6 예비 결함 신호(PRE_ERR5, PRE_ERR6)를 제 1 내지 제 2 결함 신호(ERRORB1, ERRORB2)로서 출력하고, 클럭 신호(BCLK)의 네 번째 사이클 동안 제 7 내지 제 8 예비 결함 신호(PRE_ERR7, PRE_ERR8)를 제 1 내지 제 2 결함 신호(ERRORB1, ERRORB2)로서 출 력한다.

결함 신호 발생부(230)는 제 1 및 제 2 예비 플립플롭들(PFF1, PFF2), 제 1 및 제 2 논리곱 수단(610, 620), 제 3 및 제 4 예비 플립 플롭들(PFF3, PFF4), 제 3 및 제 4 논리곱 수단(630, 640), 제 5 및 제 6 예비 플립 플롭들(PFF5, PFF6), 제 5 및 제 6 논리곱 수단(650, 660) 및 제 1 및 제 2 플립플롭들(FF1, FF2)을 구비한다.

제 1 및 제 2 예비 플립플롭들(PFF1, PFF2)은 클럭 신호(BCLK)에 동기 되어 제 7 내지 제 8 예비 결함 신호(PRE_ERR7, PRE_ERR8)를 저장한다. 제 1 및 제 2 논리곱 수단(610, 620)은 제 5 내지 제 6 예비 결함 신호(PRE_ERR5, PRE_ERR6)의 각각과 대응되는 제 1 및 제 2 예비 플립플롭(PFF1, PFF2)의 출력을 논리곱하여 출력한다.

제 3 및 제 4 예비 플립플롭들(PFF3, PFF4)은 클럭 신호(BCLK)에 응답하여 제 1 및 제 2 논리곱 수단(610, 620)의 출력을 저장한다. 제 3 및 제 4 논리곱 수단(630, 640)은 제 3 내지 제 4 예비 결함 신호(PRE_ERR3, PRE_ERR4)의 각각과 대응되는 제 3 및 제 4 예비 플립플롭(PFF3, PFF4)의 출력을 논리곱하여 출력한다.

제 5 및 제 6 예비 플립플롭들(PFF5, PFF6)은 클럭 신호(BCLK)에 응답하여 상기 제 3 및 제 4 논리곱 수단(630, 640)의 출력을 저장한다. 제 5 및 제 6 논리곱 수단(650, 660)은 제 1 내지 제 2 예비 결함 신호(PRE_ERR1, PRE_ERR2)의 각각과 대응되는 제 5 및 제 6 예비 플립플롭(PFF5, PFF6)의 출력을 논리곱하여 출력한다.

제 1 및 제 2 플립플롭들(FF1, FF2)은 클럭 신호(BCLK)에 응답하여 제 5 및 제 6 논리곱 수단(650, 660)의 출력을 저장한 후 제 1 내지 제 2 결함 신호(ERRORB1, ERRORB2)로서 출력한다.

도 6의 결함 신호 발생부(230)는 제 1 내지 제 8 예비 결함 신호(PRE_ERR1, PRE_ERR2, PRE_ERR3, PRE_ERR4, PRE_ERR5, PRE_ERR6, PRE_ERR7, PRE_ERR8)를 클럭 신호(BCLK)의 4 사이클 동안 나누어 두 개씩 출력한다는 점을 제외하고는 도 4의 결함 신호 발생부(230)의 동작 원리와 동일하다. 따라서 동작에 대한 상세한 설명은 생략한다.

도 7을 참조하면, 결함 분석 회로(700)는 카운터(710), 버퍼부(720), 컨트롤러(730)를 구비한다.

카운터(710)는 클럭 신호(BCLK)를 카운팅하고 제어 신호(CTRLS)가 활성화되면 그때까지 카운팅 된 클럭 신호(BCLK)의 클럭 수(NUM_BCLK)를 출력한다. 버퍼부(720)는 메모리(110)에 결함 셀이 존재하는지 여부를 표시하는 제 1 내지 제 q 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 수신하여 저장하고 클럭 신호(BCLK)에 동기 되어 제 1 내지 제 q 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 출력한다.

컨트롤러(730)는 버퍼부(720)에서 출력되는 제 1 내지 제 q 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 수신하고 결함이 인식되면 제어 신호(CTRLS)를 활성화시킨다. 결함 분석 회로(700)는 카운터(710)에서 출력되는 클 럭 수(NUM_BCLK)와 제 1 내지 제 q 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 이용하여 결함 구제(repair)를 수행할 메모리 어드레스를 분석한다.

도 7의 결함 분석 회로(700)는 본 발명의 실시예에 따른 메모리 테스트 회로(100)에서 출력되는 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 수신하고 분석하여 결함이 존재하는 결함 셀 어드레스를 분석하는 회로이다.

설명의 편의를 위하여 메모리 테스트 회로(100)는 4개의 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 출력하는 것으로 가정하고 결함 분석 회로(700)또한 4개의 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 수신한다고 가정한다. 따라서 제 1 내지 제 q 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)는 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)가 된다.

비스트 모드 신호(BISTMODE)와 비스트 온(BISTON) 신호가 활성화되면 카운터(710)는 클럭 신호(BCLK)를 수신하여 클럭 신호(BCLK)의 클럭 수를 카운팅 한다. 카운터(710)는 도 1의 비스트(120)가 클럭 신호(BCLK)에 응답하여 동작되는 것과 동시에 동작된다.

비스트(120)로부터 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)가 출력되면 버퍼부(720)는 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)를 저장한 후 컨트롤러(730)로 인가한다. 컨트롤러(730)는 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)로부터 메모리 셀의 결함이 인식되면 제어 신호(CTRLS)를 활성화시킨다.

컨트롤러(730)는 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)중 논리 레벨이 로우 레벨인 결함 신호를 인식하고 제어 신호(CTRLS)를 활성화시킨다. 카운터(710)는 활성화 된 제어 신호(CTRLS)에 응답하여 그때까지 카운팅 된 클럭 신호(BCLK)의 클럭 수(NUM_BCLK)를 출력한다.

설계자는 결함 분석 회로(700)에서 출력되는 클럭 수(NUM_BCLK)와 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)로부터 메모리(110)의 결함 셀이 존재하는 영역 및 결함 셀의 정확한 어드레스를 판단할 수 있다.

예를 들어, 제 1 내지 제 4 결함 신호(ERRORB1, ERRORB2, ERRORB3, ERRORB4)가 발생되는 클럭 신호(BCLK)의 두 싸이클 중 두 번째 사이클에서 제 1 결함 신호(ERRORB1)가 로우 레벨로 발생되면 제 5 예비 결함 신호(PRE_ERR5)에 대응되는 메모리(110)의 영역, 즉 제 5 영역(미도시)에 결함 셀이 존재한다는 것을 알 수 있다.

메모리(110)의 8개의 영역(미도시)의 각각의 제 1 어드레스 비트부터 순서대로 클럭 신호(BCLK)에 동기되어 테스트되기 때문에 클럭 신호(BCLK)의 클럭 수(NUM_BCLK)로부터 결함 셀의 어드레스를 알 수 있다

도 7의 결함 분석 회로(700)는 도 1의 메모리 테스트 회로(100)와 결합하여 하나의 테스트 시스템을 구성할 수 있다. 이러한 테스트 시스템의 동작은 메모리 테스트 회로(100)와 결함 분석 회로(700)의 동작을 결합한 것과 동일하므로 상세한 설명은 생략한다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 메모리 테스트회로 및 테스트 시스템은 메모리를 테스트하고 결함 신호를 발생하는 비스트는 메모리 장치에 설계하고 비스트가 출력하는 결함 신호를 분석하는 결함 분석 회로는 테스트 장치에 분석함으로써 테스트 동작시 메모리 장치의 설계부담을 줄일 수 있는 장점이 있다. 또한 결함 신호를 나누어 출력함으로써 테스트 장치의 핀 부담을 줄일 수 있는 장점이 있다.

Claims

저장된 데이터를 n 비트 데이터 출력 핀을 통하여 출력하는 메모리; 및

상기 메모리로 테스트 데이터를 기입하고, 상기 메모리로부터 출력되는 상기 테스트 데이터와 예상 데이터를 비교하여 상기 메모리 내부의 결함 셀 어드레스를 판단하는 비스트(BIST : Built In Self Test)를 구비하고,

상기 비스트는,

상기 테스트 데이터와 상기 예상 데이터를 비교하여, 상기 테스트 데이터와 상기 예상 데이터가 일치하는지 여부를 표시하는 결함 정보를 가지는 k 개의 예비 결함 신호를 발생하고, 상기 k 개의 예비 결함 신호를 클럭 신호의 m 사이클동안 k/m 개씩 제 1 내지 제 k/m 결함 신호로서 나누어 출력하는 것을 특징으로 하는 메모리 테스트 회로.
제 1항에 있어서, 상기 메모리는,

테스트 동작 시 상기 n 비트 데이터 출력 핀을 8개의 그룹으로 분할하여 내부의 메모리 영역에 대응시키고,

결함 메모리 셀을 결함 구제(repair) 하는 경우 상기 8 개 그룹의 데이터 출력 핀에 대응되는 메모리 영역별로 결함 구제 동작이 수행되는 것을 특징으로 하는 메모리 테스트 회로.
제 1항에 있어서, 상기 메모리는,

HCSPSRAM(High Capacity Single Port Synchronous Random Access Memory) 인 것을 특징으로 하는 메모리 테스트 회로.
제 1항에 있어서, 상기 비스트는,

상기 예상 데이터를 발생하는 예상 데이터 발생부 ;

상기 메모리에서 출력되는 n 비트의 테스트 데이터를 최하위 비트에서 최 상위 비트까지 k 개의 그룹으로 분리한 제 1 내지 제 k 테스트 데이터를 수신하고 상기 예상 데이터를 수신하여 상기 결함 정보를 가지는 제 1 내지 제 k 예비 결함 신호들을 발생하는 비교부 ; 및

상기 제 1 내지 제 k 예비 결함 신호들을 클럭 신호의 m 사이클동안 k/m 개씩 제 1 내지 제 k/m 결함 신호로서 출력하는 결함 신호 발생부를 구비하는 것을 특징으로 하는 메모리 테스트 회로.
제 4 항에 있어서, 상기 비교부는,

상기 제 1 내지 제 k 테스트 데이터와 대응되는 예상 데이터를 비교하여 상기 제 1 내지 제 k 예비 결함 신호를 출력하는 제 1 내지 제 k 비교기들을 구비하는 것을 특징으로 하는 메모리 테스트 회로.
제 4항에 있어서, m은 2이고,

상기 결함 신호 발생부는,

상기 클럭 신호의 첫 번째 사이클 동안 상기 제 1 내지 제 k/2 예비 결함 신호를 상기 제 1 내지 제 k/2 결함 신호로서 출력하고,

상기 클럭 신호의 두 번째 사이클 동안 상기 제 k/2 + 1 내지 제 k 예비 결함 신호를 상기 제 1 내지 제 k/2 결함 신호로서 출력하는 것을 특징으로 하는 메모리 테스트 회로.
제 6항에 있어서, 상기 결함 신호 발생부는,

상기 클럭 신호에 동기 되어 상기 제 k/2 + 1 내지 제 k 예비 결함 신호를 저장하는 제 1 내지 제 4 예비 플립플롭들 ;

상기 제 1 내지 제 k/2 예비 결함 신호의 각각과 대응되는 상기 제 1 내지 제 4 예비 플립플롭의 출력을 논리곱하여 출력하는 제 1 내지 제 4 논리곱 수단들 ; 및

상기 클럭 신호에 응답하여 상기 제 1 내지 제 4 논리곱 수단들의 출력을 저장한 후 상기 제 1 내지 제 k/2 결함 신호로서 출력하는 제 1 내지 제 4 플립플롭들을 구비하는 것을 특징으로 하는 메모리 테스트 회로.
제 4항에 있어서, 상기 m은 4이고,

상기 결함 신호 발생부는,

상기 클럭 신호의 첫 번째 사이클 동안 상기 제 1 내지 제 k/4 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하고,

상기 클럭 신호의 두 번째 사이클 동안 상기 제 k/4 + 1 내지 제 k/2 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하고,

상기 클럭 신호의 세 번째 사이클 동안 상기 제 k/2 + 1 내지 제 3k/4 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하고,

상기 클럭 신호의 네 번째 사이클 동안 상기 제 3k/4 + 1 내지 제 k 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하는 것을 특징으로 하는 메모리 테스트 회로.
제 8항에 있어서, 상기 결함 신호 발생부는,

상기 클럭 신호에 동기 되어 상기 제 3k/4 + 1 내지 제 k 예비 결함 신호를 저장하는 제 1 및 제 2 예비 플립플롭들 ;

상기 제 k/2+1 내지 제 3k/4 예비 결함 신호의 각각과 대응되는 상기 제 1 및 제 예비 2 플립플롭의 출력을 논리곱하여 출력하는 제 1 및 제 2 논리곱 수단 ;

상기 클럭 신호에 응답하여 상기 제 1 및 제 2 논리곱 수단의 출력을 저장하는 제 3 및 제 4 예비 플립 플롭들 ;

상기 제 k/4+1 내지 제 k/2 예비 결함 신호의 각각과 대응되는 상기 제 3 및 제 4 예비 플립플롭의 출력을 논리곱하여 출력하는 제 3 및 제 4 논리곱 수단 ;

상기 클럭 신호에 응답하여 상기 제 3 및 제 4 논리곱 수단의 출력을 저장하는 제 5 및 제 6 예비 플립 플롭들 ;

상기 제 1 내지 제 k/4 예비 결함 신호의 각각과 대응되는 상기 제 5 및 제 6 예비 플립플롭의 출력을 논리곱하여 출력하는 제 5 및 제 6 논리곱 수단 ; 및

상기 클럭 신호에 응답하여 상기 제 5 및 제 6 논리곱 수단의 출력을 저장한 후 상기 제 1 내지 제 k/4 결함 신호로서 출력하는 제 1 및 제 2 플립플롭들을 구비하는 것을 특징으로 하는 메모리 테스트 회로.
제 1항에 있어서, 상기 n 은 16이고, 상기 k는 8인 경우,

상기 제 1 예비 결함 신호는,

상기 메모리의 제 1 및 제 2 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고,

상기 제 2 예비 결함 신호는,

상기 메모리의 제 3 및 제 4 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고,

상기 제 3 예비 결함 신호는,

상기 메모리의 제 5 및 제 6 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고,

상기 제 4 예비 결함 신호는,

상기 메모리의 제 7 및 제 8 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고,

상기 제 5 예비 결함 신호는,

상기 메모리의 제 9 및 제 10 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고,

상기 제 6 예비 결함 신호는,

상기 메모리의 제 11 및 제 12 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고,

상기 제 7 예비 결함 신호는,

상기 메모리의 제 13 및 제 14 데이터 출력 핀에 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하고,

상기 제 8 예비 결함 신호는,

상기 메모리의 제 15 및 제 16 데이터 출력 핀에 대응되는 메모리 영역의 결 함 셀 어드레스에 관한 정보를 표시하는 것을 특징으로 하는 메모리 테스트 회로.
클럭 신호를 카운팅 하고 제어 신호가 활성화되면 그때까지 카운팅 된 상기 클럭 신호의 클럭 수를 출력하는 카운터 ;

메모리에 결함 셀이 존재하는지 여부를 표시하는 제 1 내지 제 q 결함 신호를 수신하여 저장하고 상기 클럭 신호에 동기 되어 상기 제 1 내지 제 q 결함 신호를 출력하는 버퍼부 ; 및

상기 버퍼부에서 출력되는 상기 제 1 내지 제 q 결함 신호를 수신하고 결함이 인식되면 상기 제어 신호를 활성화시키는 컨트롤러를 구비하고,

상기 카운터에서 출력되는 클럭 수와 상기 제 1 내지 제 q 결함 신호를 이용하여 결함 구제(repair)를 수행할 메모리 어드레스를 분석하는 것을 특징으로 하는 결함 분석 회로.
제 11항에 있어서, 상기 메모리는,

n 비트의 데이터 출력 핀을 구비하고,

테스트 동작 시 상기 n 비트 데이터 출력 핀을 8개의 그룹으로 분할하여 내부의 메모리 영역에 대응시키고,

결함 메모리 셀을 결함 구제(repair) 하는 경우 상기 8 개 그룹의 데이터 출력 핀에 대응되는 메모리 영역별로 결함 구제 동작이 수행되는 것을 특징으로 하는 결함 분석 회로.
제 12항에 있어서, 상기 메모리는,

HCSPSRAM(High Capacity Single Port Synchronous Random Access Memory) 인 것을 특징으로 하는 결함 분석 회로.
제 12항에 있어서, 상기 제 1 내지 제 q 결함 신호는,

제 1 내지 제 8 예비 결함 신호가 상기 클럭 신호의 8/q 사이클동안 q 개씩 출력되는 신호이고,

상기 제 1 내지 제 8 예비 결함 신호는,

상기 메모리의 n 비트의 데이터 출력 핀을 8개 그룹으로 분할하는 경우 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하는 것을 특징으로 하는 결함 분석 회로.
저장된 데이터를 n 비트 데이터 출력 핀을 통하여 출력하는 메모리; 및

상기 메모리로 테스트 데이터를 기입하고, 상기 메모리로부터 출력되는 상기 테스트 데이터와 예상 데이터를 비교하여 상기 메모리 내부의 결함 셀 어드레스를 판단하는 비스트(BIST : Built In Self Test)를 구비하고,

상기 비스트는,

상기 테스트 데이터와 상기 예상 데이터를 비교하여, 상기 테스트 데이터와 상기 예상 데이터가 일치하는지 여부를 표시하는 결함 정보를 가지는 k 개의 예비 결함 신호를 발생하고, 상기 k 개의 예비 결함 신호를 클럭 신호의 m 사이클동안 k/m 개씩 제 1 내지 제 k/m 결함 신호로서 나누어 출력하는 것을 특징으로 하는 메모리 테스트 회로; 및

상기 제 1 내지 제 k/m 결함 신호와 상기 클럭 신호의 클럭 수를 이용하여 결함 구제(repair)를 수행할 메모리 어드레스를 분석하는 결함 분석 회로를 구비하는 것을 특징으로 하는 테스트 시스템.
삭제
제 15항에 있어서, 상기 메모리는,

테스트 동작 시 상기 n 비트 데이터 출력 핀을 8개의 그룹으로 분할하여 내부의 메모리 영역에 대응시키고,

결함 메모리 셀을 결함 구제(repair) 하는 경우 상기 8 개 그룹의 데이터 출력 핀에 대응되는 메모리 영역별로 결함 구제 동작이 수행되는 것을 특징으로 하는 테스트 시스템.
제 15항에 있어서, 상기 메모리는,

HCSPSRAM(High Capacity Single Port Synchronous Random Access Memory) 인 것을 특징으로 하는 테스트 시스템.
제 15항에 있어서, 상기 비스트는,

상기 예상 데이터를 발생하는 예상 데이터 발생부 ;

상기 메모리에서 출력되는 n 비트의 테스트 데이터를 최하위 비트에서 최 상위 비트까지 k 개의 그룹으로 분리한 제 1 내지 제 k 테스트 데이터를 수신하고 상기 예상 데이터를 수신하여 상기 결함 정보를 가지는 제 1 내지 제 k 예비 결함 신호들을 발생하는 비교부 ; 및

상기 제 1 내지 제 k 예비 결함 신호들을 클럭 신호의 m 사이클동안 k/m 개씩 제 1 내지 제 k/m 결함 신호로서 출력하는 결함 신호 발생부를 구비하는 것을 특징으로 하는 테스트 시스템.
제 19 항에 있어서, 상기 비교부는,

상기 제 1 내지 제 k 테스트 데이터와 대응되는 예상 데이터를 비교하여 상기 제 1 내지 제 k 예비 결함 신호를 출력하는 제 1 내지 제 k 비교기들을 구비하는 것을 특징으로 하는 테스트 시스템.
제 19항에 있어서, m은 2이고,

상기 결함 신호 발생부는,

상기 클럭 신호의 첫 번째 사이클 동안 상기 제 1 내지 제 k/2 예비 결함 신호를 상기 제 1 내지 제 k/2 결함 신호로서 출력하고,

상기 클럭 신호의 두 번째 사이클 동안 상기 제 k/2 + 1 내지 제 k 예비 결함 신호를 상기 제 1 내지 제 k/2 결함 신호로서 출력하는 것을 특징으로 하는 테스트 시스템.
제 21항에 있어서, 상기 결함 신호 발생부는,

상기 클럭 신호에 동기 되어 상기 제 k/2 + 1 내지 제 k 예비 결함 신호를 저장하는 제 1 내지 제 4 예비 플립플롭들 ;

상기 제 1 내지 제 k/2 예비 결함 신호의 각각과 대응되는 상기 제 1 내지 제 4 예비 플립플롭의 출력을 논리곱하여 출력하는 제 1 내지 제 4 논리곱 수단들 ; 및

상기 클럭 신호에 응답하여 상기 제 1 내지 제 4 논리곱 수단들의 출력을 저장한 후 상기 제 1 내지 제 k/2 결함 신호로서 출력하는 제 1 내지 제 4 플립플롭들을 구비하는 것을 특징으로 하는 테스트 시스템.
제 19항에 있어서, 상기 m은 4이고,

상기 결함 신호 발생부는,

상기 클럭 신호의 첫 번째 사이클 동안 상기 제 1 내지 제 k/4 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하고,

상기 클럭 신호의 두 번째 사이클 동안 상기 제 k/4 + 1 내지 제 k/2 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하고,

상기 클럭 신호의 세 번째 사이클 동안 상기 제 k/2 + 1 내지 제 3k/4 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하고,

상기 클럭 신호의 네 번째 사이클 동안 상기 제 3k/4 + 1 내지 제 k 예비 결함 신호를 상기 제 1 내지 제 k/4 결함 신호로서 출력하는 것을 특징으로 하는 테스트 시스템.
제 23항에 있어서, 상기 결함 신호 발생부는,

상기 클럭 신호에 동기 되어 상기 제 3k/4 + 1 내지 제 k 예비 결함 신호를 저장하는 제 1 및 제 2 예비 플립플롭들 ;

상기 제 k/2+1 내지 제 3k/4 예비 결함 신호의 각각과 대응되는 상기 제 1 및 제 2 예비 플립플롭의 출력을 논리곱하여 출력하는 제 1 및 제 2 논리곱 수단 ;

상기 클럭 신호에 응답하여 상기 제 1 및 제 2 논리곱 수단의 출력을 저장하는 제 3 및 제 4 예비 플립 플롭들 ;

상기 제 k/4+1 내지 제 k/2 예비 결함 신호의 각각과 대응되는 상기 제 3 및 제 4 예비 플립플롭의 출력을 논리곱하여 출력하는 제 3 및 제 4 논리곱 수단 ;

상기 클럭 신호에 응답하여 상기 제 3 및 제 4 논리곱 수단의 출력을 저장하는 제 5 및 제 6 예비 플립 플롭들 ;

상기 제 1 내지 제 k/4 예비 결함 신호의 각각과 대응되는 상기 제 5 및 제 6 예비 플립플롭의 출력을 논리곱하여 출력하는 제 5 및 제 6 논리곱 수단 ; 및

상기 클럭 신호에 응답하여 상기 제 5 및 제 6 논리곱 수단의 출력을 저장한 후 상기 제 1 내지 제 k/4 결함 신호로서 출력하는 제 1 내지 제 2 플립플롭들을 구비하는 것을 특징으로 하는 테스트 시스템.
제 15항에 있어서, 상기 결함 분석 회로는,

클럭 신호를 카운팅하고 제어 신호가 활성화되면 그때까지 카운팅된 상기 클럭 신호의 클럭 수를 출력하는 카운터 ;

메모리에 결함 셀이 존재하는지 여부를 표시하는 제 1 내지 제 k/m 결함 신호를 수신하여 저장하고 상기 클럭 신호에 동기 되어 상기 제 1 내지 제 k/m 결함 신호를 출력하는 버퍼부 ; 및

상기 버퍼부에서 출력되는 상기 제 1 내지 제 k/m 결함 신호를 수신하고 결함이 인식되면 상기 제어 신호를 활성화시키는 컨트롤러를 구비하고,

상기 카운터에서 출력되는 클럭 수와 상기 제 1 내지 제 k/m 결함 신호를 이용하여 결함 구제(repair)를 수행할 메모리 어드레스를 분석하는 것을 특징으로 하는 테스트 시스템.
제 25항에 있어서, 상기 제 1 내지 제 k/m 결함 신호는,

제 1 내지 제 8 예비 결함 신호가 상기 클럭 신호의 m 사이클동안 k/m 개씩 출력되는 신호이고,

상기 제 1 내지 제 8 예비 결함 신호는,

상기 메모리의 n 비트의 데이터 출력 핀을 8개 그룹으로 분할하는 경우 대응되는 메모리 영역의 결함 셀 어드레스에 관한 정보를 표시하는 것을 특징으로 하는 테스트 시스템.