JP4939746B2 - メモリテスト回路及びテストシステム - Google Patents
メモリテスト回路及びテストシステム Download PDFInfo
- Publication number
- JP4939746B2 JP4939746B2 JP2004341961A JP2004341961A JP4939746B2 JP 4939746 B2 JP4939746 B2 JP 4939746B2 JP 2004341961 A JP2004341961 A JP 2004341961A JP 2004341961 A JP2004341961 A JP 2004341961A JP 4939746 B2 JP4939746 B2 JP 4939746B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- defect
- preliminary
- defect signals
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
本発明はメモリテスト回路及びテストシステムに係り、特に、高集積メモリの欠陥をテストするＢＩＳＴ（Built In Self Test）部を備えるテスト回路及びテストシステムに関する。
最近、チップはＤＳＭ（Deep Sub-Micron）で設計及び製造されており、多くのメモリを内蔵することによって、メモリ収率が全体チップの収率に深刻な影響を与えるようになり、チップの収率向上のために欠陥救済可能なメモリが必要となった。
また、半導体装置の集積度が増加して機能が複雑になることによって半導体装置を効率的にテストするための様々な方法が研究されている。特に、半導体装置に内蔵されているメモリを効率的にテストするためにメモリＢＩＳＴという方法が開発され、それはメモリテストアルゴリズムを具現した回路を利用して内蔵されたメモリをテストする方法である。
また、半導体装置の集積度が増加して機能が複雑になることによって半導体装置を効率的にテストするための様々な方法が研究されている。特に、半導体装置に内蔵されているメモリを効率的にテストするためにメモリＢＩＳＴという方法が開発され、それはメモリテストアルゴリズムを具現した回路を利用して内蔵されたメモリをテストする方法である。
近来には、メモリをテストするＢＩＳＴとは違ってビストテスト方法を利用して内蔵された欠陥救済可能なメモリをテストし、欠陥現象を分析して復旧を行うための情報を抽出できるＢＩＲＡ（Built-In Redundancy Analysis）技術が登場した。
すなわち、ＢＩＳＴを使用してメモリをテストし、欠陥に対する情報を保存した後、ＢＩＳＲ（Built-In Self Repair）を通じて復旧を進め、その結果をスキャンチェーンを利用して出力する。
すなわち、ＢＩＳＴを使用してメモリをテストし、欠陥に対する情報を保存した後、ＢＩＳＲ（Built-In Self Repair）を通じて復旧を進め、その結果をスキャンチェーンを利用して出力する。
しかし、収率の向上のためにロー及びカラムの欠陥救済が可能な高集積メモリの欠陥救済のためにＢＩＳＴを利用する場合、ＢＩＳＴの負担が増加してＢＩＳＴを設計することが難しくなる問題がある。
本発明が解決しようとする技術的課題は、メモリに欠陥が発生する度にクロック信号に同期されて欠陥信号を外部に出力するメモリテスト回路を提供するところにある。
本発明が解決しようとする他の技術的課題は、欠陥が発生する度にクロック信号に同期されて欠陥信号を発生させ、発生した欠陥信号を分析してメモリの欠陥救済を行うテストシステムを提供するところにある。
本発明が解決しようとする他の技術的課題は、欠陥が発生する度にクロック信号に同期されて欠陥信号を発生させ、発生した欠陥信号を分析してメモリの欠陥救済を行うテストシステムを提供するところにある。
前記技術的課題を解決するための本発明の実施例によるメモリテスト回路は、保存されたデータをｎビットデータ出力ピンを通じて出力するメモリ及びＢＩＳＴ部を備える。
ＢＩＳＴ部は前記メモリにテストデータを書き込み、前記メモリから出力される前記テストデータと予想データを比較して前記メモリ内部の欠陥セルアドレスを判断する。
ＢＩＳＴ部は前記メモリにテストデータを書き込み、前記メモリから出力される前記テストデータと予想データを比較して前記メモリ内部の欠陥セルアドレスを判断する。
前記ＢＩＳＴ部は前記テストデータと前記予想データとが一致するか否かを表示する欠陥情報を有するｋ個の予備欠陥信号を発生させ、前記ｋ個の予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。
前記メモリはテスト動作時、前記ｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、欠陥メモリセルを欠陥救済する場合、前記８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行う。 前記メモリはＨＣＳＰＳＲＡＭ（High Capacity Single Port Syncronous Random Access Memory）である。
前記メモリはテスト動作時、前記ｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、欠陥メモリセルを欠陥救済する場合、前記８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行う。 前記メモリはＨＣＳＰＳＲＡＭ（High Capacity Single Port Syncronous Random Access Memory）である。
前記ＢＩＳＴ部は予想データ発生部、比較部及び欠陥信号発生部を有する。予想データ発生部は、前記予想データを発生させる。
比較部は、前記メモリから出力されるｎビットのテストデータを最下位ビットから最上位ビットまでｋ個のグループに分離した第１ないし第ｋテストデータを受信し、前記予想データを受信して前記欠陥情報を有する第１ないし第ｋ予備欠陥信号を発生させる。
比較部は、前記メモリから出力されるｎビットのテストデータを最下位ビットから最上位ビットまでｋ個のグループに分離した第１ないし第ｋテストデータを受信し、前記予想データを受信して前記欠陥情報を有する第１ないし第ｋ予備欠陥信号を発生させる。
欠陥信号発生部は、前記第１ないし第ｋ予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。
前記比較部は、前記第１ないし第ｋテストデータと対応する予想データを比較して前記第１ないし第ｋ予備欠陥信号を出力する第１ないし第ｋ比較器を有する。
前記比較部は、前記第１ないし第ｋテストデータと対応する予想データを比較して前記第１ないし第ｋ予備欠陥信号を出力する第１ないし第ｋ比較器を有する。
前記ｍは２であり、前記欠陥信号発生部は前記クロック信号の第１サイクルの間、前記第１ないし第ｋ／２予備欠陥信号を前記第１ないし第ｋ／２欠陥信号として出力し、前記クロック信号の第２サイクルの間、前記第ｋ／２＋１ないし第ｋ予備欠陥信号を前記第１ないし第ｋ／２欠陥信号として出力する。
前記欠陥信号発生部は、第１ないし第４予備フリップフロップ、第１ないし第４論理積手段及び第１ないし第４フリップフロップを有する。
前記欠陥信号発生部は、第１ないし第４予備フリップフロップ、第１ないし第４論理積手段及び第１ないし第４フリップフロップを有する。
第１ないし第４予備フリップフロップは前記クロック信号に同期されて前記第ｋ／２＋１ないし第ｋ予備欠陥信号を保存する。第１ないし第４論理積手段は前記第１ないし第ｋ／２予備欠陥信号のそれぞれと対応する前記第１ないし第４予備フリップフロップの出力を論理積して出力する。
第１ないし第４フリップフロップは、前記クロック信号に応答して前記第１ないし第４論理積手段の出力を保存した後、前記第１ないし第ｋ／２欠陥信号として出力する。
第１ないし第４フリップフロップは、前記クロック信号に応答して前記第１ないし第４論理積手段の出力を保存した後、前記第１ないし第ｋ／２欠陥信号として出力する。
前記ｍは４であり、前記欠陥信号発生部は、前記クロック信号の第１サイクルの間、前記第１ないし第ｋ／４予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、前記クロック信号の第２サイクルの間、前記第ｋ／４＋１ないし第ｋ／２予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、前記クロック信号の第３サイクルの間、前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、前記クロック信号の第４サイクルの間、前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力する。
前記欠陥信号発生部は、第１及び第２予備フリップフロップ、第１及び第２論理積手段、第３及び第４予備フリップフロップ、第３及び第４論理積手段、第５及び第６予備フリップフロップ、第５及び第６論理積手段及び第１及び第２フリップフロップを備える。
第１及び第２予備フリップフロップは、前記クロック信号に同期されて前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を保存する。第１及び第２論理積手段は前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号のそれぞれと対応する前記第１及び第２予備フリップフロップの出力を論理積して出力する。
第１及び第２予備フリップフロップは、前記クロック信号に同期されて前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を保存する。第１及び第２論理積手段は前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号のそれぞれと対応する前記第１及び第２予備フリップフロップの出力を論理積して出力する。
第３及び第４予備フリップフロップは、前記クロック信号に応答して前記第１及び第２論理積手段の出力を保存する。第３及び第４論理積手段は前記第ｋ／４＋１ないし第ｋ／２予備欠陥信号のそれぞれと対応する前記第３及び第４予備フリップフロップの出力を論理積して出力する。
第５及び第６予備フリップフロップは、前記クロック信号に応答して前記第３及び第４論理積手段の出力を保存する。第５及び第６論理積手段は、前記第１ないし第ｋ／４予備欠陥信号のそれぞれと対応する前記第５及び第６予備フリップフロップの出力を論理積して出力する。
第５及び第６予備フリップフロップは、前記クロック信号に応答して前記第３及び第４論理積手段の出力を保存する。第５及び第６論理積手段は、前記第１ないし第ｋ／４予備欠陥信号のそれぞれと対応する前記第５及び第６予備フリップフロップの出力を論理積して出力する。
第１及び第２フリップフロップは、前記クロック信号に応答して前記第５及び第６論理積手段の出力を保存した後、前記第１ないし第ｋ／４欠陥信号として出力する。
前記ｎは１６であり、前記ｋは８である場合、前記第１予備欠陥信号は前記メモリの第１及び第２データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第２予備欠陥信号は前記メモリの第３及び第４データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
前記ｎは１６であり、前記ｋは８である場合、前記第１予備欠陥信号は前記メモリの第１及び第２データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第２予備欠陥信号は前記メモリの第３及び第４データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
前記第３予備欠陥信号は、前記メモリの第５及び第６データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第４予備欠陥信号は、前記メモリの第７及び第８データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
前記第５予備欠陥信号は、前記メモリの第９及び第１０データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第６予備欠陥信号は、前記メモリの第１１及び第１２データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
前記第７予備欠陥信号は、前記メモリの第１３及び第１４データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第８予備欠陥信号は前記メモリの第１５及び第１６データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
前記第５予備欠陥信号は、前記メモリの第９及び第１０データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第６予備欠陥信号は、前記メモリの第１１及び第１２データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
前記第７予備欠陥信号は、前記メモリの第１３及び第１４データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第８予備欠陥信号は前記メモリの第１５及び第１６データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
前記技術的課題を解決するための本発明の他の実施例による欠陥分析回路は、カウンタ、バッファ部、コントローラを備える。
カウンタは、クロック信号をカウントして制御信号が活性化されれば、それまでカウントされた前記クロック信号のクロック数を出力する。バッファ部は、メモリに欠陥セルが存在するか否かを表示する第１ないし第ｑ欠陥信号を受信して保存し、前記クロック信号に同期されて前記第１ないし第ｑ欠陥信号を出力する。
カウンタは、クロック信号をカウントして制御信号が活性化されれば、それまでカウントされた前記クロック信号のクロック数を出力する。バッファ部は、メモリに欠陥セルが存在するか否かを表示する第１ないし第ｑ欠陥信号を受信して保存し、前記クロック信号に同期されて前記第１ないし第ｑ欠陥信号を出力する。
コントローラは、前記バッファ部から出力される前記第１ないし第ｑ欠陥信号を受信して欠陥が認識されれば、前記制御信号を活性化させる。前記カウンタから出力されるクロック数と前記第１ないし第ｑ欠陥信号とを利用して欠陥救済を行うメモリアドレスを分析する。
前記メモリは、ｎビットのデータ出力ピンを具備し、テスト動作時に前記ｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、欠陥メモリセルを欠陥救済する場合、前記８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行う。
前記メモリは、ｎビットのデータ出力ピンを具備し、テスト動作時に前記ｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、欠陥メモリセルを欠陥救済する場合、前記８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行う。
前記メモリは、ＨＣＳＰＳＲＡＭである。前記第１ないし第ｑ欠陥信号は第１ないし第８予備欠陥信号が前記クロック信号の８／ｑサイクルの間ｑ個ずつ出力される信号であり、前記第１ないし第８予備欠陥信号は、前記メモリのｎビットのデータ出力ピンを８個のグループに分割する場合に対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
前記他の技術的課題を解決するための本発明の実施例によるテストシステムは、メモリテスト回路及び欠陥分析回路を備える。
メモリテスト回路は、メモリの欠陥セルアドレス情報を有するｋ個の予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。
メモリテスト回路は、メモリの欠陥セルアドレス情報を有するｋ個の予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。
欠陥分析回路は、前記第１ないし第ｋ／ｍ欠陥信号と前記クロック信号のクロック数とを利用して欠陥救済を行うメモリアドレスを分析する。
メモリテスト回路は、保存されたデータをｎビットデータ出力ピンを通じて出力する前記メモリ及びＢＩＳＴ部を備える。
ＢＩＳＴ部は前記メモリにテストデータを書き込み、前記メモリから出力される前記テストデータと予想データとを比較して前記メモリ内部の欠陥セルアドレスを判断する。
メモリテスト回路は、保存されたデータをｎビットデータ出力ピンを通じて出力する前記メモリ及びＢＩＳＴ部を備える。
ＢＩＳＴ部は前記メモリにテストデータを書き込み、前記メモリから出力される前記テストデータと予想データとを比較して前記メモリ内部の欠陥セルアドレスを判断する。
前記ＢＩＳＴ部は前記テストデータと前記予想データとが一致するか否かを表示する欠陥情報を有するｋ個の前記予備欠陥信号を発生させ、前記ｋ個の予備欠陥信号を前記クロック信号のｍサイクルの間、ｋ／ｍ個ずつ前記第１ないし第ｋ／ｍ欠陥信号として出力する。
欠陥分析回路は、カウンタ、バッファ部、コントローラを備える。
欠陥分析回路は、カウンタ、バッファ部、コントローラを備える。
カウンタは、クロック信号をカウントして制御信号が活性化されれば、それまでカウントされた前記クロック信号のクロック数を出力する。バッファ部は、メモリにおける欠陥セルの存否を表示する第１ないし第ｑ欠陥信号を受信して保存し、前記クロック信号に同期されて前記第１ないし第ｑ欠陥信号を出力する。
コントローラは、前記バッファ部から出力される前記第１ないし第ｑ欠陥信号を受信して欠陥が認識されれば、前記制御信号を活性化させる。前記カウンタから出力されるクロック数と前記第１ないし第ｑ欠陥信号とを利用して欠陥救済を行うメモリアドレスを分析する。
コントローラは、前記バッファ部から出力される前記第１ないし第ｑ欠陥信号を受信して欠陥が認識されれば、前記制御信号を活性化させる。前記カウンタから出力されるクロック数と前記第１ないし第ｑ欠陥信号とを利用して欠陥救済を行うメモリアドレスを分析する。
前記のように本発明によるメモリテスト回路及びテストシステムはメモリをテストして欠陥信号を発生させるＢＩＳＴ部をメモリ装置に設計し、ＢＩＳＴ部が出力する欠陥信号を分析する欠陥分析回路はテスト装置に分析することによって、テスト動作時にメモリ装置の設計負担を減らしうる長所がある。また、欠陥信号を分けて出力することによって、テスト装置のピン負担を減らしうる長所がある。
本発明と本発明の動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照せねばならない。
以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図１は、本発明の実施例によるメモリテスト回路である。
図１を参照すれば、メモリテスト回路１００は保存されたデータＤＡＴＡをｎビットデータ出力ピン（図示せず）を通じて出力するメモリ１１０及びＢＩＳＴ部１２０を備える。
ＢＩＳＴ部１２０は、メモリ１１０でテストデータＴＤＡＴＡを書き込み、メモリ１１０から出力されるテストデータＴＤＡＴＡと予想データ（図示せず）とを比較してメモリ１１０内部の欠陥セルアドレスを判断する。
図１を参照すれば、メモリテスト回路１００は保存されたデータＤＡＴＡをｎビットデータ出力ピン（図示せず）を通じて出力するメモリ１１０及びＢＩＳＴ部１２０を備える。
ＢＩＳＴ部１２０は、メモリ１１０でテストデータＴＤＡＴＡを書き込み、メモリ１１０から出力されるテストデータＴＤＡＴＡと予想データ（図示せず）とを比較してメモリ１１０内部の欠陥セルアドレスを判断する。
メモリ１１０は、テスト動作時に前記ｎビットデータ出力ピン（図示せず）を８個のグループに分割して内部のメモリ領域に対応させ、欠陥メモリセルを欠陥救済する場合、前記８個グループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行う。
メモリ１１０は、ＨＣＳＰＳＲＡＭである。
メモリ１１０は、ＨＣＳＰＳＲＡＭである。
ＨＣＳＰＳＲＡＭは、ローリダンダンシーとカラムリダンダンシーとを備える。一般的なメモリで欠陥アドレスが発生すれば、欠陥アドレスに対応するあらゆるデータビットを欠陥救済する。
しかし、ＨＣＳＰＳＲＡＭは、データビットを８個のグループに区分し、欠陥アドレスが発生すれば、これら８個グループのうち欠陥アドレスに対応する１個のグループのデータビットを欠陥救済する。
しかし、ＨＣＳＰＳＲＡＭは、データビットを８個のグループに区分し、欠陥アドレスが発生すれば、これら８個グループのうち欠陥アドレスに対応する１個のグループのデータビットを欠陥救済する。
例えば、図１のメモリ１１０が１６ビットのデータ出力ピンを備えるならば、メモリ１１０はそれぞれ２ビットのデータ出力ピンを備える８個のメモリ領域に区分される。欠陥アドレスが発生すれば、欠陥アドレスに対応する１個のグループでのみ欠陥救済を行う。
メモリ１１０を取り囲むテストロジック１３０はアイソレーションロジック及び選択手段１４０などを備える。メモリテスト回路１００がテストモードではない正常動作モードである場合、ＢＩＳＴオンＢＩＳＴＯＮ信号はＢＩＳＴ部１２０をターンオフにする。
メモリ１１０を取り囲むテストロジック１３０はアイソレーションロジック及び選択手段１４０などを備える。メモリテスト回路１００がテストモードではない正常動作モードである場合、ＢＩＳＴオンＢＩＳＴＯＮ信号はＢＩＳＴ部１２０をターンオフにする。
そして、選択手段１４０は、ＢＩＳＴモード信号ＢＩＳＴＭＯＤＥに応答してテストデータＴＤＡＴＡの代わりにデータＤＡＴＡを選択してメモリ１１０に伝送する。
メモリテスト回路１００がテストモードである場合、ＢＩＳＴ部１２０はＢＩＳＴオンＢＩＳＴＯＮ信号によってターンオンになり、メモリ１１０でテストデータＴＤＡＴＡを書き込む。そして、ＢＩＳＴ部１２０はメモリ１１０から出力されるテストデータＴＤＡＴＡと予想データ（図示せず）とを比較してメモリ１１０内部の欠陥セルアドレスを判断する。
メモリテスト回路１００がテストモードである場合、ＢＩＳＴ部１２０はＢＩＳＴオンＢＩＳＴＯＮ信号によってターンオンになり、メモリ１１０でテストデータＴＤＡＴＡを書き込む。そして、ＢＩＳＴ部１２０はメモリ１１０から出力されるテストデータＴＤＡＴＡと予想データ（図示せず）とを比較してメモリ１１０内部の欠陥セルアドレスを判断する。
ＢＩＳＴ部１２０は、テストデータＴＤＡＴＡと予想データ（図示せず）とが一致するか否かを表示する欠陥情報を有するｋ個の予備欠陥信号（図示せず）を発生させ、前記ｋ個の予備欠陥信号（図示せず）をクロック信号ＢＣＬＫのｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。
ここで、ｋ及びｍは整数である。説明の便宜上、ｋを８と仮定してｍを２に仮定し、メモリ１１０は１６ビットのデータ出力ピンを備えると仮定して図１に開示された実施例を説明する。しかし、本発明のｋ及びｍが必ずしも８及び２に限定されるものではないことは言うまでもない。
ここで、ｋ及びｍは整数である。説明の便宜上、ｋを８と仮定してｍを２に仮定し、メモリ１１０は１６ビットのデータ出力ピンを備えると仮定して図１に開示された実施例を説明する。しかし、本発明のｋ及びｍが必ずしも８及び２に限定されるものではないことは言うまでもない。
ＢＩＳＴ部１２０は、テストデータＴＤＡＴＡと予想データ（図示せず）とが一致するか否かを表示する欠陥情報を有する８個の予備欠陥信号（図示せず）を発生させ、前記８個の予備欠陥信号（図示せず）をクロック信号ＢＣＬＫの２サイクルの間、４個ずつ第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
図２は、図１のＢＩＳＴの構造を説明する図面である。
図２を参照すれば、ＢＩＳＴ部１２０は予想データ発生部２１０、比較部２２０及び欠陥信号発生部２３０を備える。
予想データ発生部２１０は予想データＥＤＡＴＡを発生させる。予想データＥＤＡＴＡはメモリ１１０から出力されるテストデータＴＤＡＴＡと比較されてメモリ１１０内部のメモリセルの欠陥如何を判断するデータである。予想データＥＤＡＴＡはメモリ１１０に印加されるテストデータＴＤＡＴＡと同一である。
図２を参照すれば、ＢＩＳＴ部１２０は予想データ発生部２１０、比較部２２０及び欠陥信号発生部２３０を備える。
予想データ発生部２１０は予想データＥＤＡＴＡを発生させる。予想データＥＤＡＴＡはメモリ１１０から出力されるテストデータＴＤＡＴＡと比較されてメモリ１１０内部のメモリセルの欠陥如何を判断するデータである。予想データＥＤＡＴＡはメモリ１１０に印加されるテストデータＴＤＡＴＡと同一である。
比較部２２０は、メモリ１１０から出力されるｎビットのテストデータＴＤＡＴＡを最下位ビットから最上位ビットまでｋ個のグループに分離した第１ないし第ｋテストデータを受信して予想データＥＤＡＴＡを受信して欠陥情報を有する第１ないし第ｋ予備欠陥信号を発生させる。
さらに説明すれば、比較部２２０は、メモリ１１０から出力される１６ビットのテストデータＴＤＡＴＡを最下位ビットから最上位ビットまで８個のグループに分離した第１ないし第８テストデータ（図示せず）を受信し、予想データＥＤＡＴＡを受信してテストデータＴＤＡＴＡと予想データＥＤＡＴＡとが一致するか否かを表示する欠陥情報を有する第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を発生させる。
さらに説明すれば、比較部２２０は、メモリ１１０から出力される１６ビットのテストデータＴＤＡＴＡを最下位ビットから最上位ビットまで８個のグループに分離した第１ないし第８テストデータ（図示せず）を受信し、予想データＥＤＡＴＡを受信してテストデータＴＤＡＴＡと予想データＥＤＡＴＡとが一致するか否かを表示する欠陥情報を有する第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を発生させる。
図３は、図２の比較部の構造を説明する図面である。
メモリ１１０から出力されるテストデータＴＤＡＴＡは１６ビットである。メモリ１１０のデータ出力ピン（図示せず）が８個のグループに区分されるので、比較部２２０は１６ビットのテストデータＴＤＡＴＡを８個のグループに分離した第１ないし第８テストデータＴＤＡＴＡ［１：２］，ＴＤＡＴＡ［３：４］，ＴＤＡＴＡ［５：６］，ＴＤＡＴＡ［７：８］，ＴＤＡＴＡ［９：１０］，ＴＤＡＴＡ［１１：１２］，ＴＤＡＴＡ［１３：１４］，ＴＤＡＴＡ［１５：１６］を受信する。
メモリ１１０から出力されるテストデータＴＤＡＴＡは１６ビットである。メモリ１１０のデータ出力ピン（図示せず）が８個のグループに区分されるので、比較部２２０は１６ビットのテストデータＴＤＡＴＡを８個のグループに分離した第１ないし第８テストデータＴＤＡＴＡ［１：２］，ＴＤＡＴＡ［３：４］，ＴＤＡＴＡ［５：６］，ＴＤＡＴＡ［７：８］，ＴＤＡＴＡ［９：１０］，ＴＤＡＴＡ［１１：１２］，ＴＤＡＴＡ［１３：１４］，ＴＤＡＴＡ［１５：１６］を受信する。
もし、メモリ１１０のデータ出力ピンが３２ビットであれば、メモリ１１０は３２ビットのデータ出力ピンを８個のグループに分離する。８個のグループに分離されたテストデータはそれぞれ４ビットのデータ出力ピンから出力されるテストデータを備える。
すなわち、第１ないし第８テストデータは、それぞれＴＤＡＴＡ［１：４］，ＴＤＡＴＡ［５：８］，ＴＤＡＴＡ［９：１２］，ＴＤＡＴＡ［１３：１６］，ＴＤＡＴＡ［１７：２０］，ＴＤＡＴＡ［２１：２４］，ＴＤＡＴＡ［２５：２８］，ＴＤＡＴＡ［２９：３２］のように表現することができる。
すなわち、第１ないし第８テストデータは、それぞれＴＤＡＴＡ［１：４］，ＴＤＡＴＡ［５：８］，ＴＤＡＴＡ［９：１２］，ＴＤＡＴＡ［１３：１６］，ＴＤＡＴＡ［１７：２０］，ＴＤＡＴＡ［２１：２４］，ＴＤＡＴＡ［２５：２８］，ＴＤＡＴＡ［２９：３２］のように表現することができる。
図３の第１テストデータＴＤＡＴＡ［１：２］は、メモリ１１０の８個のグループに区分されたデータ出力ピン（図示せず）のうち第１グループのデータ出力ピン（図示せず）から出力されるテストデータである。
したがって、第１テストデータＴＤＡＴＡ［１：２］に欠陥があるならば、メモリ１１０の８個のグループに区分されたデータ出力ピン（図示せず）のうち第１グループのデータ出力ピン（図示せず）に対応するメモリ領域（便宜上、第１メモリ領域）に欠陥セルが存在することを意味する。
したがって、第１テストデータＴＤＡＴＡ［１：２］に欠陥があるならば、メモリ１１０の８個のグループに区分されたデータ出力ピン（図示せず）のうち第１グループのデータ出力ピン（図示せず）に対応するメモリ領域（便宜上、第１メモリ領域）に欠陥セルが存在することを意味する。
第２テストデータＴＤＡＴＡ［３：４］は、メモリ１１０の８個のグループに区分されたデータ出力ピン（図示せず）のうち第２グループのデータ出力ピン（図示せず）から出力されるテストデータである。
第２テストデータＴＤＡＴＡ［３：４］に欠陥があるならば、メモリ１１０の８個のグループに区分されたデータ出力ピン（図示せず）のうち第２グループのデータ出力ピン（図示せず）に対応するメモリ領域（便宜上、第２メモリ領域）に欠陥セルが存在することを意味する。
第２テストデータＴＤＡＴＡ［３：４］に欠陥があるならば、メモリ１１０の８個のグループに区分されたデータ出力ピン（図示せず）のうち第２グループのデータ出力ピン（図示せず）に対応するメモリ領域（便宜上、第２メモリ領域）に欠陥セルが存在することを意味する。
このような原理は第３テストデータＴＤＡＴＡ［５：６］ないし第８テストデータＴＤＡＴＡ［１５：１６４］まで同一に適用される。
比較部２２０は、第１ないし第８テストデータＴＤＡＴＡ［１：２］，ＴＤＡＴＡ［３：４］，ＴＤＡＴＡ［５：６］，ＴＤＡＴＡ［７：８］，ＴＤＡＴＡ［９：１０］，ＴＤＡＴＡ［１１：１２］，ＴＤＡＴＡ［１３：１４］，ＴＤＡＴＡ［１５：１６］と対応する予想データＥＤＡＴＡ［１：２］，ＥＤＡＴＡ［３：４］，ＥＤＡＴＡ［５：６］，ＥＤＡＴＡ［７：８］，ＥＤＡＴＡ［９：１０］，ＥＤＡＴＡ［１１：１２］，ＥＤＡＴＡ［１３：１４］，ＥＤＡＴＡ［１５：１６］を比較して第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を出力する第１ないし第８比較器ＣＯＭ１，ＣＯＭ２，ＣＯＭ３，ＣＯＭ４，ＣＯＭ５，ＣＯＭ６，ＣＯＭ７，ＣＯＭ８を備える。
比較部２２０は、第１ないし第８テストデータＴＤＡＴＡ［１：２］，ＴＤＡＴＡ［３：４］，ＴＤＡＴＡ［５：６］，ＴＤＡＴＡ［７：８］，ＴＤＡＴＡ［９：１０］，ＴＤＡＴＡ［１１：１２］，ＴＤＡＴＡ［１３：１４］，ＴＤＡＴＡ［１５：１６］と対応する予想データＥＤＡＴＡ［１：２］，ＥＤＡＴＡ［３：４］，ＥＤＡＴＡ［５：６］，ＥＤＡＴＡ［７：８］，ＥＤＡＴＡ［９：１０］，ＥＤＡＴＡ［１１：１２］，ＥＤＡＴＡ［１３：１４］，ＥＤＡＴＡ［１５：１６］を比較して第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を出力する第１ないし第８比較器ＣＯＭ１，ＣＯＭ２，ＣＯＭ３，ＣＯＭ４，ＣＯＭ５，ＣＯＭ６，ＣＯＭ７，ＣＯＭ８を備える。
比較部２２０の第１比較器ＣＯＭ１はクロック信号ＢＣＬＫに応答して第１テストデータＴＤＡＴＡ［１：２］と予想データＥＤＡＴＡ［１：２］とを比較して第１予備欠陥信号ＰＲＥ＿ＥＲＲ１を出力する。
第１テストデータＴＤＡＴＡ［１：２］と予想データＥＤＡＴＡ［１：２］とが同一であれば、第１予備欠陥信号ＰＲＥ＿ＥＲＲ１はハイレベルに出力され、第１テストデータＴＤＡＴＡ［１：２］と予想データＥＤＡＴＡ［１：２］とが同一でなければ、第１予備欠陥信号ＰＲＥ＿ＥＲＲ１はローレベルで出力される。
第１テストデータＴＤＡＴＡ［１：２］と予想データＥＤＡＴＡ［１：２］とが同一であれば、第１予備欠陥信号ＰＲＥ＿ＥＲＲ１はハイレベルに出力され、第１テストデータＴＤＡＴＡ［１：２］と予想データＥＤＡＴＡ［１：２］とが同一でなければ、第１予備欠陥信号ＰＲＥ＿ＥＲＲ１はローレベルで出力される。
第１テストデータＴＤＡＴＡ［１：２］と予想データＥＤＡＴＡ［１：２］とが同一ではないことは、第１テストデータＴＤＡＴＡ［１：２］に対応するメモリ１１０の領域に欠陥が存在することを意味する。したがって、第１予備欠陥信号ＰＲＥ＿ＥＲＲ１がローレベルであれば、メモリ１１０の第１領域に欠陥セルが存在することを意味する。
このような方式で第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８の論理レベルによってメモリ１１０の８個の領域のうちどこに欠陥セルが存在するかを把握できる。
欠陥信号発生部２３０は、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの２サイクルの間、４個ずつ第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
欠陥信号発生部２３０は、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの２サイクルの間、４個ずつ第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
すなわち、欠陥信号発生部２３０は、クロック信号ＢＣＬＫの第１サイクルの間、第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４を第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
そして、クロック信号ＢＣＬＫの第２サイクルの間、第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
そして、クロック信号ＢＣＬＫの第２サイクルの間、第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
クロック信号ＢＣＬＫの２サイクルの間に出力される第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４の論理レベルを判断することによって、メモリ１１０で欠陥セルが発生した領域を判断できる。第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を利用して欠陥セルが発生した領域を判断する場合もある。
第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を利用するためには、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を受信して欠陥セルが発生した領域を判断するための欠陥分析回路（図示せず）のピン数が８個でなければならない。
ＢＩＳＴ部１２０から出力される第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信して欠陥セルが発生した領域を判断するための欠陥分析回路（図示せず）のピン数は４個であれば十分である。
したがって、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの２サイクルの間に分けて第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力することによって、欠陥分析回路（図示せず）のピン数を減らしうる。
したがって、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの２サイクルの間に分けて第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力することによって、欠陥分析回路（図示せず）のピン数を減らしうる。
図４は、図２の欠陥信号発生部の構造を説明する図面である。
図４を参照すれば、欠陥信号発生部２３０は、第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４、第１ないし第４論理積手段４１０，４２０，４３０，４４０及び第１ないし第４フリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４を備える。
図４を参照すれば、欠陥信号発生部２３０は、第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４、第１ないし第４論理積手段４１０，４２０，４３０，４４０及び第１ないし第４フリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４を備える。
第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４はクロック信号ＢＣＬＫに同期されて第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を保存する。第１ないし第４論理積手段４１０，４２０，４３０，４４０は第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４のそれぞれと対応する第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４の出力を論理積して出力する。
第１ないし第４フリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４はクロック信号ＢＣＬＫに応答して第１ないし第４論理積手段４１０，４２０，４３０，４４０の出力を保存した後、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
図４は、クロック信号ＢＣＬＫの２サイクルの間、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を分けて第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力するための欠陥信号発生部２３０の構造を説明する。
図４は、クロック信号ＢＣＬＫの２サイクルの間、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を分けて第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力するための欠陥信号発生部２３０の構造を説明する。
クロック信号ＢＣＬＫの第１サイクルの間、第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８は第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４に保存され、第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４は第１ないし第４論理積手段４１０，４２０，４３０，４４０に印加される。
第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４には第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８が保存される前に何れもハイレバルのデータが保存されている。
したがって、第１ないし第４論理積手段４１０，４２０，４３０，４４０はそれぞれハイレバルのデータと第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４を論理積して第１ないし第４フリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４に保存する。
したがって、第１ないし第４論理積手段４１０，４２０，４３０，４４０はそれぞれハイレバルのデータと第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４を論理積して第１ないし第４フリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４に保存する。
例えば、第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４のうち第１予備欠陥信号ＰＲＥ＿ＥＲＲ１がローレベルであれば、第１ないし第４論理積手段４１０，４２０，４３０，４４０のうち第１論理積手段４１０の出力がローレベルであり、第２ないし第４論理積手段４２０，４３０，４４０の出力はハイレバルである。
すなわち、第１欠陥信号ＥＲＲＯＲＢ１のみがローレベルで出力され、第２ないし第４欠陥信号ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４はハイレベルに出力される。クロック信号ＢＣＬＫの第１サイクルで第１欠陥信号ＥＲＲＯＲＢ１がローレベルで発生するので、メモリ１１０の８個の領域のうち第１領域に欠陥セルが存在することが分かる。
クロック信号ＢＣＬＫの第２サイクルの間、第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４に保存された第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８は第１ないし第４論理積手段４１０，４２０，４３０，４４０に印加される。この時、第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４は何れもハイレバルを有し、第１ないし第４論理積手段４１０，４２０，４３０，４４０に印加される。
すなわち、クロック信号ＢＣＬＫの第１サイクルでの第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４の論理レベルに関係なく第２サイクルで第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４の論理レベルはハイレバルに転換される。
第１ないし第４論理積手段４１０，４２０，４３０，４４０はそれぞれハイレバルの第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４と第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８とを論理積して第１ないし第４フリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４に保存する。
例えば、第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８のうち第５予備欠陥信号ＰＲＥ＿ＥＲＲ５がローレベルであれば、第１ないし第４論理積手段４１０，４２０，４３０，４４０のうち第１論理積手段４１０の出力がローレベルであり、第２ないし第４論理積手段４２０，４３０，４４０の出力はハイレバルである。
すなわち、第１欠陥信号ＥＲＲＯＲＢ１のみがローレベルで出力され、第２ないし第４欠陥信号ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４はハイレベルに出力される。クロック信号ＢＣＬＫの第２サイクルで第１欠陥信号ＥＲＲＯＲＢ１がローレベルで発生するので、メモリ１１０の８個の領域のうち第５領域に欠陥セルが存在することが分かる。
メモリ１１０の８個の領域にｎ個のメモリセルが存在する場合、クロック信号ＢＣＬＫに同期されて第１メモリセルから第ｎメモリセルまで順にテストされるために、ＢＩＳＴ部１２０が動作され始める瞬間からクロック信号ＢＣＬＫのクロック数をカウントすることによって、正確な欠陥セルアドレスが分かる。
すなわち、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４からメモリ１１０の欠陥セルが存在する領域が分かり、クロック信号ＢＣＬＫのクロック数をカウントすることによって、欠陥セルの正確なアドレスが分かる。
図５は、図１のメモリテスト回路の動作を説明するタイミング図である。
すなわち、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４からメモリ１１０の欠陥セルが存在する領域が分かり、クロック信号ＢＣＬＫのクロック数をカウントすることによって、欠陥セルの正確なアドレスが分かる。
図５は、図１のメモリテスト回路の動作を説明するタイミング図である。
図５を参照すれば、任意のメモリセルのアドレスで読取り動作、出力動作、比較動作、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４の出力動作を読取り動作が始まってからクロック信号ＢＣＬＫのクロック数を１ｓｔ、２ｎｄ、３ｒｄ、４ｔｈ、５ｔｈに区分して説明している。
ＢＩＳＴモード信号ＢＩＳＴＭＯＤＥがハイレバルであり、ＢＩＳＴオン信号ＢＩＳＴＯＮ信号がハイレバルであれば、ＢＩＳＴ部１２０の動作が始まる。
任意のメモリセルアドレスに保存されたテストデータＴＤＡＴＡを読取る動作がクロック信号ＢＣＬＫの第１サイクル１ｓｔで行われると仮定する。クロック信号ＢＣＬＫの第２サイクル２ｓｔで読取れたテストデータＴＤＡＴＡが出力される。
任意のメモリセルアドレスに保存されたテストデータＴＤＡＴＡを読取る動作がクロック信号ＢＣＬＫの第１サイクル１ｓｔで行われると仮定する。クロック信号ＢＣＬＫの第２サイクル２ｓｔで読取れたテストデータＴＤＡＴＡが出力される。
そして、クロック信号ＢＣＬＫの第３サイクル３ｒｄでテストデータＴＤＡＴＡと予想データＥＤＡＴＡとの比較動作が行われる。クロック信号ＢＣＬＫの第４サイクル４ｔｈで第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が出力される。この時の第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４はそれぞれ第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４が出力されることである。
図５を参照すれば、第２欠陥信号ＥＲＲＯＲＢ２がローレベルで発生する。これは第２予備欠陥信号ＰＲＥ＿ＥＲＲ２がローレベルという意味であり、言い換えれば、メモリ１１０の第２領域（図示せず）に欠陥セルが存在することを意味する。
クロック信号ＢＣＬＫの第５サイクル５ｔｈで第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が出力される。この時の第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４はそれぞれ第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８が出力されることである。
クロック信号ＢＣＬＫの第５サイクル５ｔｈで第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が出力される。この時の第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４はそれぞれ第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８が出力されることである。
図５を参照すれば、第４欠陥信号ＥＲＲＯＲＢ４がローレベルで発生する。これは第８予備欠陥信号ＰＲＥ＿ＥＲＲ８がローレベルという意味であり、言い換えれば、メモリ１１０の第８領域（図示せず）に欠陥セルが存在することを意味する。
このように第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を利用してメモリ１１０の欠陥セルが存在する領域が分かり、ＢＩＳＴ部１２０が動作され始めたクロック信号ＢＣＬＫのクロック数をカウントして欠陥セルの正確なアドレスを判断できる。
このように第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を利用してメモリ１１０の欠陥セルが存在する領域が分かり、ＢＩＳＴ部１２０が動作され始めたクロック信号ＢＣＬＫのクロック数をカウントして欠陥セルの正確なアドレスを判断できる。
本発明の実施例によるメモリテスト回路１００は、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信して分析する欠陥分析回路（図示せず）のピン数を減らすために、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの２サイクルの間、４個ずつ分けて出力する。
欠陥分析回路（図示せず）のピン数をさらに減らすために、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの４サイクルの間、２個ずつ分けて出力できる。それにより、欠陥分析回路（図示せず）のピン数を２個に減らしうる。
図６は、図２の欠陥信号発生部の他の実施例を説明する図面である。
図６の欠陥信号発生部は前記ｍが４である場合である。
欠陥信号発生部２３０は、クロック信号ＢＣＬＫの第１サイクルの間、第１ないし第２予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２を第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力し、クロック信号ＢＣＬＫの第２サイクルの間、第３ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４を第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力する。
図６の欠陥信号発生部は前記ｍが４である場合である。
欠陥信号発生部２３０は、クロック信号ＢＣＬＫの第１サイクルの間、第１ないし第２予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２を第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力し、クロック信号ＢＣＬＫの第２サイクルの間、第３ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４を第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力する。
クロック信号ＢＣＬＫの第３サイクルの間、第５ないし第６予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６を第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力し、クロック信号ＢＣＬＫの第４サイクルの間、第７ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力する。
欠陥信号発生部２３０は、第１及び第２予備フリップフロップＰＦＦ１，ＰＦＦ２、第１及び第２論理積手段６１０，６２０、第３及び第４予備フリップフロップＰＦＦ３，ＰＦＦ４、第３及び第４論理積手段６３０，６４０、第５及び第６予備フリップフロップＰＦＦ５，ＰＦＦ６、第５及び第６論理積手段６５０，６６０及び第１及び第２フリップフロップＦＦ１，ＦＦ２を備える。
第１及び第２予備フリップフロップＰＦＦ１，ＰＦＦ２はクロック信号ＢＣＬＫに同期されて第７ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を保存する。第１及び第２論理積手段６１０，６２０は第５ないし第６予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６のそれぞれと対応する第１及び第２予備フリップフロップＰＦＦ１，ＰＦＦ２の出力を論理積して出力する。
第３及び第４予備フリップフロップＰＦＦ３，ＰＦＦ４はクロック信号ＢＣＬＫに応答して第１及び第２論理積手段６１０，６２０の出力を保存する。第３及び第４論理積手段６３０，６４０は第３ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４のそれぞれと対応する第３及び第４予備フリップフロップＰＦＦ３，ＰＦＦ４の出力を論理積して出力する。
第５及び第６予備フリップフロップＰＦＦ５，ＰＦＦ６は、クロック信号ＢＣＬＫに応答して前記第３及び第４論理積手段６３０，６４０の出力を保存する。第５及び第６論理積手段６５０，６６０は第１ないし第２予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２のそれぞれと対応する第５及び第６予備フリップフロップＰＦＦ５，ＰＦＦ６の出力を論理積して出力する。
第１及び第２フリップフロップＦＦ１，ＦＦ２は、クロック信号ＢＣＬＫに応答して第５及び第６論理積手段６５０，６６０の出力を保存した後、第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力する。
図６の欠陥信号発生部２３０は、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの４サイクルの間に分けて２個ずつ出力するという点を除いては、図４の欠陥信号発生部２３０の動作原理と同一である。したがって、動作に対する詳細なる説明は省略する。
図６の欠陥信号発生部２３０は、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの４サイクルの間に分けて２個ずつ出力するという点を除いては、図４の欠陥信号発生部２３０の動作原理と同一である。したがって、動作に対する詳細なる説明は省略する。
図７は、本発明の他の実施例による欠陥分析回路を説明する図面である。
図７を参照すれば、欠陥分析回路７００は、カウンタ７１０、バッファ部７２０、コントローラ７３０を備える。
カウンタ７１０は、クロック信号ＢＣＬＫをカウントして制御信号ＣＴＲＬＳが活性化されれば、それまでカウントされたクロック信号ＢＣＬＫのクロック数ＮＵＭ＿ＢＣＬＫを出力する。バッファ部７２０は、メモリ１１０に欠陥セルが存在するか否かを表示する第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信して保存し、クロック信号ＢＣＬＫに同期されて第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を出力する。
図７を参照すれば、欠陥分析回路７００は、カウンタ７１０、バッファ部７２０、コントローラ７３０を備える。
カウンタ７１０は、クロック信号ＢＣＬＫをカウントして制御信号ＣＴＲＬＳが活性化されれば、それまでカウントされたクロック信号ＢＣＬＫのクロック数ＮＵＭ＿ＢＣＬＫを出力する。バッファ部７２０は、メモリ１１０に欠陥セルが存在するか否かを表示する第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信して保存し、クロック信号ＢＣＬＫに同期されて第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を出力する。
コントローラ７３０は、バッファ部７２０から出力される第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信し、欠陥が認識されれば、制御信号ＣＴＲＬＳを活性化させる。欠陥分析回路７００は、カウンタ７１０から出力されるクロック数ＮＵＭ＿ＢＣＬＫと第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１、ＥＲＲＯＲＢ２、ＥＲＲＯＲＢ３、ＥＲＲＯＲＢ４とを利用して欠陥救済を行うメモリアドレスを分析する。
図７の欠陥分析回路７００は、本発明の実施例によるメモリテスト回路１００から出力される欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信して分析し、欠陥が存在する欠陥セルアドレスを分析する回路である。
説明の便宜上、メモリテスト回路１００は、４個の欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を出力すると仮定し、欠陥分析回路７００も４個の欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信すると仮定する。したがって、第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４は第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４となる。
説明の便宜上、メモリテスト回路１００は、４個の欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を出力すると仮定し、欠陥分析回路７００も４個の欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信すると仮定する。したがって、第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４は第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４となる。
ＢＩＳＴモード信号ＢＩＳＴＭＯＤＥとＢＩＳＴオンＢＩＳＴＯＮ信号が活性化されれば、カウンタ７１０はクロック信号ＢＣＬＫを受信してクロック信号ＢＣＬＫのクロック数をカウントする。カウンタ７１０は、図１のＢＩＳＴ部１２０がクロック信号ＢＣＬＫに応答して動作するのと同時に動作する。
ＢＩＳＴ部１２０から第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が出力されれば、バッファ部７２０は第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を保存した後、コントローラ７３０に印加する。コントローラ７３０は、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４からメモリセルの欠陥が認識されれば、制御信号ＣＴＲＬＳを活性化させる。
ＢＩＳＴ部１２０から第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が出力されれば、バッファ部７２０は第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を保存した後、コントローラ７３０に印加する。コントローラ７３０は、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４からメモリセルの欠陥が認識されれば、制御信号ＣＴＲＬＳを活性化させる。
コントローラ７３０は、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４のうち論理レベルがローレベルである欠陥信号を認識し、制御信号ＣＴＲＬＳを活性化させる。カウンタ７１０は活性化された制御信号ＣＴＲＬＳに応答してそれまでカウントされたクロック信号ＢＣＬＫのクロック数ＮＵＭ＿ＢＣＬＫを出力する。
設計者は欠陥分析回路７００から出力されるクロック数ＮＵＭ＿ＢＣＬＫと第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４からメモリ１１０の欠陥セルが存在する領域及び欠陥セルの正確なアドレスを判断できる。
例えば、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が発生するクロック信号ＢＣＬＫの２サイクルのうち第２サイクルで第１欠陥信号ＥＲＲＯＲＢ１がローレベルで発生すれば、第５予備欠陥信号ＰＲＥ＿ＥＲＲ５に対応するメモリ１１０の領域、すなわち第５領域（図示せず）に欠陥セルが存在することが分かる。
例えば、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が発生するクロック信号ＢＣＬＫの２サイクルのうち第２サイクルで第１欠陥信号ＥＲＲＯＲＢ１がローレベルで発生すれば、第５予備欠陥信号ＰＲＥ＿ＥＲＲ５に対応するメモリ１１０の領域、すなわち第５領域（図示せず）に欠陥セルが存在することが分かる。
メモリ１１０の８個の領域（図示せず）のそれぞれの第１アドレスビットから順にクロック信号ＢＣＬＫに同期されてテストされるために、クロック信号ＢＣＬＫのクロック数ＮＵＭ＿ＢＣＬＫから欠陥セルのアドレスが分かる。
図７の欠陥分析回路７００は、図１のメモリテスト回路１００と結合して１つのテストシステムを構成できる。このようなテストシステムの動作はメモリテスト回路１００と欠陥分析回路７００の動作とを結合したものと同一なので、詳細なる説明は省略する。
図７の欠陥分析回路７００は、図１のメモリテスト回路１００と結合して１つのテストシステムを構成できる。このようなテストシステムの動作はメモリテスト回路１００と欠陥分析回路７００の動作とを結合したものと同一なので、詳細なる説明は省略する。
以上のように、図面と明細書で最適の実施例が開示された。ここで、特定な用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施例が可能である点が理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
本発明は半導体メモリ装置分野に利用可能であり、特に、半導体メモリ装置のテスト分野に利用されうる。
１００ メモリテスト回路、１１０ メモリ、１３０ テストロジック、１４０ 選択手段、ＤＡＴＡ データ、ＴＤＡＴＡ テストデータ、ＢＣＬＫ クロック信号、ＢＩＳＴＯＮ ＢＩＳＴオン、ＥＲＲＯＲＢ１、ＥＲＲＯＲＢ２、ＥＲＲＯＲＢ３、ＥＲＲＯＲＢ４ 第１ないし第４欠陥信号
Claims (6)
- 保存されたデータをｎビットデータ出力ピンを通じて出力するメモリと、
前記メモリにテストデータを書き込み、前記メモリから出力される前記テストデータと予想データとを比較して前記メモリ内部の欠陥セルアドレスを判断するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）部と、を備え、
前記ＢＩＳＴ部は、
前記予想データを発生させる予想データ発生部と、
前記メモリから出力されるｎビットのテストデータを最下位ビットから最上位ビットまでｋ個のグループに分離した第１ないし第ｋテストデータを受信し、前記予想データを受信して前記欠陥情報を有する第１ないし第ｋ予備欠陥信号を発生させる比較部と、
前記第１ないし第ｋ予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する欠陥信号発生部と、を有し、
前記テストデータと前記予想データとが一致するか否かを表示する欠陥情報を有するｋ個の予備欠陥信号を発生させ、前記ｋ個の予備欠陥信号をクロック信号のｍサイクル間ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力し、
ｍは２であり、
前記欠陥信号発生部は、
前記クロック信号に同期されて前記第ｋ／２＋１ないし第ｋ予備欠陥信号を保存する第１ないし第４予備フリップフロップと、
前記第１ないし第ｋ／２予備欠陥信号のそれぞれと対応する前記第１ないし第４予備フリップフロップの出力を論理積して出力する第１ないし第４論理積手段と、
前記クロック信号に応答して前記第１ないし第４論理積手段の出力を保存した後、前記第１ないし第ｋ／２欠陥信号として出力する第１ないし第４フリップフロップと、を有し、
前記クロック信号の第１サイクルの間、前記第１ないし第ｋ／２予備欠陥信号を前記第１ないし第ｋ／２欠陥信号として出力し、
前記クロック信号の第２サイクルの間、前記第ｋ／２＋１ないし第ｋ予備欠陥信号を前記第１ないし第ｋ／２欠陥信号として出力することを特徴とするメモリテスト回路。 - 保存されたデータをｎビットデータ出力ピンを通じて出力するメモリと、
前記メモリにテストデータを書き込み、前記メモリから出力される前記テストデータと予想データとを比較して前記メモリ内部の欠陥セルアドレスを判断するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）部と、を備え、
前記ＢＩＳＴ部は、
前記予想データを発生させる予想データ発生部と、
前記メモリから出力されるｎビットのテストデータを最下位ビットから最上位ビットまでｋ個のグループに分離した第１ないし第ｋテストデータを受信し、前記予想データを受信して前記欠陥情報を有する第１ないし第ｋ予備欠陥信号を発生させる比較部と、
前記第１ないし第ｋ予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する欠陥信号発生部と、を有し、
前記テストデータと前記予想データとが一致するか否かを表示する欠陥情報を有するｋ個の予備欠陥信号を発生させ、前記ｋ個の予備欠陥信号をクロック信号のｍサイクル間ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力し、
前記ｍは４であり、
前記欠陥信号発生部は、
前記クロック信号に同期されて前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を保存する第１及び第２予備フリップフロップと、
前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号のそれぞれと対応する前記第１及び第予備２フリップフロップの出力を論理積して出力する第１及び第２論理積手段と、
前記クロック信号に応答して前記第１及び第２論理積手段の出力を保存する第３及び第４予備フリップフロップと、
前記第ｋ／４＋１ないし第ｋ／２予備欠陥信号のそれぞれと対応する前記第３及び第４予備フリップフロップの出力を論理積して出力する第３及び第４論理積手段と、
前記クロック信号に応答して前記第３及び第４論理積手段の出力を保存する第５及び第６予備フリップフロップと、
前記第１ないし第ｋ／４予備欠陥信号のそれぞれと対応する前記第５及び第６予備フリップフロップの出力を論理積して出力する第５及び第６論理積手段と、
前記クロック信号に応答して前記第５及び第６論理積手段の出力を保存した後、前記第１ないし第ｋ／４欠陥信号として出力する第１及び第２フリップフロップと、を有し、
前記クロック信号の第１サイクルの間、前記第１ないし第ｋ／４予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、
前記クロック信号の第２サイクルの間、前記第ｋ／４＋１ないし第ｋ／２予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、
前記クロック信号の第３サイクルの間、前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、
前記クロック信号の第４サイクルの間、前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力することを特徴とするメモリテスト回路。 - 前記メモリは、
テスト動作時に前記ｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、
欠陥メモリセルを欠陥救済する場合、前記８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行うことを特徴とする請求項１又は２に記載のメモリテスト回路。 - 前記メモリは、
ＨＣＳＰＳＲＡＭ（Ｈｉｇｈ Ｃａｐａｃｉｔｙ Ｓｉｎｇｌｅ Ｐｏｒｔ Ｓｙｎｃｒｏｎｏｕｓ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であることを特徴とする請求項１又は２に記載のメモリテスト回路。 - 前記比較部は、
前記第１ないし第ｋテストデータと対応する予想データとを比較して前記第１ないし第ｋ予備欠陥信号を出力する第１ないし第ｋ比較器を有することを特徴とする請求項１又は２に記載のメモリテスト回路。 - 前記ｎは１６であり、前記ｋは８である場合、
前記第１予備欠陥信号は、前記メモリの第１及び第２データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第２予備欠陥信号は、前記メモリの第３及び第４データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第３予備欠陥信号は、前記メモリの第５及び第６データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第４予備欠陥信号は、前記メモリの第７及び第８データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第５予備欠陥信号は、前記メモリの第９及び第１０データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第６予備欠陥信号は、前記メモリの第１１及び第１２データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第７予備欠陥信号は、前記メモリの第１３及び第１４データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第８予備欠陥信号は、前記メモリの第１５及び第１６データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示することを特徴とする請求項１又は２に記載のメモリテスト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2003-084957 | 2003-11-27 | ||
| KR1020030084957A KR100555532B1 (ko) | 2003-11-27 | 2003-11-27 | 메모리 테스트 회로 및 테스트 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005158252A JP2005158252A (ja) | 2005-06-16 |
| JP4939746B2 true JP4939746B2 (ja) | 2012-05-30 |
Family
ID=34617302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004341961A Expired - Fee Related JP4939746B2 (ja) | 2003-11-27 | 2004-11-26 | メモリテスト回路及びテストシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7240257B2 (ja) |
| JP (1) | JP4939746B2 (ja) |
| KR (1) | KR100555532B1 (ja) |
| TW (1) | TWI287797B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7966529B2 (en) * | 2006-10-16 | 2011-06-21 | Freescale Semiconductor, Inc. | System and method for testing memory blocks in an SOC design |
| JP2010225239A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 半導体集積回路およびメモリの機能検証方法 |
| JP2012174313A (ja) * | 2011-02-23 | 2012-09-10 | Advantest Corp | 試験装置 |
| CN103077748B (zh) * | 2011-10-25 | 2015-09-16 | 珠海扬智电子科技有限公司 | 静态随机存取存储器的合并内建自我测试方法 |
| US20140258780A1 (en) * | 2013-03-05 | 2014-09-11 | Micron Technology, Inc. | Memory controllers including test mode engines and methods for repair of memory over busses used during normal operation of the memory |
| KR20150073635A (ko) * | 2013-12-23 | 2015-07-01 | 에스케이하이닉스 주식회사 | 반도체 칩, 이를 포함하는 스택 칩 및 그 테스트 방법 |
| KR20190000663A (ko) * | 2017-06-23 | 2019-01-03 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
| KR20210152843A (ko) | 2020-06-09 | 2021-12-16 | 삼성전자주식회사 | 단순한 셀 상호연결을 포함하는 집적 회로 및 이를 설계하는 방법 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2645773B1 (fr) | 1989-04-12 | 1991-08-30 | Saint Gobain Vitrage | Procede pour modifier les positions relatives d'une pluralite d'organes alignes et dispositif pour la mise en oeuvre de ce procede |
| JP2974219B2 (ja) * | 1990-08-02 | 1999-11-10 | 三菱電機株式会社 | 半導体記憶装置のテスト回路 |
| JPH06119800A (ja) * | 1992-10-06 | 1994-04-28 | Nec Corp | 半導体メモリ集積回路 |
| KR100234504B1 (ko) | 1995-09-18 | 1999-12-15 | 포만 제프리 엘 | 선택된 고장에 대한 고장정보를 포착하는 집적회로의 테스트 방법 및 내장된 자기 테스트 장치 |
| US6085346A (en) * | 1996-09-03 | 2000-07-04 | Credence Systems Corporation | Method and apparatus for built-in self test of integrated circuits |
| US5910921A (en) * | 1997-04-22 | 1999-06-08 | Micron Technology, Inc. | Self-test of a memory device |
| US5987632A (en) * | 1997-05-07 | 1999-11-16 | Lsi Logic Corporation | Method of testing memory operations employing self-repair circuitry and permanently disabling memory locations |
| JP2954096B2 (ja) * | 1997-06-24 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路のテスト回路および方法 |
| KR19990069337A (ko) * | 1998-02-06 | 1999-09-06 | 윤종용 | 복합 반도체 메모리장치의자기 테스트 회로 및 이를 이용한 자기 테스트 방법 |
| US6163863A (en) * | 1998-05-22 | 2000-12-19 | Micron Technology, Inc. | Method and circuit for compressing test data in a memory device |
| JP2000011691A (ja) | 1998-06-16 | 2000-01-14 | Mitsubishi Electric Corp | 半導体試験装置 |
| US6408401B1 (en) * | 1998-11-13 | 2002-06-18 | Compaq Information Technologies Group, L.P. | Embedded RAM with self-test and self-repair with spare rows and columns |
| KR100318266B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 출력 데이터 압축방법 및 패킷명령어 구동형 메모리소자 |
| US6574763B1 (en) * | 1999-12-28 | 2003-06-03 | International Business Machines Corporation | Method and apparatus for semiconductor integrated circuit testing and burn-in |
| US6421794B1 (en) * | 2000-03-09 | 2002-07-16 | John T. Chen | Method and apparatus for diagnosing memory using self-testing circuits |
| JP4497645B2 (ja) * | 2000-04-10 | 2010-07-07 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2002117697A (ja) * | 2000-10-06 | 2002-04-19 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2002237199A (ja) * | 2001-02-07 | 2002-08-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE10129625A1 (de) * | 2001-06-20 | 2003-01-02 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Testen einer Einrichtung zum Speichern von Daten |
| JP2003068098A (ja) * | 2001-08-28 | 2003-03-07 | Mitsubishi Electric Corp | テスト回路装置および半導体集積回路装置 |
| JP2003187595A (ja) * | 2001-12-14 | 2003-07-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路、半導体集積装置およびテストパターン生成方法 |
| JP4137474B2 (ja) * | 2002-03-18 | 2008-08-20 | 富士通株式会社 | 自己テスト回路及び半導体記憶装置 |
| DE10331068A1 (de) * | 2003-07-09 | 2005-02-17 | Infineon Technologies Ag | Verfahren zum Auslesen von Fehlerinformationen aus einem integrierten Baustein und integrierter Speicherbaustein |
| US6937531B2 (en) * | 2003-07-21 | 2005-08-30 | Infineon Technologies Ag | Memory device and method of storing fail addresses of a memory cell |
-
2003
- 2003-11-27 KR KR1020030084957A patent/KR100555532B1/ko not_active IP Right Cessation
-
2004
- 2004-11-19 US US10/994,140 patent/US7240257B2/en not_active Expired - Fee Related
- 2004-11-22 TW TW093135796A patent/TWI287797B/zh not_active IP Right Cessation
- 2004-11-26 JP JP2004341961A patent/JP4939746B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050117420A1 (en) | 2005-06-02 |
| TW200519957A (en) | 2005-06-16 |
| TWI287797B (en) | 2007-10-01 |
| JP2005158252A (ja) | 2005-06-16 |
| KR20050051203A (ko) | 2005-06-01 |
| US7240257B2 (en) | 2007-07-03 |
| KR100555532B1 (ko) | 2006-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6560740B1 (en) | Apparatus and method for programmable built-in self-test and self-repair of embedded memory | |
| US6421789B1 (en) | Synchronous semiconductor memory device capable of reducing test cost and method of testing the same | |
| US5588115A (en) | Redundancy analyzer for automatic memory tester | |
| US6297997B1 (en) | Semiconductor device capable of reducing cost of analysis for finding replacement address in memory array | |
| US7159145B2 (en) | Built-in self test system and method | |
| US8201037B2 (en) | Semiconductor integrated circuit and method for controlling semiconductor integrated circuit | |
| US6510530B1 (en) | At-speed built-in self testing of multi-port compact sRAMs | |
| KR20160078396A (ko) | 집적 회로 결함 검출 및 복구 | |
| EP0620556A2 (en) | Semiconductor memory device having register for holding test resultant signal | |
| US9640279B1 (en) | Apparatus and method for built-in test and repair of 3D-IC memory | |
| US8977915B2 (en) | pBIST engine with reduced SRAM testing bus width | |
| JP4939746B2 (ja) | メモリテスト回路及びテストシステム | |
| Manasa et al. | Implementation of BIST technology using March-LR algorithm | |
| US6950971B2 (en) | Using data compression for faster testing of embedded memory | |
| US7681096B2 (en) | Semiconductor integrated circuit, BIST circuit, design program of BIST circuit, design device of BIST circuit and test method of memory | |
| US20030167428A1 (en) | ROM based BIST memory address translation | |
| US6035431A (en) | Semiconductor integrated circuit with test device | |
| US7051253B2 (en) | Pseudo fail bit map generation for RAMS during component test and burn-in in a manufacturing environment | |
| EP1411434A2 (en) | A software programmable verification tool having a single built-in self-test (bist) module for testing and debugging multiple memory modules in a device under test (dut) | |
| US7032141B2 (en) | Semiconductor device including test-facilitating circuit using built-in self test circuit | |
| CN110415751B (zh) | 一种可参数化配置的存储器内建自测试电路 | |
| KR20150133345A (ko) | 반도체 메모리 장치 및 그의 동작방법 | |
| JPWO2002033708A1 (ja) | メモリの不良救済解析処理方法及びこの方法を実施するメモリ試験装置 | |
| CN103871476B (zh) | 嵌入式存储器测试系统 | |
| US9009550B2 (en) | pBIST engine with distributed data logging |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071106 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100324 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101216 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110316 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110322 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110414 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110906 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120106 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120201 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120227 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150302 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |