JPH06119800A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
- Publication number
- JPH06119800A JPH06119800A JP4266958A JP26695892A JPH06119800A JP H06119800 A JPH06119800 A JP H06119800A JP 4266958 A JP4266958 A JP 4266958A JP 26695892 A JP26695892 A JP 26695892A JP H06119800 A JPH06119800 A JP H06119800A
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- bit
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】比較部４は、ビット比較器４１によってビット
毎にランダムアクセスメモリ３の出力信号Ｓ３１〜Ｓｎ
と期待値信号Ｓ１１〜Ｓ１ｎとをそれぞれ比較し、その
ビット比較結果信号Ｓ５１〜Ｓ５ｎを並列データとして
入力し、クロック分周・パタン発生部１の出力する制御
信号Ｓ８を制御端Ｃに入力して直列データを出力する並
列データ直列切換回路４２とを備える。 【効果】クロック分周・パタン発生部１の出力するビッ
ト番目信号と対応する直列データを外部で観測して、内
部のランダムアクセスメモリ３の不良ビット・アドレス
を特定できる。
毎にランダムアクセスメモリ３の出力信号Ｓ３１〜Ｓｎ
と期待値信号Ｓ１１〜Ｓ１ｎとをそれぞれ比較し、その
ビット比較結果信号Ｓ５１〜Ｓ５ｎを並列データとして
入力し、クロック分周・パタン発生部１の出力する制御
信号Ｓ８を制御端Ｃに入力して直列データを出力する並
列データ直列切換回路４２とを備える。 【効果】クロック分周・パタン発生部１の出力するビッ
ト番目信号と対応する直列データを外部で観測して、内
部のランダムアクセスメモリ３の不良ビット・アドレス
を特定できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ集積回路に
関し、特に内部のメモリ部の自己テストが行える半導体
メモリ集積回路関する。
関し、特に内部のメモリ部の自己テストが行える半導体
メモリ集積回路関する。
【０００２】
【従来の技術】図４（ａ），（ｂ）はそれぞれ従来の半
導体メモリ集積回路の一例のブロック図および比較部の
回路図である。この半導体メモリ集積回路は、内部のラ
ンダムアクセスメモリ３をテストするために、２進カウ
ンタからなるクロック分周・パタン発生部１ａとマルチ
プレクサ部２と比較部４ｂとを有している。比較部４ｂ
はビット比較器４１と圧縮器４３に分けられる。
導体メモリ集積回路の一例のブロック図および比較部の
回路図である。この半導体メモリ集積回路は、内部のラ
ンダムアクセスメモリ３をテストするために、２進カウ
ンタからなるクロック分周・パタン発生部１ａとマルチ
プレクサ部２と比較部４ｂとを有している。比較部４ｂ
はビット比較器４１と圧縮器４３に分けられる。
【０００３】自己テストモ−ドと通常のシステム動作モ
ードを切換えるモード切換信号Ｓ５をマルチプレクサ部
２の制御端に入力し、クロック信号ＳＣＫをクロック分
周・パタン発生部１ａに入力しｎビットの各ビット目標
値Ｓ１ｉを出力している。ここで、ｉは１からｎ迄の整
数値である。
ードを切換えるモード切換信号Ｓ５をマルチプレクサ部
２の制御端に入力し、クロック信号ＳＣＫをクロック分
周・パタン発生部１ａに入力しｎビットの各ビット目標
値Ｓ１ｉを出力している。ここで、ｉは１からｎ迄の整
数値である。
【０００４】次に、図４（ａ）のブロックの動作を説明
する。モード切換信号Ｓ５がテストモードになると、マ
ルチプレクサ部２のセレクタはシステム信号Ｓ６から自
己テスト用のテストパタンＳ７に切換えて出力し、パタ
ン発生部１ａはメモリからコントロール信号，入力デー
タ，アドレス信号を出力しそれをランダムアクセスメモ
リ３に入力する。
する。モード切換信号Ｓ５がテストモードになると、マ
ルチプレクサ部２のセレクタはシステム信号Ｓ６から自
己テスト用のテストパタンＳ７に切換えて出力し、パタ
ン発生部１ａはメモリからコントロール信号，入力デー
タ，アドレス信号を出力しそれをランダムアクセスメモ
リ３に入力する。
【０００５】ランダムアクセスメモリ３のｎビットの出
力信号Ｓ３は比較部４ｂのビット比較器４１でｎビット
の期待値信号Ｓ１とそれぞれビット目毎に比較され、全
ビット比較結果信号Ｓ５１〜Ｓ５ｎが圧縮器４３のｎ入
力ＮＡＮＤゲート１０で圧縮されて圧縮出力信号Ｓ４３
として外部に出力される。
力信号Ｓ３は比較部４ｂのビット比較器４１でｎビット
の期待値信号Ｓ１とそれぞれビット目毎に比較され、全
ビット比較結果信号Ｓ５１〜Ｓ５ｎが圧縮器４３のｎ入
力ＮＡＮＤゲート１０で圧縮されて圧縮出力信号Ｓ４３
として外部に出力される。
【０００６】図４（ｂ）は比較部４ｂの回路図である。
比較部４ａのビット比較器４１は、テストされるｎビッ
トのランダムアクセスメモリ信号Ｓ３の１ビット目の出
力信号Ｓ３１を第１のＥＸ−ＮＯＲゲート５１の一方の
入力とし、１ビット目の期待値信号Ｓ１１をＥＸ−ＮＯ
Ｒゲート５１の他方の入力としている。
比較部４ａのビット比較器４１は、テストされるｎビッ
トのランダムアクセスメモリ信号Ｓ３の１ビット目の出
力信号Ｓ３１を第１のＥＸ−ＮＯＲゲート５１の一方の
入力とし、１ビット目の期待値信号Ｓ１１をＥＸ−ＮＯ
Ｒゲート５１の他方の入力としている。
【０００７】同様にランダムアクセスメモリ３の出力信
号Ｓ３のｎビット目の出力信号Ｓ３ｎを第ｎのＥＸ−Ｎ
ＯＲゲート５ｎの一方の入力とし、ｎｂｉｔ目の期待値
信号Ｓ１ｎをＥＸ−ＮＯＲゲート５ｎの他方の入力とし
ている。
号Ｓ３のｎビット目の出力信号Ｓ３ｎを第ｎのＥＸ−Ｎ
ＯＲゲート５ｎの一方の入力とし、ｎｂｉｔ目の期待値
信号Ｓ１ｎをＥＸ−ＮＯＲゲート５ｎの他方の入力とし
ている。
【０００８】そしてそれらのｎ個の出力信号Ｓ５１〜Ｓ
５ｎを圧縮器４３のｎ入力ＮＡＮＤゲート１０に入力し
て圧縮された圧縮出力信号Ｓ４３を比較部４ｂから外部
に出力としている。
５ｎを圧縮器４３のｎ入力ＮＡＮＤゲート１０に入力し
て圧縮された圧縮出力信号Ｓ４３を比較部４ｂから外部
に出力としている。
【０００９】次に、このブロックの動作について説明す
る。テストされているｎビットのランダムアクセスメモ
リ３のそれぞれのビットの出力信号Ｓ３１〜Ｓ３ｎが期
待値信号Ｓ１１〜Ｓ１ｎに一致していると、ＥＸ−ＮＯ
Ｒゲート５１〜５ｎは全て”Ｈ”レベルを出力し、それ
らが圧縮器４３のｎ入力ＮＡＮＤゲート１０に入力され
るので圧縮出力信号Ｓ４３は”Ｌ”レベルとなる。
る。テストされているｎビットのランダムアクセスメモ
リ３のそれぞれのビットの出力信号Ｓ３１〜Ｓ３ｎが期
待値信号Ｓ１１〜Ｓ１ｎに一致していると、ＥＸ−ＮＯ
Ｒゲート５１〜５ｎは全て”Ｈ”レベルを出力し、それ
らが圧縮器４３のｎ入力ＮＡＮＤゲート１０に入力され
るので圧縮出力信号Ｓ４３は”Ｌ”レベルとなる。
【００１０】また、ｎビットのランダムアクセスメモリ
３のｉ番目のビットの出力信号Ｓ３ｉが期待値信号Ｓ１
ｉと不一致となると、ＥＸ−ＮＯＲゲート５ｉの出力信
号Ｓ４ｉは”Ｌ”レベルとなり、従ってｎ入力ＮＡＮＤ
ゲート１０の出力信号は”Ｈ”レベルとなる。
３のｉ番目のビットの出力信号Ｓ３ｉが期待値信号Ｓ１
ｉと不一致となると、ＥＸ−ＮＯＲゲート５ｉの出力信
号Ｓ４ｉは”Ｌ”レベルとなり、従ってｎ入力ＮＡＮＤ
ゲート１０の出力信号は”Ｈ”レベルとなる。
【００１１】
【発明が解決しようとする課題】この従来の半導体メモ
リ集積回路は、自己テストされる被テストのランダムア
クセスメモリの各ビット毎の出力と期待値信号の比較結
果をｎ入力ＮＡＮＤゲートで圧縮していたため、不良ビ
ット・アドレスの特定まではできないと言う問題があっ
た。
リ集積回路は、自己テストされる被テストのランダムア
クセスメモリの各ビット毎の出力と期待値信号の比較結
果をｎ入力ＮＡＮＤゲートで圧縮していたため、不良ビ
ット・アドレスの特定まではできないと言う問題があっ
た。
【００１２】本発明の目的は、内部の被テストメモリ部
の不良ビットが特定化できる自己テストが行われる半導
体メモリ集積回路を提供することにある。
の不良ビットが特定化できる自己テストが行われる半導
体メモリ集積回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明はの半導体メモリ
集積回路は、クロック信号を入力しテストパタン信号と
ビット期待値信号を出力するクロック分周・テストパタ
ン発生部と、制御端にモード切換信号を入力して前記テ
ストパタン信号およびシステム信号の一方を選択するマ
ルチプレクサ部と、被テストメモリ部の出力信号と前記
ビット期待値信号とを比較するビット比較器を有する比
較部とを備え、該比較部の外部に出力する比較部出力信
号を用いて前記被テストメモリ部の自己テストが行われ
る半導体メモリ集積回路において、前記比較部は前記ビ
ット比較器の出力する各ビットごとのビット比較結果信
号を並列入力する並列データ直列切換回路とを備え、前
記クロック分周・テストパタン発生部は前記並列データ
直列切換回路の制御端に制御信号を供給して直列データ
信号を出力させ、かつ基準番目信号を外部に出力して構
成される。
集積回路は、クロック信号を入力しテストパタン信号と
ビット期待値信号を出力するクロック分周・テストパタ
ン発生部と、制御端にモード切換信号を入力して前記テ
ストパタン信号およびシステム信号の一方を選択するマ
ルチプレクサ部と、被テストメモリ部の出力信号と前記
ビット期待値信号とを比較するビット比較器を有する比
較部とを備え、該比較部の外部に出力する比較部出力信
号を用いて前記被テストメモリ部の自己テストが行われ
る半導体メモリ集積回路において、前記比較部は前記ビ
ット比較器の出力する各ビットごとのビット比較結果信
号を並列入力する並列データ直列切換回路とを備え、前
記クロック分周・テストパタン発生部は前記並列データ
直列切換回路の制御端に制御信号を供給して直列データ
信号を出力させ、かつ基準番目信号を外部に出力して構
成される。
【００１４】
【実施例】図１（ａ），（ｂ）はそれぞれ本発明の第１
の実施例のブロック図および比較部の回路図である。本
実施例の半導体メモリ集積回路のは、クロック信号ＳＣ
Ｋを入力しテストパタン信号Ｓ７とビット期待値信号Ｓ
１を出力するクロック分周・パタン発生部１と、制御端
にモード切換信号Ｓ５を入力してテストパタン信号Ｓ７
およびシステム信号Ｓ６との一方を選択するマルチプレ
クサ部２と、テストされるランダムアクセスメモリ３の
ｎビットの出力信号Ｓ３とｎビットの期待値信号Ｓ１と
を比較するビット比較器４１と、その出力する各ビット
ごとのビット比較結果信号Ｓ５１〜Ｓ５ｎを入力する並
列データ直列切換回路４２を有する比較部４を備えてい
る。
の実施例のブロック図および比較部の回路図である。本
実施例の半導体メモリ集積回路のは、クロック信号ＳＣ
Ｋを入力しテストパタン信号Ｓ７とビット期待値信号Ｓ
１を出力するクロック分周・パタン発生部１と、制御端
にモード切換信号Ｓ５を入力してテストパタン信号Ｓ７
およびシステム信号Ｓ６との一方を選択するマルチプレ
クサ部２と、テストされるランダムアクセスメモリ３の
ｎビットの出力信号Ｓ３とｎビットの期待値信号Ｓ１と
を比較するビット比較器４１と、その出力する各ビット
ごとのビット比較結果信号Ｓ５１〜Ｓ５ｎを入力する並
列データ直列切換回路４２を有する比較部４を備えてい
る。
【００１５】クロック分周・パタン発生回路１は並列デ
ータ直列切換回路４２の制御端Ｃに制御信号Ｓ８を供給
して切換回路４２の出力する直列データ信号Ｓ４２を外
部に出力させる。
ータ直列切換回路４２の制御端Ｃに制御信号Ｓ８を供給
して切換回路４２の出力する直列データ信号Ｓ４２を外
部に出力させる。
【００１６】図１（ｂ）に示す比較部４のビット比較器
４１は、従来例の図４の回路と同一であり、従って動作
も同一である。それらのビット比較信号Ｓ５１〜Ｓ５ｎ
を切換回路４２に入力し、制御入力端Ｃにクロック分周
・パタン発生部１の制御信号Ｓ８を入力している。
４１は、従来例の図４の回路と同一であり、従って動作
も同一である。それらのビット比較信号Ｓ５１〜Ｓ５ｎ
を切換回路４２に入力し、制御入力端Ｃにクロック分周
・パタン発生部１の制御信号Ｓ８を入力している。
【００１７】次に、図２の各信号のタイムチャートを用
いて図１のブロックの動作を説明する。モード切換信号
Ｓ５がテストモードになると、マルチプレクサ部２はシ
ステム信号Ｓ６から自己テスト用のテストパタン信号Ｓ
７に切換わり、クロック分周・パタン発生部１のカウン
タはリセット後にｎ分周されたｎ分周クロックＣＫｎに
同期してカウントアップを始める。
いて図１のブロックの動作を説明する。モード切換信号
Ｓ５がテストモードになると、マルチプレクサ部２はシ
ステム信号Ｓ６から自己テスト用のテストパタン信号Ｓ
７に切換わり、クロック分周・パタン発生部１のカウン
タはリセット後にｎ分周されたｎ分周クロックＣＫｎに
同期してカウントアップを始める。
【００１８】カウンタの各ビットはメモリのコントロー
ル信号、入力データ、アドレス信号に割り当てられ、ラ
ンダムアクセスメモリ３の入力パタンとなり、ビット比
較器４１はｎビットのランダムアクセスメモリ３のそれ
ぞれのビットの出力信号Ｓ５１〜Ｓ５ｎと期待値信号Ｓ
１１〜Ｓ１ｎの比較結果信号Ｓ５１〜Ｓ５ｎを出力し、
ｎ入力のマルチプレク４２に入力する。
ル信号、入力データ、アドレス信号に割り当てられ、ラ
ンダムアクセスメモリ３の入力パタンとなり、ビット比
較器４１はｎビットのランダムアクセスメモリ３のそれ
ぞれのビットの出力信号Ｓ５１〜Ｓ５ｎと期待値信号Ｓ
１１〜Ｓ１ｎの比較結果信号Ｓ５１〜Ｓ５ｎを出力し、
ｎ入力のマルチプレク４２に入力する。
【００１９】マルチプレクサ回路４２はｎビットの並列
入力データをクロックＳＣＫに同期した制御信号Ｓ８に
よって直列データとして出力し、１ビット目信号Ｓ９と
ともにチップ外部に出力される。
入力データをクロックＳＣＫに同期した制御信号Ｓ８に
よって直列データとして出力し、１ビット目信号Ｓ９と
ともにチップ外部に出力される。
【００２０】従って、メモリランダムアクセスメモリ３
のメモリの一部が不良となった時に１ビット目信号Ｓ９
と出力のデータＳ４から、アドレス及びビットを割り出
し不良メモリセルを特定化することが出来る。
のメモリの一部が不良となった時に１ビット目信号Ｓ９
と出力のデータＳ４から、アドレス及びビットを割り出
し不良メモリセルを特定化することが出来る。
【００２１】図３は本発明の第２の実施例の比較部のブ
ロック図である。比較部４ａは第１の実施例の図１に示
した比較部４に従来例の図４の圧縮器４３を付加したも
のである。従って圧縮出力信号Ｓ４３からメモリ部全体
の良否の判定ができるため、まず従来通りのテスト時間
でメモリ部不良発生を検出し、次に直列データ信号Ｓ４
２と１ビット目信号Ｓ９から不良ビット・アドレスを割
り出すことが出来る。
ロック図である。比較部４ａは第１の実施例の図１に示
した比較部４に従来例の図４の圧縮器４３を付加したも
のである。従って圧縮出力信号Ｓ４３からメモリ部全体
の良否の判定ができるため、まず従来通りのテスト時間
でメモリ部不良発生を検出し、次に直列データ信号Ｓ４
２と１ビット目信号Ｓ９から不良ビット・アドレスを割
り出すことが出来る。
【００２２】
【発明の効果】以上説明したように、クロック分周・テ
ストパタン発生部と、システムの信号とテストパタン発
生部から出力したテストパタン信号を選択するマルチプ
レクサ部と、被テストメモリの出力信号と期待値信号と
を比較する比較部に、クロック分周部からクロック信号
に同期した制御信号を制御端に入力し、各ビットごとの
ビット比較結果信号を並列入力とする並列データ直列切
換回路を備えたので、基準番目信号と直列データ信号を
用いてメモリの不良ビットを特定できる。
ストパタン発生部と、システムの信号とテストパタン発
生部から出力したテストパタン信号を選択するマルチプ
レクサ部と、被テストメモリの出力信号と期待値信号と
を比較する比較部に、クロック分周部からクロック信号
に同期した制御信号を制御端に入力し、各ビットごとの
ビット比較結果信号を並列入力とする並列データ直列切
換回路を備えたので、基準番目信号と直列データ信号を
用いてメモリの不良ビットを特定できる。
【図１】（ａ），（ｂ）はそれぞれ本発明の第１の実施
例のブロック図および比較部の回路図である。
例のブロック図および比較部の回路図である。
【図２】図１のブロックの動作を説明するための各信号
のタイムチャートである。
のタイムチャートである。
【図３】本発明の第２の実施例の比較部の回路図であ
る。
る。
【図４】（ａ），（ｂ）はそれぞれ従来の半導体メモリ
集積回路の一例のブロック図および比較部の回路図であ
る。
集積回路の一例のブロック図および比較部の回路図であ
る。
１ クロック分周・パタン発生部 ２ マルチプレクサ部 ３ ランダムアクセスメモリ ４，４ａ，４ｂ 比較部 ４１ ビット比較器 ４２ 並列データ直列切換回路 ４３ 圧縮器 ４ｎ ｎ入力ＮＡＮＤゲート ５ｎ 第ｎのＥＸ−ＮＯＲゲート Ｃ 制御端 Ｓ１ｎ ｎビット目の期待値信号 Ｓ２ マルチプレクサ出力信号 Ｓ３ｎ ＲＡＭのｎビット目の出力信号 Ｓ５ モード切換信号 Ｓ５ｎ ｎビット目のビット比較結果信号 Ｓ６ システム信号 Ｓ７ テストパタン信号 Ｓ８ 制御信号 Ｓ９ １ビット目信号 Ｓ４１ ビット比較信号 Ｓ４２ 直列データ信号 Ｓ４３ 圧縮出力信号 ＳＣＫ クロック信号
Claims (1)
- 【請求項１】 クロック信号を入力しテストパタン信号
とビット期待値信号を出力するクロック分周・テストパ
タン発生部と、制御端にモード切換信号を入力して前記
テストパタン信号およびシステム信号の一方を選択する
マルチプレクサ部と、被テストメモリ部の出力信号と前
記ビット期待値信号とを比較するビット比較器を有する
比較部とを備え、該比較部の外部に出力する比較部出力
信号を用いて前記被テストメモリ部の自己テストが行わ
れる半導体メモリ集積回路において、前記比較部は前記
ビット比較器の出力する各ビットごとのビット比較結果
信号を並列入力する並列データ直列切換回路とを備え、
前記クロック分周・テストパタン発生部は前記並列デー
タ直列切換回路の制御端に制御信号を供給して直列デー
タ信号を出力させ、かつ基準番目信号を外部に出力する
ことを特徴をとする半導体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266958A JPH06119800A (ja) | 1992-10-06 | 1992-10-06 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266958A JPH06119800A (ja) | 1992-10-06 | 1992-10-06 | 半導体メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119800A true JPH06119800A (ja) | 1994-04-28 |
Family
ID=17438062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4266958A Pending JPH06119800A (ja) | 1992-10-06 | 1992-10-06 | 半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119800A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1116393A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | テスト回路 |
| JP2005158252A (ja) * | 2003-11-27 | 2005-06-16 | Samsung Electronics Co Ltd | メモリテスト回路及びテストシステム |
| JP2008010072A (ja) * | 2006-06-29 | 2008-01-17 | Fujitsu Ltd | 半導体集積回路装置 |
| JP4724774B2 (ja) * | 2007-03-29 | 2011-07-13 | 富士通株式会社 | 半導体回路装置、メモリテスト回路及び半導体回路装置の試験方法 |
-
1992
- 1992-10-06 JP JP4266958A patent/JPH06119800A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1116393A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | テスト回路 |
| JP2005158252A (ja) * | 2003-11-27 | 2005-06-16 | Samsung Electronics Co Ltd | メモリテスト回路及びテストシステム |
| JP2008010072A (ja) * | 2006-06-29 | 2008-01-17 | Fujitsu Ltd | 半導体集積回路装置 |
| JP4724774B2 (ja) * | 2007-03-29 | 2011-07-13 | 富士通株式会社 | 半導体回路装置、メモリテスト回路及び半導体回路装置の試験方法 |
| US8412983B2 (en) | 2007-03-29 | 2013-04-02 | Fujitsu Limited | Memory test circuit, semiconductor integrated circuit, and memory test method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |