JPH1116393A

JPH1116393A - テスト回路

Info

Publication number: JPH1116393A
Application number: JP9180467A
Authority: JP
Inventors: Hirohisa Tsuchida; 裕久土田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-20
Filing date: 1997-06-20
Publication date: 1999-01-22
Anticipated expiration: 2017-06-20
Also published as: JP3090094B2

Abstract

(57)【要約】【課題】論理回路とメモリを有し自己診断回路を有する
半導体装置において、冗長回路への置換えはもちろんフ
ェイルビットマップ情報を容易に出力でき、試験を容易
化するテスト回路の提供。【解決手段】キャッシュメモリ等記憶装置の不良箇所の
有無を判定する自己診断回路を備える半導体集積回路に
おいて、自己診断回路は自己診断動作において、記憶装
置１０１の不良箇所の位置を検出する不良位置検出手段
１０３と、該不良位置検出手段に記憶した不良箇所の位
置データを圧縮し、圧縮した不良位置データを外部装置
に出力する手段１０４を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、自己診断回路を有
する半導体記憶装置（以下「メモリ」と称する）に関
し、特にメモリと論理回路とを有する半導体集積回路に
適用して好適なテスト回路に関する。

【０００２】

【従来の技術】メモリ素子等の半導体記憶装置は近年益
々大規模化されており、製造工程における歩留りの向上
がより一層求められている。そして、歩留り向上のため
の一つの方法として、半導体装置内に予め冗長回路を設
けておき、通常回路に不良箇所が発見された時には、そ
の不良箇所を冗長回路の同等機能を持つ部分で書き換え
ることで、不良を救済して良品化する方法が従来より用
いられている。不良個所を冗長回路で置き換えること
で、通常回路に、一箇所でも不良があった時には廃棄さ
れていたものを良品化することができるため、歩留りを
大幅に向上することができる。

【０００３】また、メモリの不良箇所を分かりやすく表
現した、例えば、メモリセルアレー部の配列と同じ位置
での不良位置を示したフェイルビットマップを作成し、
複数のチップにおいて、メモリ部不良箇所の傾向の有無
や、その不良箇所を回路、レイアウト情報等を用いて不
良解析を行い、歩留り向上をする方法も従来より用いら
れている。

【０００４】図９は、従来のメモリのテストを行う場合
の全体構成を示す図である（「従来技術１」という）。
図９において、１０１は試験する対象となるメモリ本
体、９０５はメモリ本体１０１に書き込むデータ、９０
３はメモリ本体１０１へのデータ書込み及び読み出しを
行うためのアドレスデータである。また９０４はメモリ
本体１０１に書込みを行った後に読み出しを行ったデー
タであり、書込みを行ったデータ９０５と読み出しデー
タ９０４を、比較器９０６において比較する。

【０００５】比較器９０６の比較結果を比較結果データ
９０７に蓄え、フェイルビットマップデータ９０８に変
換する。

【０００６】従来、この一連の処理フローを、ＬＳＩテ
スタ等の外部試験装置９０２を用いて行っていた。

【０００７】上記のような不良箇所を発見して冗長回路
へ置き換える不良ビット救済を目的としたメモリ試験
は、不良箇所を特定して不良箇所の位置情報を外部に出
力する必要である。そのため、通常のメモリ素子におけ
る試験では、メモリの入出力端子を全て外部ピンに直接
接続した上で、外部より駆動してその出力を観測し、不
良箇所の位置を特定している。その検出結果に基づい
て、冗長回路への置換えを行っている。このような状況
において、冗長回路への置換えを行うための試験は、外
部より駆動して、外部で、その出力を観測する必要があ
る。

【０００８】また、近年メモリ素子の信頼性向上のた
め、メモリ素子自体に自己診断回路を組み込んで、不良
箇所の存在を検出し、冗長回路へ置換えを行うことが行
われている。図１０は、この種の従来のメモリの自己診
断回路の全体構成を示す図である（「従来技術２」とい
う）。

【０００９】図１０は、ＬＳＩ内部構成を示したもので
あり、１００１は論理回路、１００２はメモリ内の冗長
回路、１００３は記憶部本体、１００４は冗長回路内部
にある置換制御部で本体、１００５は自己診断回路であ
る。

【００１０】自己診断回路１００５は、不良位置記憶手
段１００６と出力手段１１０７を含み、論理回路１００
１からの自己診断動作信号によって動作し、試験動作終
了後、試験結果である、不良位置信号を外部出力端子に
出力する。

【００１１】図１１は、図１０の自己診断回路１００５
の構成をより詳細に示した図である。図１１を参照する
と、自己診断回路は、（ａ）自己診断回路で必要な制御
信号を発生させるシーケンスコントローラー１１０３
と、（ｂ）試験のためにメモリ本体１０１に書き込むデ
ータを発生させるデータ発生器１１０２と、（ｃ）試験
のために各メモリセルにデータを書き込み、更に書き込
んだデータを読み出す時のアドレス信号を発生するアド
レス発生器１１０４と、（ｄ）試験のためにメモリの各
メモリセルに書き込んだデータをデータ発生器１１０２
から受け、その書き込んだデータを実際にメモリ本体１
０１から読み出したデータと比較し、その結果を記憶す
るデータ良否判定器／結果記憶器１１０５と、（ｅ）デ
ータ良否判定器／結果記憶器１１０５に記憶された試験
結果、すなわち不良箇所の位置情報を出力する出力回路
１１０６と、を備えて構成されている。

【００１２】図１１のデータ良否判定器／結果記録器１
１０５と、出力回路１１０６の詳細を図１２に示す。図
１２において、メモリ本体１０１、データ発生器１１０
２、シーケンスコントローラ１１０３、アドレス発生器
１１０４は、図１１に示したものと同一である。

【００１３】図１２を参照すると、排他的論理和（ＥＸ
ＯＲ）ゲート１２０５とＡＮＤゲート１２０８の素子で
構成される部分が、データ良否判定器／結果記憶器１１
０５の単位部分であり、この単位部分がメモリ本体１０
１のビット列毎に存在し、全体でデータ良否判定器／結
果記憶器１１０５を構成している。ＥＸＯＲゲート１２
０５は、メモリ本体１０１からの読み出しデータと、そ
のデータを書き込んだ時のデータ（期待値）が異なった
ときに、「Ｈ」（Ｈｉｇｈレベル）信号を出力する。

【００１４】Ｄ型のフリップフロップ１２０７は、初期
状態において出力Ｑ＝０（Ｌｏｗレベル）になってい
る。ＯＲゲート１２０６は、ＥＸＯＲゲート１２０５の
出力とフリップフロップ１２０７の出力Ｑの論理和をと
り、ＯＲゲートの出力はフリップフロップ１２０７のデ
ータ入力端子Ｄに接続されている。

【００１５】よって、ＥＸＯＲゲート１２０５の出力が
「Ｈ」のとき、すなわち読み出しデータと期待値が異な
ったときには、シーケンスコントローラ１１０３の出力
とクロック信号とを入力とするＡＮＤゲート１２０８の
出力であるクロックに同期して、フリップフロップ１２
０７の出力Ｑは「Ｈ」状態になる。一旦フリップフロッ
プ１２０７の出力が「Ｈ」状態になると、その出力はＯ
Ｒゲート１２０６に戻されるため、たとえ次のメモリセ
ルが良好でＥＸＯＲゲート１２０５の出力が「Ｌ」（Ｌ
ｏｗレベル）になっても、フリップフロップ１２０７の
出力Ｑはそのまま「Ｈ」状態が維持される。

【００１６】上記のようにしてビット列の各メモリセル
に対して試験を行うことにより、各ビット列における不
良の有無がフリップフロップ１２０７に記憶され、出力
シフト素子１２１０によって外部にシリアルに出力され
る。なお、図１１、及び図１２に示した構成の詳細は、
特開平６−４５４５１号公報の記載が参照される。

【００１７】上記のような自己診断回路による試験は、
全てのメモリセルに所定のデータを書き込んだ後読み出
し、元の書き込んだデータと一致するかを判定すること
により行うが、メモリの１本のビット線もしくは１本の
ワード線に付属する全てのメモリセルを置き換える冗長
回路への不良位置データしか出力せず、不良のカラムと
ロウを規定する箇所の位置、すなわちフェイルビットマ
ップに用いるデータまではデータとして出力しない。

【００１８】これは自己診断回路としてはビット毎また
はワード毎の不良の有無を検出できれば、冗長回路への
置換えが可能だからである。

【００１９】さらに、もし不良位置まで出力するために
は不良箇所の位置を記憶する必要があり、また、そのよ
うなデータを出力するためにはその分だけデータ出力に
要する時間が長くなるという問題があるためでもある。

【００２０】

【発明が解決しようとする課題】近年ＬＳＩ等の半導体
装置の内部に、論理回路と共にメモリを組み込んだもの
が使用されるようになっている。しかも、組み込まれる
メモリが大規模化する傾向にある。

【００２１】このため、論理回路と同一チップ上に混載
されるメモリにおいても、やはり冗長回路を設けて歩留
りを向上することは勿論、自己診断回路を設けて信頼性
向上を図ることが行われている。

【００２２】また、上記半導体装置の評価段階において
は、メモリの評価を行う際に上記メモリの各セルのフェ
イル情報をアドレス毎にマップ上に出力したフェイルビ
ットマップを用いて評価、解析等も行われている。

【００２３】フェイルビットマップ情報を用いた評価法
の一般的な処理の流れを図８に示す。図８を参照する
と、（１）ＬＳＩの設計、制作、（２）メモリ部のテス
ト、フェイルビット情報の作成出力、（３）フェイルビ
ットデータの処理、フェイルビットマップの画面表示、
印刷、不良部の調査、解析等、（４）不良原因のＬＳＩ
設計へのフィードバック、及び不良対策、という処理の
流れよりなる。すなわち、メモリ部のテストにおいて、
フェイルビットマップによって表された不良箇所を基に
その箇所の回路やレイアウト、マスク等の問題点を解析
し、その不良原因に対する対策を立て、設計や製作側に
フィードバックをかけ、より高歩留まりの高品質の製品
の製作に反映する。

【００２４】しかし、論理回路とメモリを有する半導体
装置では、メモリは論理回路が動作中にアクセスするも
のであり、半導体装置への入出力端子の数は限られてお
り、上記従来技術１のような入出力端子を外部よりメモ
リにアクセスするために端子を割くのは難しい、という
のが現状である。

【００２５】このため上記のような半導体装置（メモリ
と論理回路混載型半導体装置）において、冗長回路への
置換えやフェイルビットマップ情報を得るには、外部入
出力端子と論理回路との配線を試験時のみ外部入出力端
子を直接メモリに接続するように切り換えるセレクタが
必要である。

【００２６】また、セレクタを切り換えるための入力端
子が必要であり、この入力端子に切換え信号を印加する
ことにより、外部入出力端子からメモリへのアクセスが
可能になる。

【００２７】しかし、上記のような回路構成では、新た
にセレクタを設ける必要がある上に、そのための配線数
が増加するという問題がある。特にメモリが大容量化し
た時には、このようなオーバーヘッドは無視できず、高
集積化及び製造コストの障害になる、という問題があ
る。

【００２８】また、上記従来技術２のような自己診断回
路を設けて冗長回路への置換えを行うという手法もとら
れているが、この回路構成では、メモリの１本のビット
線もしくは１本のワード線に付属する全てのメモリセル
を置き換える冗長回路への不良位置データしか出力せ
ず、フェイルビットマップの情報は出力することができ
ない。

【００２９】したがって、本発明は上記問題点に鑑みて
なされたものであって、その目的は、論理回路とメモリ
を有し自己診断回路を有する半導体装置において、冗長
回路への置換えを行うと共に、フェイルビットマップ情
報を容易に出力でき、試験を容易化するテスト回路を提
供することにある。

【００３０】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、キャッシュメモリ等の記憶装置と、前記
記憶装置の不良箇所の有無を判定する自己診断回路と、
を備える半導体集積回路であって、前記自己診断回路
が、自己診断動作において、前記記憶装置の不良箇所の
位置を検出する不良位置検出手段と、前記不良位置検出
手段から出力された前記不良箇所の位置データを圧縮す
る手段と、前記圧縮した不良位置データを外部に出力す
る手段と、を備えることを特徴とする。

【００３１】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、論理回路（図１の１０５）と、不良セ
ル救済用の冗長回路を備えた記憶装置（図１の１０１）
を備えた半導体装置において、記憶装置の自己診断回路
を備え、自己診断回路が、自己診断動作において記憶装
置の不良箇所の位置を検出する不良位置検出手段（図２
の２０４）と、不良位置検出手段から出力された不良箇
所の位置データを圧縮する手段及び圧縮した不良位置デ
ータを外部に出力する手段（図２の２０５）と、を備え
る。

【００３２】本発明の実施の形態においては、不良箇所
の位置データを圧縮する手段が、ＬＦＳＲ（リニアフィ
ードバックシフトレジスタ）を備え、不良位置検出手段
から出力される不良箇所の位置データをＬＦＳＲにて圧
縮する。

【００３３】あるいは、本発明の実施の形態において
は、不良箇所の位置データを圧縮する手段が、不良箇所
の位置データの各ビットの近接する任意のビットを縮退
して圧縮処理を行うようにしてもよい（図３参照）。

【００３４】さらに、本発明の実施の形態においては、
不良箇所の位置データを圧縮する手段が、不良箇所の位
置データに不良データが存在したときのみ、該アドレス
と該不良データを出力するようにしてもよい（図４参
照）。

【００３５】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。

【００３６】［実施例１］図１は、本発明の一実施例の
原理構成を示す図である。本発明の一実施例の半導体装
置は、通常のメモリ本体１０１の他に、不良箇所の有無
を判定する自己判断回路１０２と、論理回路１０５と、
を備えている。自己診断回路１０２は、自己診断動作に
おいて不良箇所を発見した時に不良箇所の位置を記憶す
る不良位置検出手段１０３と、不良位置検出手段１０３
に記憶した不良箇所の位置を圧縮して出力する圧縮、出
力手段１０４と、を備えている。

【００３７】図２は、図１に示した自己診断回路１０２
の構成をより詳細に示した図である。図２を参照する
と、自己診断回路は、（ａ）必要な制御信号を発生させ
るシーケンスコントローラ２０１と、（ｂ）試験のため
にメモリ本体１０１に書き込むデータを発生させるデー
タ発生器２０２と、（ｃ）試験のために各メモリセルに
データを書き込み、更に書き込んだデータを読み出す時
のアドレス信号を発生するアドレス発生器２０３と、
（ｄ）メモリ本体１０１の各メモリセルに書き込んだデ
ータをデータ発生器２０２から受け、その書き込んだデ
ータを実際にメモリ本体１０１から読み出したデータと
比較し、その結果を記憶するデータ比較／記憶器２０４
と、（ｅ）データ比較／記憶器２０４に記憶された試験
結果、すなわち不良箇所の位置情報を圧縮し、出力する
データ圧縮／出力回路２０４と、を備えて構成されてい
る。

【００３８】図５に、図２に示したデータ圧縮／出力回
路２０５の構成例を示す。

【００３９】図５において、５１１〜５１８、５２１〜
５２３はＥＸＯＲ（排他的論理和）ゲートであり、ＥＸ
ＯＲゲート５１１〜５１８のの出力を、それぞれ、フリ
ップフロップ５０１〜５０８に入力する。

【００４０】図２のデータ比較／記憶器２０４の出力で
ある比較結果Ｚ１〜Ｚ８を、ＥＸＯＲゲート５１１〜５
１８の２つの入力端子の一方にそれぞれ入力する。ここ
で、図５は、８ビットのデータを処理する圧縮器（ＬＦ
ＳＲ：Linear Feedback Shift Register）の例を示
したが、データ比較／記憶器２０４の出力の本数に合わ
せ任意に構成可能である。

【００４１】また、フリップフロップ５０１〜５０８出
力は、次段のＥＸＯＲゲートの２つの入力端子の他方、
すなわちデータ比較／記憶器２０４の出力である比較結
果を入力する端子でない方のに入力端子に入力する。

【００４２】また、最終段のフリップフロップ５０８の
出力は、任意に設けたＥＸＯＲゲート５２１の入力の一
の入力端子に入力し、前段のフリップフロップ５０７の
出力をＥＸＯＲゲート５２１の他の入力端子に入力す
る。

【００４３】ＥＸＯＲゲート５２１の出力は、次段のＥ
ＸＯＲゲート５２２の一の入力端子に入力し、ＥＸＯＲ
ゲート５２２の他の入力端子には、フリップフロップ５
０５の出力を入力する。

【００４４】同様にＥＸＯＲゲート５２３の一つの入力
端子には、ＥＸＯＲゲート５２２の出力を入力し、他の
入力端子には、フリップフロップ５０３の出力を入力
し、ＥＸＯＲゲート５２３の出力は、ＥＸＯＲゲート５
１１の２つの入力端子のうちＺ１が入力されていない他
の入力端子に入力する。

【００４５】図２のデータ比較／記憶器２０４の出力で
ある比較結果Ｚ１〜Ｚ８を、各比較試験毎に入力し、例
えば、同じワード線に並んでいるメモリセルを同時に読
み出した場合に、各ビット線に出力される読み出しデー
タと期待値とを比較した結果を、順次Ｚ１〜Ｚ８に入力
し、最終的に、シフトレジスタ５０１〜５０８内に残っ
たデータ（signature；シグネチャ）を圧縮後のデータ
として、外部に出力する。

【００４６】この実施例では、８ビットのＬＦＳＲを用
いてデータ圧縮器の説明を行ったが、ｎビットのＬＦＳ
Ｒを用いて圧縮を行った場合、出力の異常を見逃す確率
Ｐは、Ｐ＝２^-nで表せる。たとえば、ビット線本数が、
ｎ＝３２ビットの場合、Ｐ≦１／４０億と十分小さく、
実用上差し支えないレベルである。

【００４７】図７に、本発明の一実施例におけるテスト
回路の一連の処理を示すフローチャートを示す。

【００４８】まず、図５に示したフリップフロップ５０
１〜５０８のレジスタをリセットしておく（ステップＳ
１）。

【００４９】次にメモリ部へのデータの書込み処理を行
い（ステップＳ２）、次に読み出し処理に移る。

【００５０】まず、メモリ本体のロウ（行）の位置情報
を示す番号、変数ｉに１を代入し（ステップＳ３）、ｉ
番目のロウに存在するメモリセルをすべて読み出す（ス
テップＳ４）。

【００５１】次に読み出したデータと書込み時に用いた
データである期待値と比較する（ステップＳ５）。

【００５２】比較結果を一時保管し、データ圧縮処理を
行う（ステップＳ６）。

【００５３】また、次にテストすべきロウのデータが存
在すれば（ステップＳ７のＮｏ分岐）、変数ｉにｉ＋１
を代入し（ステップＳ８）、ステップＳ４〜Ｓ７の読み
出し、比較、圧縮処理を行う。

【００５４】試験すべきデータがなければ（ステップＳ
７のＹｅｓ分岐）、フェイルビットマップデータとし
て、圧縮後のデータとして出力する（ステップＳ９）。

【００５５】上記処理において、ロウ毎の試験を順次行
う方式をとっていったが、これはカラム毎でも同様であ
る。

【００５６】このようにして、出力された圧縮後のフェ
イルビットマップ情報のデータを解凍し、図６に示すよ
うなフェイルビットマップを得ることができる。

【００５７】［実施例２］本発明の第２の実施例とし
て、図５に示した方式以外のデータ圧縮法について説明
する。図３にその例を示す。

【００５８】メモリ本体から読み出したデータと期待値
との比較結果を、図３の左欄に示した場合、４ビットず
つに縮退し、４ビットのうち一つでも比較結果に不一致
が存在した場合、その不一致情報を残す形として、図３
の右欄に示すようなデータに圧縮する。

【００５９】例えば、上記手法はメモリ本体が著しく大
規模な容量を持つ場合やフェイルビットマップ情報を解
像度を低くし、大まかな位置だけを示す場合に、特に効
果がある。

【００６０】［実施例３］また、その他の方法として、
図４に示すように、メモリ本体から読み出したデータと
期待値との比較結果に１つでも不一致が存在したときの
み、ロウの位置情報を示すｉとそのｉ時での比較結果を
出力する。

【００６１】これはある程度歩留りが安定し、予測され
る不良箇所の発生箇所が比較的少ない場合のメモリを試
験する際に効果がある。この場合も、１つのワードにつ
ながったメモリセルを試験した場合を示したが、１つの
ビットにつながったメモリセルを試験した場合も同様な
方式をとることができる。

【００６２】

【発明の効果】以上説明したように、本発明のテスト回
路によれば、論理回路とメモリを有し、自己診断回路を
有する半導体装置において、冗長回路への置換えはもち
ろんフェイルビットマップ情報をも取り出す試験が、容
易にしかも高速に行うことができるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の一実施例の原理構成を示す図である。

【図２】本発明の一実施例における自己診断回路の構成
を示す図である。

【図３】本発明のデータ圧縮方式の一例を説明するため
の説明図である。

【図４】本発明のデータ圧縮方式の別の例を説明するた
めの説明図である。

【図５】本発明の一実施例のデータ圧縮器の構成の一例
を示す図である。

【図６】本発明の一実施例を説明するための図であり、
フェイルビットマップの一例を示す図である。

【図７】本発明の一実施例の処理を示すフローチャート
である。

【図８】フェイルビットマップ情報を用いた評価法の一
般的流れを示す図である。

【図９】従来のメモリテストを説明するための図であ
る。

【図１０】従来のメモリ自己診断回路の原理構成を示す
図である。

【図１１】従来の自己診断回路の構成の一例を示す図で
ある。

【図１２】従来のデータ良否判定器及び結果記憶器の詳
細構成を示す図である。

【符号の説明】

１０１メモリ本体１０２自己診断回路１０３不良位置検出手段１０４圧縮、出力手段１０５論理回路２０１シーケンスコントローラー２０２データ発生器２０３アドレス発生器２０４データ比較／記憶器２０５データ圧縮／出力回路５０１〜５０８フリップフロップ、算装置８０３磁気ディスク装置８０４表示装置５１１〜５１８、５２１〜５２３ＥＸＯＲ（排他的論
理和）９０２ＬＳＩテスタ９０３アドレスデータ９０４読み出しデータ９０５書込みデータ９０６比較器９０７比較結果９０８フェイルビットマップデータ１００１論理回路１００２冗長回路１００３記憶部本体１００４置換制御部１００５自己診断回路１００６不良位置記憶手段１００７出力手段１１０２データ発生器１１０３シーケンスコントローラ１１０４アドレス発生器１１０５データ良否判定器／結果記憶器１１０６出力回路１２０５ＥＸＯＲ１２０６ＯＲゲート１２０７フリップフロップ１２０８、１２０９ＡＮＤゲート１２１０シフト回路

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ１１Ｃ 11/413 Ｇ０１Ｒ 31/28 ＶＧ１１Ｃ 11/34 ３４１Ｄ

Claims

【特許請求の範囲】

【請求項１】キャッシュメモリ等の記憶装置と、前記記
憶装置の不良箇所の有無を判定する自己診断回路と、を
備える半導体集積回路であって、前記自己診断回路が、自己診断動作において、前記記憶
装置の不良箇所の位置を検出する不良位置検出手段と、前記不良位置検出手段から出力された前記不良箇所の位
置データを圧縮する手段と、前記圧縮した不良位置データを外部に出力する手段と、を備えることを特徴とするテスト回路。
【請求項２】前記不良箇所の位置データを圧縮する手段
が、前記不良箇所の位置データをＬＦＳＲ（リニアフィ
ードバックシフトレジスタ）を用いて圧縮処理を行う、
ことを特徴とする請求項１記載のテスト回路。
【請求項３】前記不良箇所の位置データを圧縮する手段
が、前記不良箇所の位置データの各ビットの近接する任
意のビットを縮退して圧縮処理を行う、ことを特徴とす
る請求項１記載のテスト回路。
【請求項４】前記不良箇所の位置データを圧縮する手段
が、前記不良箇所の位置データに不良データが存在した
ときのみ、該アドレスと該不良データを出力する、こと
を特徴とする請求項１記載のテスト回路。
【請求項５】前記不良位置検出手段が、前記記憶装置の
各セルに書き込んだデータと、書き込んだデータに対し
て実際に前記記憶装置から読み出したデータと比較し、
その比較結果を記憶する手段を含むことを特徴とする請
求項１記載のテスト回路。
【請求項６】論理回路と記憶回路とを同一チップ上に混
載する半導体装置において、前記記憶回路が不良セル等の置き換えを行う冗長セル回
路を備え、前記記憶回路の不良箇所の有無を判定する自己診断回路
を備え、前記自己診断回路は、前記メモリへの書き込みデータを
自動発生するデータ発生回路、前記メモリへのアドレス
を自動発生するアドレス回路、及び、前記記憶装置の各
セルに書き込んだデータと、書き込んだデータに対して
実際に前記記憶装置から読み出したデータと比較しその
比較結果を記憶するデータ比較記憶回路に加えて、前記
データ比較記憶回路から出力される比較結果を、ＬＦＳ
Ｒ（リニアフィードバックシフトレジスタ）を用いる
か、もしくは所定の圧縮方法により、データ圧縮して外
部に出力する手段を備えたことを特徴とするテスト回
路。