JP2922060B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2922060B2 JP4199583A JP19958392A JP2922060B2 JP 2922060 B2 JP2922060 B2 JP 2922060B2 JP 4199583 A JP4199583 A JP 4199583A JP 19958392 A JP19958392 A JP 19958392A JP 2922060 B2 JP2922060 B2 JP 2922060B2
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    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、冗長回路と自己診断回
路とを有する半導体記憶装置（以下メモリと称する。）
に関し、特に１個のパッケージ内に論理回路と共に組み
込まれるメモリであって、冗長回路と自己診断回路とを
有するメモリ及びそのようなメモリと論理回路とを有す
る半導体装置に関する。
【０００２】
【従来の技術】メモリ素子等の半導体記憶装置は、近年
益々大規模化されており、製造工程における歩留りの向
上や信頼性の向上がより一層求められている。歩留り向
上の一つの方法として、半導体装置内にあらかじめ冗長
回路を設けておき、通常回路に不良箇所が発見された時
にはその不良箇所を冗長回路の同等機能を持つ部分で置
き換えることで良品化する方法がある。このようにする
ことで通常回路に一箇所でも不良があった時には廃棄さ
れていたものを良品化することができるため歩留りを大
幅に向上することができる。
【０００３】図５はメモリにおける冗長回路への置き換
えを説明するための図である。メモリはワード線とビッ
ト線（又はビット線対）を格子状に配線し、その交差位
置にメモリセルを配置した構造を有しており、ワード線
とビット線を選択的に活性化することにより各メモリセ
ルにアクセスできるようになっている。そして冗長回路
は１本のビット線に付属するすべてのメモリセル（ビッ
ト列）を置き換えるように構成するのが一般的である。
【０００４】図５の(a) は不良箇所のない時、すなわち
冗長回路に置き換えない場合を示している。各ビット列
の出力がそれぞれ出力端子に接続される。図５の(a) は
２列目のビット列に不良がある時であり、２列目のビッ
ト列を除く他のビット列と冗長回路のビット列の出力が
出力端子に接続される。図５は冗長回路への置き換えの
説明図であり、冗長回路へ接続するように切り換える部
分は、ヒューズの溶断やレーザトリミングによる配線の
切断等により、不良箇所を有するビット列の出力部との
間の配線の切断と冗長ビット列の出力部とを分離してい
たトランジスタを導通させることにより行うのが一般的
である。また置き換えをビット列単位でなくワード行単
位で行うことも可能である。
【０００５】また近年メモリ素子の信頼性向上のため、
メモリ素子自体に自己診断回路を組み込んで、不良箇所
の存在を検出することが行われている。図６は従来のメ
モリ自己診断回路の構成を示す図である。図６において
１は試験する対象となるメモリ本体である。３２はメモ
リ本体１に書き込むデータを発生するデータ発生器であ
り、３３はメモリ本体１へのデータの書き込み及び読み
出しを行うためのアドレス発生器である。３６はシーケ
ンスコントローラであり、すべての制御信号を発生す
る。３７はデータ圧縮器であり、メモリ本体１から読み
出されたデータとそのデータを書き込んだ時の元のデー
タとを比較してその結果を圧縮して出力する。
【０００６】自己診断回路による試験は、すべてのメモ
リセルに所定のデータを書き込んだ後読み出し、元の書
き込んだデータと一致するかを判定することにより行う
が、不良箇所の位置まではデータとして出力しない。こ
れは自己診断回路としては不良の有無を検出できれば充
分であり、もし不良箇所の位置まで出力するためには不
良箇所の位置を記憶する必要があり、その分回路が複雑
で大規模になるという問題があるためである。またその
ようなデータを出力するためにはその分だけデータ出力
に要する時間が長くなるという問題もある。そのため図
６に示すようなデータ圧縮器を使用している。
【０００７】図７はデータ圧縮器の構成例を示す図であ
り、各メモリセルに同一データを書き込んだ後で読み出
して図のビット端子に印加することで、同一データであ
るかを比較する。もし不良箇所があり、異なるデータが
出力された時には、それ以降の出力が反転するため不良
の存在が判明する。但し不良箇所の位置まではわからな
い。
【０００８】不良箇所を発見して冗長回路へ置き換える
不良ビット救済を目的としたメモリ試験は、不良箇所を
特定して不良箇所の位置情報を外部に出力するものであ
ることが必要である。そのため通常のメモリ素子におけ
る試験では、メモリの入出力端子をすべて外部ピンに直
接接続した上で、外部より駆動してその出力を観測し、
不良箇所の位置を特定している。その検出結果に基づい
て冗長回路への置き換えを行っている。このような現状
では、冗長回路への置き換えを行うための試験は外部よ
り駆動して、外部でその出力を観測する必要がある。
【０００９】
【発明が解決しようとする課題】近年ＬＳＩ等の半導体
装置の内部に、論理回路と共にメモリを組み込んだもの
が使用されるようになっている。しかも組み込まれるメ
モリが大規模化する傾向にある。そのためこのようなメ
モリにおいてもやはり冗長回路を設けて歩留りを向上す
ることや、自己診断回路を設けて信頼性の向上を図るこ
とが行われている。しかし論理回路とメモリを有する半
導体装置では、メモリは論理回路が動作中にアクセスす
るものであり、半導体装置への入出力端子からは直接メ
モリにアクセスできるような構成にはなっていないのが
一般的である。半導体装置への入出力端子の数は限られ
ており、入出力端子を外部よりメモリにアクセスするた
めに端子を割くのは難しいのが現状である。
【００１０】そのため上記のような半導体装置におい
て、冗長回路への置き換えを行うためのメモリ試験を行
うためには、図８に示すように、外部入出力端子と論理
回路２２との配線を試験時のみ外部入出力端子を直接メ
モリ２０に接続するように切り換えるセレクタ２４，２
５，２６が必要である。図において入力端子Ｓがセレク
タ２４，２５，２６を切り換えるための入力端子であ
り、この入力端子Ｓに切換信号を印加することにより、
外部入出力端子からのメモリ２０へのアクセスが可能に
なる。
【００１１】しかし図８のような回路構成は、新たにセ
レクタ２４，２５，２６を設ける必要がある上に、その
ための配線数が増加するという問題がある。特にメモリ
２０が大容量化した時には、このようなオーバーヘッド
は無視できず、高集積化及び製造コストの障害になると
いう問題がある。本発明は上記問題点に鑑みてなされた
ものであり、冗長回路及び自己診断回路を有する半導体
記憶装置において、冗長回路への置き換えのために行う
不良箇所を特定可能な試験が、容易に行える半導体記憶
装置の実現を目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理構成
図である。本発明は半導体記憶装置であり、通常の記憶
部本体１の他に、不良箇所を置き換える冗長回路２と、
不良箇所の有無を判定する自己診断回路３とを備えてい
る。そして上記問題点を解決するため、自己診断回路３
は自己診断動作において不良箇所を発見した時に不良箇
所の位置を記憶する不良位置記憶手段４と、不良位置記
憶手段４に記憶した不良箇所の位置をシリアルデータに
変換するシフトレジスタを有し、シリアルデータを出力
する出力手段５とを備えるように構成する。
【００１３】
【作用】本発明の半導体記憶装置では、従来外部の入出
力端子からアクセスすることによって行っていた不良箇
所を特定するための試験を、自己診断回路３で行えるよ
うにする。従来から自己診断回路は不良の有無を検査す
るための試験動作を行っているので、不良箇所の位置を
記憶する不良位置記憶手段４と、その記憶した不良位置
をシリアルデータに変換するシフトレジスタを有し、変
換したシリアルデータを外部に出力するための出力手段
５を設ける。これにより自己診断回路３を動作させて自
己診断動作を行わせることにより、不良箇所の位置情報
が得られるため、不良箇所を冗長回路２に置き換えるこ
とが可能になり、しかもメモリ試験に要する外部接続端
子は１個あればよく、簡単な回路構成で実現できる。
【００１４】上記のように本発明では、不良箇所の位置
を特定する試験を行うために、図８に示したようなセレ
クタ等を設ける必要がなくなる。また本発明は、図８に
示したような論理回路と共にメモリを有する半導体装置
に適用した時に特に効果的であるが、これに限られるも
のでなく、通常のメモリ素子に適用した場合でも、自己
診断回路を有効に利用し、試験が容易であるという利点
がある。
【００１５】
【実施例】本発明を内部に論理回路と共にメモリを組み
込んだＬＳＩ大規模集積回路に適用した実施例を説明す
る。図２は本実施例の全体構成を示す図である。２１は
ＬＳＩであり、内部にメモリ２０と論理回路２２とを有
している。メモリ２０は不良箇所を置き換える冗長回路
２と自己診断回路３とを有している。メモリ２０は論理
回路２２からアクセスされる。自己診断回路３は論理回
路２２からの自己診断動作信号によって動作し、試験動
作終了後試験結果である不良位置信号を外部出力端子に
出力する。不良箇所の発見と冗長回路２への置き換えは
製造の最終に近い段階で行われる。
【００１６】図３は図２の自己診断回路をより詳細に示
した図である。図３において、１はメモリ本体である。
３１はシーケンスコントローラであり、自己診断回路で
必要な制御信号を発生させる。３２はデータ発生器であ
り、試験のためにメモリ本体１に書き込むデータを発生
させる。３３はアドレス発生器であり、試験のために各
メモリセルにデータを書き込み、更に書き込んだデータ
を読み出す時のアドレス信号を発生する。３４はデータ
良否判定器／結果記憶器であり、メモリの各メモリセル
に書き込んだデータをデータ発生器３２から受け、その
書き込んだデータを実際にメモリ本体１から読み出した
データと比較し、その結果を記憶する。書き込んだデー
タと読み出したデータとが異なる時には、そのメモリセ
ルは不良であるからその位置を記憶する。３５はデータ
良否判定器／結果記憶器３４に記憶された試験結果、す
なわち不良箇所の位置情報を出力する。
【００１７】データ良否判定器／結果記憶器３４と出力
回路３５の詳細を図４に示す。図４において、メモリ本
体１，データ発生器３２，シーケンスコントローラ３１
は図３に示したものと同一のものである。３４１から３
４５の素子で構成される部分がデータ良否判定器／結果
記憶器３４の単位部分であり、この単位部分がメモリ本
体１のビット列毎に存在し、全体でデータ良否判定器／
結果記憶器３４を構成している。３４１はＥＸＯＲ（排
他的論理和）ゲートであり、読み出しデータとそのデー
タを書き込んだ時のデータ（期待値）が異なった時に
「Ｈ」信号を出力する。３４２はＯＲゲートであり、Ｅ
ＸＯＲゲート３４１の出力とフリップフロップ（ＦＦ）
３４３の出力の和をとる。ＯＲゲート３４２の出力はＦ
Ｆ３４３のデータ入力端子に接続される。３４５はＡＮ
Ｄゲートであり、クロックイネーブル信号とクロック信
号が入力され、出力はＦＦ３４３のクロック入力に接続
される。
【００１８】３４６はラッチ回路とシフトレジスタを組
み合わせたシフト素子であり、各ビット列毎のＦＦ３４
３の出力がデータとして入力され、シーケンスコントロ
ーラ３１からのラッチ信号が入力される。そして更に、
結果出力イネーブル信号とクロック信号が入力されるＡ
ＮＤゲート３４７の出力が入力される。以下図４の回路
の動作について説明する。
【００１９】メモリ本体１の試験はビット列単位で行わ
れ、クロック信号に同期してビット列の各メモリセルに
データの書き込みと読み出しを行う。あるビット列の試
験中には、そのビット列のデータ良否判定器／結果記憶
器の単位部分にクロックイネーブル信号が出力される。
これによりその単位部分のＦＦ３４３にはクロック信号
が印加されるが、他の単位部分のＦＦ３４３にはクロッ
ク信号が印加されずそのままの状態が維持される。
【００２０】ＦＦ３４３は試験開始時に「Ｌ」状態にリ
セットされている。期待値と読み出しデータが一致して
いればＥＸＯＲゲート３４１の出力は「Ｌ」状態であ
り、ＯＲゲート３４２の出力も「Ｌ」状態である。従っ
て不良がない限りＦＦ３４３の出力は「Ｌ」状態のまま
である。ところが不良セルに対して書き込みと読み出し
を行ったために、期待値と読み出しデータが一致しなく
なった時には、ＥＸＯＲゲート３４１の出力が「Ｈ」状
態になり、更にＯＲゲート３４２の出力も「Ｈ」状態に
なり、クロック信号に同期してＦＦ３４３の出力も
「Ｈ」状態になる。一旦ＦＦ３４３の出力が「Ｈ」状態
になるとその出力はＯＲゲート３４２に戻されるため、
たとえ次のメモリセルが良好でＥＸＯＲゲート３４１の
出力が「Ｌ」になってもＦＦ３４３の出力はそのまま
「Ｈ」状態が維持される。
【００２１】上記のようにしてビット列の各メモリセル
に対して試験を行うことにより、もし不良箇所がなけれ
ばＦＦ３４３の出力は「Ｌ」状態であるが、もし一箇所
以上不良箇所があればＦＦ３４３の出力は「Ｈ」状態に
なる。このような試験動作をすべてのビット列について
行うことにより、各ビット列における不良箇所の有無が
各ＦＦ３４３に記憶される。
【００２２】各ＦＦ３４３の出力シフト素子３４６の入
力に接続される。すべてのビット列の試験が終了する
と、シーケンスコントローラ３１からラッチ信号が出力
され、ＦＦ３４３からの出力をラッチして保持する。そ
して結果出力イネーブル信号を「Ｈ」状態にすることに
より、クロック信号が印加されてシフトレジスタが動作
し、ラッチしたデータをシリアルデータに変換して出力
する。この出力を観測することにより、どのビット列に
不良箇所が存在するかが判明する。
【００２３】前述のように冗長回路による不良箇所の置
き換えはビット列単位で行われるため、上記のように不
良箇所の存在するビット列が判明すれば、不良箇所の冗
長回路への置き換えが行える。尚、出力シフト素子３４
６にＦＦ３４３の機能をもたせてもよい。以上のように
本実施例であれば、不良箇所の位置信号が１ビットのシ
リアルデータとして得られるため、メモリ試験に要する
外部接続端子は１個あればよい。しかも回路構成は図４
に示すように簡単である。
【００２４】上記の実施例では図４に示したデータ良否
判定器／結果記憶器３４の単位部分をビット列毎に設け
たが、例えばメモリ本体に印加するアドレス信号をラッ
チするレジスタを設け、不良箇所と判定した時にはその
アドレス信号、必要に応じてビット列のアドレス信号の
みをこのレジスタに記憶して、試験終了後このレジスタ
の値をシリアルデータに変換して出力することもでき
る。
【００２５】いずれにしろ自己診断回路に上記のような
不良箇所の位置を特定できる機能を持たせることによ
り、簡単な回路を付加するだけで冗長回路による置き換
えに必要な情報が得られる。
【００２６】
【発明の効果】本発明により、冗長回路と自己診断回路
とを有する半導体装置において、不良箇所を冗長回路に
置き換えるための情報が簡単な回路を付加するだけで容
易に得られるようになる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明の実施例の全体構成を示す図である。
【図３】実施例における自己診断回路の構成を示す図で
ある。
【図４】データ良否判定器及び結果記憶器の詳細を示す
図である。
【図５】メモリにおける冗長回路への置換方法の説明図
である。
【図６】従来のメモリ自己診断回路である。
【図７】データ圧縮器の例を示す図である。
【図８】回路の一部としてメモリを内蔵する半導体装置
におけるメモリ試験用回路を示す図である。
【符号の説明】
１…記憶部（メモリ）本体 ２…冗長回路 ３…自己診断回路 ４…不良位置記憶手段 ５…出力手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/66 Ｇ１１Ｃ 11/34 ３４１Ｃ (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 G11C 29/00 601 G11C 29/00 671

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 不良箇所を置き換える冗長回路（２）
    と、不良箇所の有無を判定する自己診断回路（３）とを
    備える半導体記憶装置において、 前記自己診断回路（３）は、自己診断動作において不良
    箇所を発見した時に該不良箇所の位置を記憶する不良位
    置記憶手段（４）と、 該不良位置記憶手段（４）に記憶した前記不良箇所の位
    置をシリアルデータに変換するシフトレジスタを有し、
    前記シリアルデータを出力する出力手段（５）とを備え
    ることを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１に記載の半導体記憶装置と共に
    論理回路部を有し、入出力端子からは直接前記半導体記
    憶装置にアクセスできないように構成されている半導体
    装置において、 前記出力手段（５）の出力する前記シリアルデータが前
    記入出力端子の一部に出力されるように構成されている
    ことを特徴とする半導体装置。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5577050A (en) * 1994-12-28 1996-11-19 Lsi Logic Corporation Method and apparatus for configurable build-in self-repairing of ASIC memories design
JPH09156919A (ja) 1995-12-08 1997-06-17 Oji Paper Co Ltd チタニアとシリカの複合粒子及びその製造方法
JP3483724B2 (ja) * 1997-03-19 2004-01-06 シャープ株式会社 不揮発性半導体記憶装置
JP3867862B2 (ja) * 1997-04-16 2007-01-17 株式会社ルネサステクノロジ 半導体集積回路およびメモリの検査方法
JP3447512B2 (ja) * 1997-04-24 2003-09-16 シャープ株式会社 メモリ内蔵半導体集積回路のテスト方法
JP2002501654A (ja) 1997-05-30 2002-01-15 ミクロン テクノロジー，インコーポレイテッド ２５６Ｍｅｇダイナミックランダムアクセスメモリ
JP3090094B2 (ja) * 1997-06-20 2000-09-18 日本電気株式会社 テスト回路
US5764655A (en) * 1997-07-02 1998-06-09 International Business Machines Corporation Built in self test with memory
US6324666B1 (en) * 1998-04-20 2001-11-27 Mitsubishi Denki Kabushiki Kaisha Memory test device and method capable of achieving fast memory test without increasing chip pin number
JP2000021193A (ja) * 1998-07-01 2000-01-21 Fujitsu Ltd メモリ試験方法及び装置並びに記憶媒体
US6357027B1 (en) * 1999-05-17 2002-03-12 Infineon Technologies Ag On chip data comparator with variable data and compare result compression
US6587979B1 (en) * 1999-10-18 2003-07-01 Credence Systems Corporation Partitionable embedded circuit test system for integrated circuit
US6505308B1 (en) * 1999-10-28 2003-01-07 Lsi Logic Corporation Fast built-in self-repair circuit
US6256757B1 (en) * 2000-01-24 2001-07-03 Credence Systems Corporation Apparatus for testing memories with redundant storage elements
JP3980827B2 (ja) 2000-03-10 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置および製造方法
US6530049B1 (en) * 2000-07-06 2003-03-04 Lattice Semiconductor Corporation On-line fault tolerant operation via incremental reconfiguration of field programmable gate arrays
JP4413406B2 (ja) * 2000-10-03 2010-02-10 株式会社東芝 不揮発性半導体メモリ及びそのテスト方法
TW499686B (en) * 2001-03-28 2002-08-21 Winbond Electronics Corp Semiconductor memory device and its redundancy output switch
DE10120255C2 (de) * 2001-04-25 2003-03-20 Infineon Technologies Ag Integrierter Halbleiterspeicher mit Selbsttest sowie Test-Anordnung mit Test-System und integriertem Halbleiterspeicher
US6347056B1 (en) * 2001-05-16 2002-02-12 Motorola, Inc. Recording of result information in a built-in self-test circuit and method therefor
DE10137332B4 (de) * 2001-07-31 2014-11-06 Qimonda Ag Verfahren und Anordnung zur Ausgabe von Fehlerinformationen aus Halbleitereinrichtungen
JP2003098225A (ja) * 2001-09-25 2003-04-03 Toshiba Corp 半導体集積回路
US7073099B1 (en) * 2002-05-30 2006-07-04 Marvell International Ltd. Method and apparatus for improving memory operation and yield
US7120068B2 (en) * 2002-07-29 2006-10-10 Micron Technology, Inc. Column/row redundancy architecture using latches programmed from a look up table
US7174477B2 (en) * 2003-02-04 2007-02-06 Micron Technology, Inc. ROM redundancy in ROM embedded DRAM
US6988237B1 (en) 2004-01-06 2006-01-17 Marvell Semiconductor Israel Ltd. Error-correction memory architecture for testing production errors
US7266635B1 (en) 2004-07-22 2007-09-04 Marvell Semiconductor Israel Ltd. Address lookup apparatus having memory and content addressable memory
JP2006236551A (ja) * 2005-01-28 2006-09-07 Renesas Technology Corp テスト機能を有する半導体集積回路および製造方法
JP2006331571A (ja) * 2005-05-27 2006-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2007323726A (ja) * 2006-05-31 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置
JP2008165887A (ja) * 2006-12-27 2008-07-17 Rohm Co Ltd メモリリード回路、それを用いたメモリ装置
WO2008117380A1 (ja) * 2007-03-23 2008-10-02 Fujitsu Microelectronics Limited 半導体集積回路装置およびその試験方法
JP2008299918A (ja) * 2007-05-29 2008-12-11 Toshiba Microelectronics Corp 不揮発性半導体記憶装置及びその不良ブロック置き換え方法
EP2201575A2 (en) * 2007-09-18 2010-06-30 Mentor Graphics Corporation Fault diagnosis in a memory bist environment using a linear feedback shift register
JP2009199640A (ja) * 2008-02-20 2009-09-03 Nec Electronics Corp メモリテスト回路及び半導体メモリ装置
JP2009004087A (ja) * 2008-08-22 2009-01-08 Renesas Technology Corp 半導体集積回路装置
JP2010123159A (ja) * 2008-11-17 2010-06-03 Toshiba Corp 半導体集積回路
JP2010225239A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 半導体集積回路およびメモリの機能検証方法
JP5319641B2 (ja) * 2010-10-14 2013-10-16 株式会社東芝 診断回路および半導体集積回路
US9472302B2 (en) * 2013-03-07 2016-10-18 Intel Corporation Redundant fuse coding
US9875810B2 (en) * 2013-07-24 2018-01-23 Microsoft Technology Licensing, Llc Self-identifying memory errors
JP2015046205A (ja) * 2013-08-27 2015-03-12 マイクロン テクノロジー， インク． 半導体装置
US10740435B2 (en) 2015-05-29 2020-08-11 Nec Corporation Programmable logic integrated circuit, design support system, and configuration method
JP2020136426A (ja) 2019-02-18 2020-08-31 キオクシア株式会社 半導体チップ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4321695A (en) * 1979-11-23 1982-03-23 Texas Instruments Incorporated High speed serial access semiconductor memory with fault tolerant feature
JPS60254499A (ja) * 1984-05-31 1985-12-16 Fujitsu Ltd 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置
US4745582A (en) * 1984-10-19 1988-05-17 Fujitsu Limited Bipolar-transistor type random access memory device having redundancy configuration
JP2700640B2 (ja) * 1986-09-24 1998-01-21 日立超エル・エス・アイ・エンジニアリング 株式会社 半導体記憶装置
JP2639650B2 (ja) * 1987-01-14 1997-08-13 日本テキサス・インスツルメンツ株式会社 半導体装置
DE3728521A1 (de) * 1987-08-26 1989-03-09 Siemens Ag Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins
JPH0748316B2 (ja) * 1988-05-30 1995-05-24 日本電気株式会社 デュアルポートメモリ回路
JPH0760413B2 (ja) * 1989-05-12 1995-06-28 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリ・システム
US5184327A (en) * 1989-06-14 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having on-chip test circuit and method for testing the same
JPH03104097A (ja) * 1989-09-18 1991-05-01 Fujitsu Ltd 半導体記憶装置
JPH03116497A (ja) * 1989-09-28 1991-05-17 Matsushita Electron Corp 半導体メモリ装置
JPH03160697A (ja) * 1989-11-17 1991-07-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH03181097A (ja) * 1989-12-08 1991-08-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5134616A (en) * 1990-02-13 1992-07-28 International Business Machines Corporation Dynamic ram with on-chip ecc and optimized bit and word redundancy
JPH0498342A (ja) * 1990-08-09 1992-03-31 Mitsubishi Electric Corp 半導体記憶装置
JP2777276B2 (ja) * 1990-09-20 1998-07-16 株式会社東芝 冗長回路付メモリｉｃの試験装置
US5321697A (en) * 1992-05-28 1994-06-14 Cray Research, Inc. Solid state storage device

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