JP2008165887A - メモリリード回路、それを用いたメモリ装置 - Google Patents
メモリリード回路、それを用いたメモリ装置 Download PDFInfo
- Publication number
- JP2008165887A JP2008165887A JP2006353138A JP2006353138A JP2008165887A JP 2008165887 A JP2008165887 A JP 2008165887A JP 2006353138 A JP2006353138 A JP 2006353138A JP 2006353138 A JP2006353138 A JP 2006353138A JP 2008165887 A JP2008165887 A JP 2008165887A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- flip
- expected value
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C2029/3202—Scan chain
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【課題】メモリの検査時間を短縮する。
【解決手段】リード回路100は、マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインBL1〜BLkからk個(kは自然数)のデータを読み出し、シリアルデータDSとして出力する。センスアンプSA1〜SAkは、k本のビットラインBL1〜BLkごとに設けられ、各ビットラインからデータを読み出す。シフトレジスタ30は、各センスアンプSAの出力を保持するカスケード接続されたk個のフリップフロップFF1〜FFkを含み、各センスアンプSAの出力をロードする。期待値設定部32は、k個のフリップフロップFF1〜FFkに、対応するセンスアンプSA1〜SAkの出力の期待値データを格納する。判定部36は、各フリップフロップFF1〜FFkに格納される期待値データと、対応するセンスアンプSA1〜SAkの出力との一致、不一致を判定する。
【選択図】図1
【解決手段】リード回路100は、マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインBL1〜BLkからk個(kは自然数)のデータを読み出し、シリアルデータDSとして出力する。センスアンプSA1〜SAkは、k本のビットラインBL1〜BLkごとに設けられ、各ビットラインからデータを読み出す。シフトレジスタ30は、各センスアンプSAの出力を保持するカスケード接続されたk個のフリップフロップFF1〜FFkを含み、各センスアンプSAの出力をロードする。期待値設定部32は、k個のフリップフロップFF1〜FFkに、対応するセンスアンプSA1〜SAkの出力の期待値データを格納する。判定部36は、各フリップフロップFF1〜FFkに格納される期待値データと、対応するセンスアンプSA1〜SAkの出力との一致、不一致を判定する。
【選択図】図1
Description
本発明は、メモリに関し、特にそのテスト技術に関する。
近年の半導体集積回路において、データを記憶するためにマトリクス状に配置されたメモリセルを含むメモリ装置が利用される。こうしたメモリ装置は、マトリクスの列ごとに設けられるビットライン(データライン)ごとにセンスアンプを備え、メモリセルのデータをセンスアンプによって読み出し、フリップフロップなどに保持し、外部回路に出力する。
メモリ装置は、センスアンプの出力をワード単位でラッチし、シフトレジスタによってシリアルデータに変換して出力する場合がある。たとえば特許文献1には関連技術が開示される。
特開2002−93162号公報
メモリ装置は、出荷前に、メモリセルに正確にデータを書き込みし、読み出すことができるかの検査が行われる。ここで、センスアンプにより読み出したデータをシリアルデータに変換する場合の検査時間について考察する。
まず、検査対象となるメモリセルに対して、所定のデータを書き込む。1ワードが8ビットの場合、まず、1ワード分のデータをメモリセルから読み出し、8個のフリップフロップに並列的に書き込む。続いて、シフトレジスタにクロック信号を与え、8ビットのデータを順次出力する。シフトレジスタからの出力を、各メモリセルに書き込まれた所定のデータと比較し、一致、不一致の判定を行う。この手法では、メモリセルの検査に、少なくとも1ワードのビット数(この例では8)に対応するクロック数が必要とされる。
これをすべてのカラムに対して行う場合、1ワード当たりのビット数×ワード数のクロックが必要とされる。半導体製造プロセスにおいてスループットを上げるために、検査時間の短縮は重要な課題となる。
本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、メモリの検査時間を短縮にある。
本発明のある態様は、マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインからkビット(kは自然数)のデータを読み出し、シリアルデータとして出力するメモリリード回路に関する。このメモリリード回路は、k本のビットラインごとに設けられ、各ビットラインからデータを読み出すk個のセンスアンプと、各センスアンプの出力を保持するカスケード接続されたk個のフリップフロップを含み、k個のセンスアンプの出力をシリアルデータとして出力するシフトレジスタと、k個のフリップフロップに、対応するセンスアンプの出力の期待値データを格納する期待値設定部と、各フリップフロップに格納される期待値データと、対応するセンスアンプの出力との一致、不一致を判定する判定部と、を備える。
検査対象となるメモリセルに、テストデータを書き込み、シフトレジスタをそのテストデータに対応する期待値データ(正しい値)を格納するためのメモリとして使用する。そして、センスアンプによってメモリセルからテストデータを読み出し、センスアンプの出力と比較する。その結果、メモリセルに正しい値が書き込まれ、正確に読み出しが行われているかを判定することができる。
この態様によると、メモリセルを検査する際に、1ワード分のテストデータをシフトレジスタに読み出し、ビットごとに出力する必要がなくなるため、検査に要するクロック数を減らすことができ、検査時間を短縮することができる。
この態様によると、メモリセルを検査する際に、1ワード分のテストデータをシフトレジスタに読み出し、ビットごとに出力する必要がなくなるため、検査に要するクロック数を減らすことができ、検査時間を短縮することができる。
判定部は、各フリップフロップと各センスアンプのペアごとに設けられ、2つのデータが入力された複数の第1論理ゲートと、シフトレジスタごとに設けられ、そのシフトレジスタ内のフリップフロップに対応する複数の第1論理ゲートの出力が入力された第2論理ゲートと、を含んでもよい。
この態様によれば、第1論理ゲートの出力により、各メモリセルのエラーの発生を検出することができ、第2論理ゲートの出力により、1ワード内のエラーの発生の有無を検出することができる。
この態様によれば、第1論理ゲートの出力により、各メモリセルのエラーの発生を検出することができ、第2論理ゲートの出力により、1ワード内のエラーの発生の有無を検出することができる。
期待値設定部は、初段のシフトレジスタのD端子に、順次、期待値データを入力してもよい。
メモリリード回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのICとして集積化することにより、その面積を削減することができる。
本発明の別の態様は、メモリ装置である。このメモリ装置は、m行n列(m、nは自然数)のマトリクス状に配置されたメモリセルを含むメモリアレイと、並列に配置された複数個の上述のメモリリード回路と、を備える。
この態様によると、メモリの検査時間を短縮することができる。
この態様によると、メモリの検査時間を短縮することができる。
メモリアレイはEEPROM(Electrically Erasable and Programmable Read Only Memory)であってもよい。
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、メモリの検査時間を短縮できる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
図1は、本発明の実施の形態に係るリード回路100の構成を示す回路図である。また、図2は、図1のリード回路100を備えるメモリ装置200の全体構成を示すブロック図である。
図2のメモリ装置200は、たとえばEEPROM(Electrically Erasable and Programmable Read Only Memory)であり、メモリアレイ110、行選択回路10、行デコーダ12、列選択回路20、列デコーダ22、リードライト回路24を備える。メモリ装置200は、ひとつの半導体基板上に一体集積化されるのが好ましい。
メモリアレイ110は、m行n列(m、nは自然数)のマトリクス状に配置されたメモリセルを含む。メモリアレイ110には、マトリクスの行ごとに設けられたワードラインWL1〜WLmと、列ごとに設けられたビットラインBL1〜BLnを含む。
行選択回路10は、m本のワードラインごとに設けられたm個のワードラインドライバ(不図示)を含む。行デコーダ12は、アクセス対象のアドレスデータを受け、これをデコードして、行アドレスデータRDを生成し、行選択回路10に出力する。その結果、行選択回路10において、行アドレスデータRDにより指定されたワードラインドライバが選択され、必要な電圧を選択されたワードラインWLに対して出力する。
列選択回路20は、メモリアレイ110の列ごとに設けられたビットラインBLを選択するn個のセレクタ回路(不図示)を含む。列デコーダ22は、アクセス対象のアドレスデータを受け、これをデコードして、列アドレスデータCDを生成し、列選択回路20に出力する。その結果、列選択回路20において、列アドレスデータCDにより指定されたセレクタ回路が選択され、必要なビットライン電圧を選択されたビットラインBLに対して出力する。
リードライト回路24は、ライトモード、リードモードが切り替えられる。ライトモードにおいてリードライト回路24には、メモリアレイ110に対して書き込むべき入力データINが入力され、行選択回路10、列選択回路20によってそれぞれ選択されたワードラインWL、ビットラインBLの交点に位置するメモリセルに、入力データINを書き込む。
また、リードライト回路24は、リードモードにおいて、行選択回路10、列選択回路20によって選択されたワードラインWL、ビットラインBLの交点に位置するメモリセルからデータを読み出し、出力データOUTとして出力する。出力データOUTは、ワード単位のシリアルデータとして出力される。
図1に戻る。図1のリード回路100は、メモリセルからデータを読み出す回路であり、図2のリードライト回路24内の、メモリアクセスの単位である1ワード分の回路構成を示している。つまり、リードライト回路24は、図1のリード回路100を複数備えて構成される。以下の説明では、1ワード8ビットであるとする。
図1のリード回路100は、マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインBL1〜BLkからkビット(kは自然数)のデータを読み出し、シリアルデータDSとして出力する。kは、メモリアクセスの単位である1ワードのビット数に対応してもよい。たとえば、k=8、16などであり、バス幅に応じて設計される。
リード回路100は、センスアンプSA1〜SAk、シフトレジスタ30、期待値設定部32、セレクタ34、判定部36を備える。
センスアンプSA1〜SAkは、k本のビットラインBL1〜BLkごとに設けられ、各ビットラインからデータを読み出す。
センスアンプSA1〜SAkは、k本のビットラインBL1〜BLkごとに設けられ、各ビットラインからデータを読み出す。
シフトレジスタ30は、フリップフロップFF1〜FFkと、否定論理積ゲートNAND1〜NANDkを含む。フリップフロップFF1〜FFkは、各センスアンプSA1〜SAkの出力を保持する。シフトレジスタ30は、k個のセンスアンプSA1〜SAkの出力をパラレルロード可能に構成される。シフトレジスタ30はロードしたkビットのデータをシリアルデータDSに変換して出力する。
図1のフリップフロップFF1〜FFkは、たとえば、カスケード接続されたDフリップフロップであり、i段目のフリップフロップFFiの出力端子は、i+1段目のフリップフロップFFi+1のD端子(入力端子)と接続される。
また、フリップフロップFF1〜FFkそれぞれのクロック端子にはクロック信号CKが入力され、それぞれのリセット端子(反転論理)には、リセット信号RSTが入力される。フリップフロップFF1〜FFkには、センスアンプSA1〜SAkの出力が、否定論理積ゲートNAND1〜NANDkによってセット(格納)される。i番目の否定論理積ゲートNANDiには、センスアンプSAiの出力と、セット信号SETが入力され、否定論理積を出力する。否定論理積ゲートNANDiの出力信号は、フリップフロップFFiのセット端子(反転論理)に入力される。
シフトレジスタ30によるデータの読み出し(ロード)について説明する。まず、データの読み出しに先立ち、リセット信号RSTをハイレベルからローレベルに設定する。その結果、すべてのフリップフロップFF1〜FFkがリセットされ、データとして0が書き込まれる。
続いて、センスアンプSA1〜SAkによってメモリセルのデータを増幅して読み出し、セット信号SETをハイレベルに設定する。このとき、センスアンプSAiの出力が1であれば、否定論理積ゲートNANDiの出力はローレベルとなり、フリップフロップFFiがセットされ、1が格納される。もし、センスアンプSAiの出力が0であれば、否定論理積ゲートNANDiの出力はハイレベルであるから、フリップフロップFFiはセットされず、データは0のままとなる。
続いて、クロック信号CKを入力することにより、フリップフロップFF1〜FFkに格納されたデータが、一つずつ後段のフリップフロップに伝送され、最後段k番目のフリップフロップFFkの出力端子からシリアルデータDSとして順次出力される。
期待値設定部32、判定部36、セレクタ34は、メモリ装置200の検査用に設けられる。
期待値設定部32は、メモリ装置200の検査時に、k個のフリップフロップFF1〜FFkに、対応するセンスアンプSA1〜SAkの出力の期待値データを格納する。たとえば、センスアンプSA1から読み出されるテストデータが1のとき、その期待値データは1である。出力の期待値データとは、メモリ装置200の検査時において、メモリセルに書き込むテストデータに対応した論理値を意味する。したがって、期待値データはテストデータそのものである。
期待値設定部32は、メモリ装置200の検査時に、k個のフリップフロップFF1〜FFkに、対応するセンスアンプSA1〜SAkの出力の期待値データを格納する。たとえば、センスアンプSA1から読み出されるテストデータが1のとき、その期待値データは1である。出力の期待値データとは、メモリ装置200の検査時において、メモリセルに書き込むテストデータに対応した論理値を意味する。したがって、期待値データはテストデータそのものである。
本実施の形態において、検査時に、フリップフロップFF1〜FFkにクロック信号CKを与える。このクロック信号CKと同期して、期待値設定部32は、シフトレジスタ30の初段のフリップフロップFF1のD端子に、期待値データを順次入力する。その結果、フリップフロップFF1〜FFkに、期待値データが格納される。この場合、期待値データの格納に、kクロックが必要とされる。
判定部36は、各フリップフロップFF1〜FFkに格納される期待値データと、対応するセンスアンプSA1〜SAkそれぞれの出力との一致、不一致を判定する。
判定部36は、第1論理ゲートである排他的論理和ゲートEXOR1〜EXORkと、第2論理ゲートである論理積ゲートANDと、を含む。
排他的論理和ゲートEXOR1〜EXORkは、各フリップフロップFF1〜FFkと各センスアンプSA1〜SAkのペアごとに設けられ、センスアンプの出力データと、フリップフロップの出力データが入力される。排他的論理和ゲートEXORは、2つのデータが一致したとき1(ハイレベル)、不一致のとき0(ローレベル)を出力する。データの書き込み、読み出しの段階でエラーが発生しなければ、2つのデータは一致するはずである。したがって、排他的論理和ゲートEXORの出力が1の状態は、そのビットにエラーが発生していることを示す。
排他的論理和ゲートEXOR1〜EXORkは、各フリップフロップFF1〜FFkと各センスアンプSA1〜SAkのペアごとに設けられ、センスアンプの出力データと、フリップフロップの出力データが入力される。排他的論理和ゲートEXORは、2つのデータが一致したとき1(ハイレベル)、不一致のとき0(ローレベル)を出力する。データの書き込み、読み出しの段階でエラーが発生しなければ、2つのデータは一致するはずである。したがって、排他的論理和ゲートEXORの出力が1の状態は、そのビットにエラーが発生していることを示す。
論理積ゲートANDには、k個の排他的論理和ゲートEXOR1〜EXORkの出力が入力される。論理積ゲートANDの出力は、いずれかのビットでエラーが発生すると、1となる。
論理積ゲートANDの出力は、シリアルデータDSとともにセレクタ34に入力される。セレクタ34は、通常の動作時においてシリアルデータDSを選択し、テスト時において判定部36の出力データを選択する。
論理積ゲートANDの出力は、シリアルデータDSとともにセレクタ34に入力される。セレクタ34は、通常の動作時においてシリアルデータDSを選択し、テスト時において判定部36の出力データを選択する。
以上のように構成されたリード回路100のテスト時の動作について説明する。
リード回路100がテストモードに設定されると、セレクタ34は判定部36の出力を選択する。
はじめに、ビットラインBL1〜BLk上の任意のメモリセルにテストデータを書き込む。同一のビットライン上のメモリセルには、同一のテストデータを書き込むことが望ましい。これに併せて、期待値設定部32は、テストデータを、期待値データとしてフリップフロップFF1〜FFkに格納する。
リード回路100がテストモードに設定されると、セレクタ34は判定部36の出力を選択する。
はじめに、ビットラインBL1〜BLk上の任意のメモリセルにテストデータを書き込む。同一のビットライン上のメモリセルには、同一のテストデータを書き込むことが望ましい。これに併せて、期待値設定部32は、テストデータを、期待値データとしてフリップフロップFF1〜FFkに格納する。
続いて、センスアンプSA1〜SAkによって、メモリセルに書き込まれたデータを読み出す。このとき、排他的論理和ゲートEXOR1〜EXORkによって、期待値データと読み出されたセンスアンプSAの出力データが一致するか否かが判定される。いずれかのビットにエラーが発生しているとき、セレクタ34の出力データは1となり、全ビットに誤りがなければ出力データは0となる。
ここで、テストに要する時間について検討する。本実施の形態に係るリード回路100によれば、kビット分のテストデータが正しい値かどうかの判定を、同時並列的に行うことができる。
これに対して、従来の検査手法では、以下の処理が必要となる。すなわち、センスアンプSA1〜SAkの出力を、一旦、フリップフロップFF1〜FFkに読み出す。続いて、フリップフロップFF1〜FFkのデータを、シフトレジスタによってシリアルデータに変換する。そして、順次出力されるシリアルデータの各ビットを、期待値データと比較する。つまり従来手法では、シリアルパラレル変換に少なくともkクロックを要することになり、検査時間が長くなってしまう。
したがって、本実施の形態に係るリード回路100によれば、従来手法に比べて、検査に要する時間を短縮することができる。なお実施の形態では、期待値設定部32によって、k個のフリップフロップFF1〜FFkに、対応するセンスアンプSA1〜SAkの出力の期待値データを格納する。本実施の形態では、同一のビットラインBL上のメモリセルには、同一のテストデータが格納される。したがって、m本のワードラインに対して、期待値データの格納は1回行えば済む。したがって、ワードラインの本数が多いほど、本実施の形態に係るリード回路100による検査時間の短縮の効果は顕著となる。
上述の実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を例示する。
実施の形態では、シフトレジスタ30としてDフリップフロップを用いた回路を例示したが、本発明はこれに限定されず、さまざまな公知の、あるいは将来に考案されるであろう構成のシフトレジスタを用いることができる。また、シフトレジスタに対するデータの書き込みも、セット端子以外の端子、たとえばD端子を介して行ってもよい。
実施の形態では、期待値設定部32によってフリップフロップFF1のD端子に期待値データを供給し、シフトさせることにより、フリップフロップFF1〜FFkに期待値データを格納したが、本発明はこれに限定されない。たとえば、期待値データの格納を、Dフリップフロップのセット端子を介して行ってもよい。
また、シフトレジスタ30や判定部36をはじめとする論理回路の構成は、図1に限定されるものではなく、さまざまな変形例も本発明の範囲に含まれる。
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
WL ワードライン、 BL ビットライン、 10 行選択回路、 12 行デコーダ、 20 列選択回路、 22 列デコーダ、 24 リードライト回路、 30 シフトレジスタ、 32 期待値設定部、 34 セレクタ、 36 判定部、 100 リード回路、 110 メモリアレイ、 200 メモリ装置。
Claims (6)
- マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインからkビット(kは自然数)のデータを読み出し、シリアルデータとして出力するメモリリード回路であって、
k本のビットラインごとに設けられ、各ビットラインからデータを読み出すk個のセンスアンプと、
各センスアンプの出力を保持するカスケード接続されたk個のフリップフロップを含み、前記k個のセンスアンプの出力をシリアルデータとして出力するシフトレジスタと、
前記k個のフリップフロップに、対応するセンスアンプの出力の期待値データを格納する期待値設定部と、
各フリップフロップに格納される前記期待値データと、対応するセンスアンプの出力との一致、不一致を判定する判定部と、
を備えることを特徴とするメモリリード回路。 - 前記判定部は、
各フリップフロップと各センスアンプのペアごとに設けられ、2つのデータが入力されたk個の第1論理ゲートと、
前記k個の第1論理ゲートの出力が入力された第2論理ゲートと、
を含むことを特徴とする請求項1に記載のメモリリード回路。 - 前記期待値設定部は、初段のフリップフロップのD端子に、期待値データを順次入力することを特徴とする請求項1に記載のメモリリード回路。
- ひとつの半導体基板上に一体集積化されたことを特徴とする請求項1から3のいずれかに記載のメモリリード回路。
- m行n列(m、nは自然数)のマトリクス状に配置されたメモリセルを含むメモリアレイと、
並列に配置された請求項1から3のいずれかに記載の複数個のメモリリード回路と、
を備えることを特徴とするメモリ装置。 - 前記メモリアレイはEEPROM(Electrically Erasable and Programmable Read Only Memory)であることを特徴とする請求項5に記載のメモリ装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006353138A JP2008165887A (ja) | 2006-12-27 | 2006-12-27 | メモリリード回路、それを用いたメモリ装置 |
US11/962,216 US20080158978A1 (en) | 2006-12-27 | 2007-12-21 | Memory read circuit and memory apparatus using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006353138A JP2008165887A (ja) | 2006-12-27 | 2006-12-27 | メモリリード回路、それを用いたメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008165887A true JP2008165887A (ja) | 2008-07-17 |
Family
ID=39583701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006353138A Pending JP2008165887A (ja) | 2006-12-27 | 2006-12-27 | メモリリード回路、それを用いたメモリ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080158978A1 (ja) |
JP (1) | JP2008165887A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9779784B2 (en) * | 2014-10-29 | 2017-10-03 | Micron Technology, Inc. | Apparatuses and methods for performing logical operations using sensing circuitry |
US10215804B2 (en) * | 2016-07-27 | 2019-02-26 | International Business Machines Corporation | Semiconductor power and performance optimization |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04205879A (ja) * | 1990-11-29 | 1992-07-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2005174486A (ja) * | 2003-12-12 | 2005-06-30 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4601034A (en) * | 1984-03-30 | 1986-07-15 | Texas Instruments Incorporated | Method and apparatus for testing very large scale integrated memory circuits |
JP2922060B2 (ja) * | 1992-07-27 | 1999-07-19 | 富士通株式会社 | 半導体記憶装置 |
JP2768175B2 (ja) * | 1992-10-26 | 1998-06-25 | 日本電気株式会社 | 半導体メモリ |
JP3816560B2 (ja) * | 1995-12-25 | 2006-08-30 | 株式会社ルネサステクノロジ | 連想メモリ回路のテスト方法及び連想メモリ回路のテスト回路 |
US6067648A (en) * | 1998-03-02 | 2000-05-23 | Tanisys Technology, Inc. | Programmable pulse generator |
US6216251B1 (en) * | 1999-04-30 | 2001-04-10 | Motorola Inc | On-chip error detection and correction system for an embedded non-volatile memory array and method of operation |
JP2001035196A (ja) * | 1999-07-26 | 2001-02-09 | Mitsubishi Electric Corp | 故障解析機能を備えた半導体集積回路装置 |
JP2002025292A (ja) * | 2000-07-11 | 2002-01-25 | Hitachi Ltd | 半導体集積回路 |
JP2002093162A (ja) * | 2000-09-20 | 2002-03-29 | Toshiba Corp | 半導体メモリ集積回路 |
CA2526467C (en) * | 2003-05-20 | 2015-03-03 | Kagutech Ltd. | Digital backplane recursive feedback control |
-
2006
- 2006-12-27 JP JP2006353138A patent/JP2008165887A/ja active Pending
-
2007
- 2007-12-21 US US11/962,216 patent/US20080158978A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04205879A (ja) * | 1990-11-29 | 1992-07-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2005174486A (ja) * | 2003-12-12 | 2005-06-30 | Toshiba Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US20080158978A1 (en) | 2008-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4062247B2 (ja) | 半導体記憶装置 | |
US7933159B2 (en) | Semiconductor memory device and system with redundant element | |
KR960002013B1 (ko) | 테스트회로를 구비한 반도체기억장치 | |
KR100634414B1 (ko) | 에러 검출용 패러티 발생기를 구비한 낸드 플래시 메모리 장치 및 그것의 에러 검출 방법 | |
US7719914B2 (en) | Semiconductor memory and test system | |
KR20100031148A (ko) | 누적 테스트를 위한 반도체 메모리 장치 및 이를 포함하는 시스템 | |
JP2007207319A (ja) | 半導体記憶装置 | |
JP2010027192A (ja) | メモリの補修回路とそれを使用する疑似デュアルポートsram | |
JP2006268971A (ja) | 半導体記憶装置及びそのテスト方法 | |
US7372750B2 (en) | Integrated memory circuit and method for repairing a single bit error | |
CN114582411A (zh) | 存储器检测方法、电路、装置、设备及存储介质 | |
US20080184082A1 (en) | Nonvolatile semiconductor memory and method of access evaluation to the same | |
CN113223600B (zh) | 微电子装置测试,以及相关联的方法、装置和系统 | |
US6985395B2 (en) | Semiconductor memory device and method of testing the device | |
US10043588B2 (en) | Memory device | |
US20080144379A1 (en) | Implementation of column redundancy for a flash memory with a high write parallelism | |
US6847563B2 (en) | Semiconductor storage device and method for remedying defects of memory cells | |
JP2008165887A (ja) | メモリリード回路、それを用いたメモリ装置 | |
KR100610716B1 (ko) | 반도체 기억 장치 및 그 테스트 방법 | |
US20080151659A1 (en) | Semiconductor memory device | |
US20100223514A1 (en) | Semiconductor memory device | |
US9478314B2 (en) | Memory utilizing bundle-level status values and bundle status circuits | |
KR0135242B1 (ko) | 병렬 테스트 회로를 포함한 메모리 소자 | |
JP2008217848A (ja) | 半導体集積回路装置 | |
JP2003297100A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091022 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110118 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110705 |