JP2002093162A - 半導体メモリ集積回路 - Google Patents

半導体メモリ集積回路

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JP2002093162A
JP2002093162A JP2000285983A JP2000285983A JP2002093162A JP 2002093162 A JP2002093162 A JP 2002093162A JP 2000285983 A JP2000285983 A JP 2000285983A JP 2000285983 A JP2000285983 A JP 2000285983A JP 2002093162 A JP2002093162 A JP 2002093162A
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memory
line
integrated circuit
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Takeshi Nagai
健 永井
Takehiko Hara
毅彦 原
Masaru Koyanagi
勝 小柳
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Toshiba Corp
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    • G11C29/88Masking faults in memories by using spares or by reconfiguring with partially good memories

Abstract

(57)【要約】 【課題】 メモリテスタを用いて効率的なテストを行う
ことを可能とした半導体メモリ集積回路を提供する。 【解決手段】 クロックにより制御されてメモリセルア
レイからメインデータ線MDQに読み出されたパラレル
データをシリアルデータに変換し、データ入出力バッフ
ァからシリアルに供給される書き込みデータをパラレル
データに変換するシフトレジスタ4を備えた半導体メモ
リ集積回路において、メモリセルアレイとシフトレジス
タとの間で、メインデータ線MDQの一部を交差させる
ことにより、メインデータ線MDQに割り付けられたデ
ータ入出力端子DQnの番号nの組み合わせがデータ入
出力端子DQn上で組み替えられるようにした。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、半導体メモリ集
積回路に係り、特にシフトレジスタにより読み出し/書
き込みデータのパラレル/シリアル変換を行って高速の
データ読み出し/書き込みを行うDARM等の半導体メ
モリに関する。
【0002】
【従来の技術】従来より、セルアレイ領域に配設される
内部メインデータ線と、これより少ない数のI/O端子
の間のデータ転送をシフトレジスタにより制御して、高
速サイクルを実現するDRAMが知られている。シフト
レジスタは、クロックに同期して、セルアレイからのパ
ラレル読み出しデータをシリアルデータに変換してI/
O回路に転送し、またI/O端子からのシリアル書き込
みデータをパラレルデータに変換してデータ線に転送す
る働きをする。
【0003】この種のDRAMにおいて、本出願人は先
に、チップ内部のデータ伝搬の対称性を確保し、大きな
読み出し/書き込み動作のマージンを実現するため、セ
ルアレイとシフトレジスタ及び周辺I/O回路等の配置
を最適化する技術を提案している(特願平10−364
613号)。
【0004】その基本構成では、矩形のメモリチップに
上下(y方向)及び左右(x方向)に対称に4個のメモ
リコアが配置される。ここで、メモリコアは、独立に活
性化可能なセルアレイ範囲であり、ビット線センスアン
プを含むセルアレイと、ワード線選択を行うロウデコー
ダ及びビット線選択を行うカラムデコーダを含む。各メ
モリコアのデータ線は、上下に対向するメモリコアの間
に引き出される。そして、上下に対向するメモリコアの
間に、データ線センスアンプ回路と共に、読み出し/書
き込みデータの転送制御を行うシフトレジスタが配置さ
れる。周辺回路は、上下に対向するメモリコアの間及び
左右に対向するメモリコアの間に配置される。
【0005】256MビットDRAMの場合、各メモリ
コアは、64Mビットである。各メモリコアは更に左右
に32Mビットずつのセルアレイに分割されて、その間
にロウデコーダが配置される。各64Mビットのメモリ
コアは、64本のメインデータ線を持つ。一回のカラム
サイクルで指定されるカラムアドレスにより、この64
Mビットのメモリコア内で16本のカラム選択線が同時
に活性化され、一本のカラム選択線で4ビット、計64
ビットのパラレル読み出し/書き込みデータが64本の
メインデータ線に割り当てられる。
【0006】この様な従来のDRAMを量産する場合
に、テストコストは重要な問題になる。テストコストの
低減のためには、メモリテスタにより同時にテストでき
るメモリ個数が多い程好ましい。このメモリテスタによ
る同時測定可能なメモリ個数を決定する一つの大きな要
因としては、DRAMが冗長回路方式を採用した場合
に、メモリテスタ内でその不良アドレスを記憶するフェ
イルアドレスメモリ(FAM)の容量と、不良救済のた
めのリダンダンシアルゴリズムがある。
【0007】この事情を簡単に説明すると、メモリテス
タのFAMの容量をmビットとし、容量がnビットのメ
モリチップのテストを考えると、不良セルのアドレスを
記憶するためにFAMのnビット分を使用するから、同
時測定可能なメモリチップの個数は、m/n個となって
しまう。一方、リダンダンシの置き換え単位を、ロウ系
についてはワード線2本を単位とし、カラム系について
は、1カラム選択線で同時に選択されるビット線4本を
単位とする。このとき、不良アドレスは、ロウアドレス
を1ビット、カラムアドレスを2ビットそれぞれ圧縮で
き、合計3ビット分を圧縮してFAMに記憶することが
できる。そうすると、同時測定可能なメモリチップ数
は、8m/nとなる。
【0008】しかし、上の例はごく簡単化した説明であ
り、実際には冗長セル部分の不良も考慮しなければなら
ず、またリダンダンシの形態によってはアルゴリズムが
全く異なり、上の例のように単純なデータ圧縮ができる
とは限らない。更に、データ圧縮自体に制約がない場合
でも、多くのメモリテスタではデータ圧縮の指定をテス
ト中に変更することができないという制約を有する。こ
のことは、特にメモリチップがパリティ品である場合に
問題になる。
【0009】例えば、パリティ品ではない通常の256
MビットDRAMの場合、64Mビットの一つのメモリ
コアに配置される64本(実際には相補データ線とする
ために、配線数は2倍の128本となる)のメインデー
タ線の連続する8本ずつに対して、I/O端子番号を連
続的に割り付けることができる。そして各メモリコアの
4本ずつのデータ線の範囲を、不良カラム置き換えの範
囲となる1セグメントとすると、各セグメントの4本の
メインデータ線に割り付けられるI/O端子番号の組み
合わせも一義的に決まる。この場合には、メモリテスタ
のデータ圧縮の指定の制約、即ちテスト中はI/O圧縮
は一通りしか指定できないという制約をクリアできる。
【0010】これに対して、例えば、8ビット並列出力
の256MビットDRAMに1ビットのパリティビット
を加えるパリティ品の場合、メインデータ線4本分の1
セグメントが増えて、メモリ容量は288Mビットとな
る。なお、1セグメントは、カラムリダンダンシを採用
した場合、64本のカラム選択線(1本のカラム選択線
の活性化により同時に4本のビット線が4本のデータ線
に接続される)と少なくとも1本のスペアカラム選択線
とを含み、不良カラムがあった場合にスペアカラム選択
線による置き換えが可能な範囲である。また、並列出力
のメインデータ線が9本、I/O端子が同じくDQ0〜
DQ8の9本となる。
【0011】この場合、メモリコアの各セグメントの4
本のメインデータ線に割り付けられるI/O端子番号
は、通常のデータ線配線法では、不規則になってしま
う。そのメインデータ線配列の様子を、図9に示す。図
9は、72Mビットのメモリコアの半分即ち、36Mビ
ット分のセルアレイの36本のメインデータ線MDQを
示している。メインデータ線MDQに割り付けられたI
/O端子番号の表示DQn<v>は、n番目のI/O端
子のv番目のシリアルデータを意味している。
【0012】このときの9個のセグメントsegmen
t0〜segment8のそれぞれについて、メインデ
ータ線のI/O端子割り付けをまとめると、下記表1の
ようになる。
【0013】
【表1】 segment0 [DQ0<0>,DQ1<0>,DQ2<0>,DQ3<0>] segment1 [DQ4<0>,DQ5<0>,DQ6<0>,DQ7<0>] segment2 [DQ8<0>,DQ8<1>,DQ7<1>,DQ6<1>] segment3 [DQ5<1>,DQ4<1>,DQ3<1>,DQ2<1>] segment4 [DQ1<1>,DQ0<1>,DQ0<2>,DQ1<2>] segment5 [DQ2<2>,DQ3<2>,DQ4<2>,DQ5<2>] segment6 [DQ6<2>,DQ7<2>,DQ8<2>,DQ8<3>] segment7 [DQ7<3>,DQ6<3>,DQ5<3>,DQ4<3>] segment8 [DQ3<3>,DQ2<3>,DQ1<3>,DQ0<3>]
【0014】表1の<>内のシリアルデータ番号は無視
して、I/O端子番号即ち、”DQn”における”n”
に着目すると、例えばsegment0とsegmen
t8は共通に、[DQ0,DQ1,DQ2,DQ3]の
組み合わせである。しかし、例えば、segment
3,5は、DQ2,DQ3を含んで、segment
0,8とは異なる組み合わせとなっている。上述したメ
モリテスタのデータ圧縮の制約条件は、テスト中におい
ては、表1のあるI/O端子番号、例えば”DQ1”に
着目したときに、各セグメント内でのこのI/O端子番
号を含むI/O端子番号の組み合わせが一通りしか許さ
れないということであり、従って表2の組み合わせでは
I/Oデータ圧縮ができないことになる。
【0015】以上の問題は、メモリテスタのFAMの容
量が大きければ解決されることであるが、FAMの増設
はテストコストの増大につながる。FAMを増設しない
とすれば、同時測定可能なメモリチップ数が制限される
ことになり、これもテストコストの増大になる。
【0016】図9に示すメインデータ線配列のもう一つ
の問題は、上述した288Mビットのパリティ品をマザ
ー品として、256Mビットの非パリティ品をカットダ
ウンする際の設計変更が容易ではないということが挙げ
られる。大容量のマザー品と同様の基本的規格を持つ小
容量メモリをカットダウンにより作る手法は、メモリの
再設計コストを削減できるために重要であるが、図9の
セルアレイ及びメインデータ線の構成から、パリティビ
ットに対応するI/O端子番号DQ8の部分を除くと、
図10に示すようになる。図10の斜線部がカットダウ
ンにより除かれる部分である。メモリレイアウト上、図
示のように、二つのセグメントsegment2,6の
部分をそれぞれ半分ずつ切り取ることになる。これは、
1セグメント内が規則的パターンの繰り返しで形成され
ていることを考えると、カットダウンが簡単ではない。
【0017】
【発明が解決しようとする課題】以上のように、従来の
DRAMでは、メモリテスタの機能上の制約から、同時
にテストできるメモリチップ数が制限されて、テストコ
ストが高いものとなり、またカットダウン設計も容易で
はないという問題がある。この発明は、上記事情を考慮
してなされたもので、メモリテスタを用いて効率的なテ
ストを行うことを可能とした半導体メモリ集積回路を提
供することを目的としている。
【0018】
【課題を解決するための手段】この発明に係る半導体メ
モリ集積回路は、メモリセルアレイと、このメモリセル
アレイとの間で複数ビットずつ並列に読み出しデータ及
び書き込みデータの授受を行う複数本のメインデータ線
と、前記メモリセルアレイから前記メインデータ線に読
み出されたパラレルデータをシリアルデータに変換し、
データ入出力バッファからシリアルに供給される書き込
みデータをパラレルデータに変換するシフトレジスタと
を備え、前記メインデータ線と前記シフトレジスタとの
間で、前記メインデータ線の一部を交差させることによ
り、前記メインデータ線に割り付けられたデータ入出力
端子番号の組み合わせがデータ入出力端子上で組み替え
られていることを特徴とする。
【0019】この発明によると、メインデータ線をメモ
リセルアレイとシフトレジスタの間で一部交差させるこ
とにより、メインデータ線に割り付けられたデータ入出
力端子番号を、データ入出力端子上でメモリテスタでの
データ圧縮の制約条件を満たすように組み替えることが
できる。これにより、機能が制限されているメモリテス
タを用いた場合にも、多くのメモリチップの同時測定を
行うことが可能になる。
【0020】この発明において具体的には、メインデー
タ線に、メモリセルアレイから出力される読み出しデー
タを増幅しデータ入出力バッファから供給される書き込
みデータを増幅するデータ線センスアンプ回路が設けら
れる。そしてこの場合、メインデータ線の交差は、メモ
リセルアレイの端部とデータ線センスアンプ回路の間で
行われる。
【0021】この発明において更に具体的には、メモリ
セルアレイは、それぞれワード線選択を行うロウデコー
ダとビット線選択を行うカラムデコーダを含んで独立に
活性化される4個のメモリコアに分割されて、矩形のメ
モリチップの上下に2個ずつ配置される。そして、デー
タ転送制御を行うシフトレジスタは、上下に対向する2
個ずつのメモリコアの間にそれぞれ配置される。
【0022】更にこの発明において好ましくは、各メモ
リコアは、それぞれ複数本のカラム選択線とその中の不
良カラム選択線を置き換えるための少なくとも1本のス
ペアカラム選択線を含む複数のセグメントにより構成さ
れているものとする。この場合更に、複数のセグメント
は、必要なデータ量に対応する2n(nは正の整数)個
のセグメントと、読み出し/書き込みデータにパリティ
ビットを付加するために用意されたスペアセグメントと
を含み、このスペアセグメントとの間でデータ授受を行
う複数本のメインデータ線に対して、パリティビット用
のデータ入出力端子番号のみが割り付けられているもの
とする。
【0023】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。以下の実施の形態ではDRA
Mを説明するが、この発明はDRAMに限られる訳では
なく、SRAMや強誘電体メモリにも適用可能である。
図1は、この発明の実施の形態によるDRAMチップ1
の概略的なレイアウトを示している。この実施の形態の
DRAMチップ1は、8ビット並列データに1ビットの
パリティビットを加えるようにした288Mビット品で
あり、72Mビットずつの4つのメモリコア0〜3を有
する。
【0024】各メモリコア0〜3は、図示のように矩形
のチップ1のx方向及びy方向に対称に、即ち上下に2
個ずつ配置される。各メモリコア0〜3は、36Mビッ
トずつの左右のセルアレイに分けられて、その間にワー
ド線選択を行うロウデコーダが配置され、また各セルア
レイのy方向端部にビット線選択を行うカラムデコーダ
(カラムゲートを含む)が配置されている。
【0025】各メモリコア0〜3毎に、72本のメイン
データ線(MDQ)領域2が配置され、メインデータ線
MDQは、上下に対向するメモリコアの間で共有される
読み出し/書き込みデータのパラレル/シリアル変換を
行うシフトレジスタ4に接続されている。即ち、メモリ
コアから出力されるパラレル読み出しデータは、シフト
レジスタ4によりシリアルデータに変換されて、周辺回
路6に含まれるデータ入出力(I/O)バッファに供給
される。またI/Oバッファからシリアルに供給される
書き込みデータは、シフトレジスタ4によりパラレルデ
ータに変換されて、メインデータ線MDQに転送される
ようになっている。
【0026】メインデータ線MDQにはデータ線センス
アンプ回路5も接続されている。メモリコアからの読み
出しデータは、このデータ線センスアンプ回路5により
増幅されて、シフトレジスタ4に転送される。また、シ
フトレジスタ4でシリアルデータからパラレルデータに
変換されて供給される書き込みデータは、データ線セン
スアンプ回路5で増幅されて、メモリコアに供給される
ようになっている。
【0027】上下のメモリコアの間にはまた、各メモリ
コア0〜3毎に不良救済を行うためのヒューズ回路3が
配置されている。I/Oバッファ、クロック回路、ロジ
ックコントローラ等を含む周辺回路6は、チップ1の中
央部にy方向に走る部分6a及びx方向に走る部分6b
に配置されている。
【0028】図2は、一つのメモリコアに着目して、シ
フトレジスタ4による読み出し/書き込みデータの転送
の様子を示している。周辺回路6に含まれるI/O回路
61は、I/Oバッファとマルチプレクサを含む。同期
遅延クロック回路62、コントロールロジック63も周
辺回路6に含まれる。同期遅延クロック回路62は、外
部クロックRXCLK,TXCLKに同期した内部デー
タライトクロックrclkと内部データリードクロック
tclkを生成し、これらにより、シフトレジスタ4の
転送制御及びI/O回路61の転送制御を行う。またコ
ントロールロジック回路63は、アドレス及びコマンド
COMMANDをデコードして、メモリコアに供給され
るアドレス信号及びコントロール信号を生成する。
【0029】データ入出力端子(I/O端子)DQ0〜
DQ8に与えられる書き込みデータは、I/O回路61
でクロックにより制御されて、奇数サイクルの書き込み
データoWRITEと偶数サイクルの書き込みデータe
WRITEが順次に得られるシリアルデータとしてシフ
トレジスタ4に順次与えられ、シフトレジスタ4におい
てパラレル書き込みデータWD<0:7>としてメイン
データ線MDQに転送される。読み出しの場合には、メ
インデータ線MDQに出力されるパラレル読み出しデー
タRD<0:7>がシフトレジスタ4において、同様に
クロックにより制御されて奇数サイクルの読み出しデー
タoREADと偶数サイクルの読み出しデータeREA
Dが順次に並ぶシリアルデータに変換されて、I/O回
路61に転送される。
【0030】シフトレジスタ4の構成は、より具体的に
は、図3に示すように、I/O端子番号DQ0〜DQ8
に対応して、9個のシフトレジスタブロック4−0〜4
−8が、上下に対向するメモリコアで共有される形で配
置される。各メモリコアの72本のメインデータ線MD
Qには、I/O端子DQ0〜DQ8の番号が図示のよう
に割り付けられる。
【0031】図4は、一つのメモリコアの半分即ち、3
6Mビットのセルアレイについて、メインデータ線MD
Qの配線とI/O端子番号割り付けの様子を、従来の図
9と対応させて示している。36Mビットセルアレイの
範囲で、メインデータ線4本分ずつのセグメントは、s
egment0〜segment8の9個である。1セ
グメントは、図7に示すように、カラムリダンダンシを
採用した場合、64本のカラム選択線CSL0〜CSL
63(1本のカラム選択線の活性化により同時に4本の
ビット線BL,/BLが4本のメインデータ線MDQ,
/MDQに接続される)と少なくとも1本のスペアカラ
ム選択線SCSLとを含む。1セグメントは、不良カラ
ムがあった場合にその内部のスペアカラム選択線SCS
Lによる置き換えが行われる範囲である。一回のカラム
サイクルで36本のメインデータ線MDQは同時に全て
並列読み出し/書き込みが行われるが、シフトレジスタ
でパラレル/シリアル変換することにより、チップ外部
とは、I/O端子DQ0〜DQ8との間で9ビットずつ
やりとりされる。
【0032】セルアレイの各セグメント端部でのメイン
データ線MDQのI/O端子割り付けは、図9と異な
り、I/O端子番号順ではなく、I/O端子番号”8”
をセグメント4の位置にまとめている。そして、このメ
インデータ線MDQの一部を、データ線センスアンプ回
路5に入るまでの配線領域で、I/O端子番号が順に並
ぶように組み替えるべく、交差配線している。このI/
O端子番号の組み替えは、テスト時にメモリテスタでの
データ圧縮に対する制約条件を満たすようにするためで
ある。
【0033】図9との比較を更に言えば、図9において
は、パリティビット用のI/O端子DQ8の番号が、s
egment2,6に割り付けられている。言い換えれ
ば、必要なデータ量に対応する23=8個のセグメント
(一般には、nを正の整数として、2n個のセグメント
となる)に対してパリティビット用のために付加される
スペアセグメントが、segment2,6の二つに分
けて配置されている。これに対して、図4の構成では、
パリティビット用のI/O端子DQ8の番号が、一つの
セグメントsegment4のみにまとめて割り付けら
れている。即ち、セグメントsegment4のみが、
パリティビット専用のスペアセグメントとして用いられ
ている。
【0034】この実施の形態の場合、各セグメント毎
に、組み替えられた後のメインデータ線MDQのI/O
端子割り付けを、先の表1に対応させて示すと、下記表
2のようになる。
【0035】
【表2】 segment0 [DQ0<0>,DQ1<0>,DQ2<0>,DQ3<0>] segment1 [DQ4<0>,DQ5<0>,DQ6<0>,DQ7<0>] segment2 [DQ7<1>,DQ6<1>,DQ5<1>,DQ4<1>] segment3 [DQ3<1>,DQ2<1>,DQ1<1>,DQ0<1>] segment4 [DQ8<0>,DQ8<1>,DQ8<2>,DQ8<3>] segment5 [DQ0<2>,DQ1<2>,DQ2<2>,DQ3<2>] segment6 [DQ4<2>,DQ5<2>,DQ6<2>,DQ7<2>] segment7 [DQ7<3>,DQ6<3>,DQ5<3>,DQ4<3>] segment8 [DQ3<3>,DQ2<3>,DQ1<3>,DQ0<3>]
【0036】表2を見ると、メインデータ線MDQに対
するI/O端子番号は、シフトレジスタ4に入るとき
に、言い換えればI/O端子上で組み替えられている。
従って、複数のセグメントについて、同じI/O端子番
号を含む場合のI/O端子番号の組み合わせは一通りし
かないようになっている。例えば、I/O端子番号”D
Q1”に着目したとき、これを含む全てのセグメントs
egment0,3,5,8においてI/O端子番号の
組み合わせが同じである。他のI/O端子番号について
も同様で、その組み合わせは一通りしか現れない。これ
により、メモリテスタでのI/Oデータ圧縮の制約条件
を満たし、1カラム選択線で4ビット同時に選択する方
式の場合に、2ビットのデータ圧縮が可能になる。即
ち、メモリテスタ内では、I/O端子数を実質的に1/
4に圧縮してテストを行うことが可能になる。
【0037】以上により、メモリテスタでの同時測定可
能なメモリチップ数が多くなり、テストコスト削減が図
られる。具体的に、ロウ系の1ビットのデータ圧縮と合
わせて、トータルで3ビットのデータ圧縮を行うと、
4.5GビットのFAMを持つメモリテスタで288M
ビットDRAMの64個の同時測定が可能になる。リダ
ンダンシ効率については、ロウ系は1ビット(2ロウ)
の同時置き換え、カラム系は、1カラム選択線で選択さ
れる範囲の2ビット(4カラム)の同時置き換えという
方式を修正することなく、従ってリダンダンシ効率の低
下もない。
【0038】図6は、図4に示すメインデータ線MDQ
の交差配線の様子を具体的に、一部を拡大して示してい
る。メインデータ線MDQは実際には、図示のように、
相補信号線として配設される。図の横方向(x方向)配
線22は、第1層メタル配線であり、縦方向(y方向)
配線21は第2層メタル配線である。それぞれの配線ピ
ッチは一定でもよいし、必ずしも一定でなくてもよい。
横方向配線22との組み合わせにより、縦方向配線21
の位置を変更することにより、メインデータ線MDQの
交差が行われる。横方向配線22と縦方向配線21はビ
アコンタクトを介して接続される。
【0039】図4のようなメインデータ線MDQのI/
O端子番号割り付けの変更を行った場合、この288M
ビットDRAMから、非パリティ品である256Mビッ
トDRAMをカットダウンする場合、そのカットダウン
領域を斜線で示すと、図5のようになる。セルアレイ領
域では、パリティビットのためのI/O端子番号”8”
のメインデータ線MDQがまとめられた一つのセグメン
トsegment4をそっくり削除すればよい。これ
は、セルアレイの中の一つの配列単位を削除するもので
あるから、従来方式による図10のように、二つのセグ
メント領域にカットダウン領域がまたがる場合に比べ
て、再設計が容易である。
【0040】この発明は、上記実施の形態に限られな
い。図8は、メインデータ線MDQの配列とシフトレジ
スタ4の配置を、図3とは異なる条件とした例を示して
いる。メインデータ線MDQは、同じI/O端子番号が
割り付けられたものを8ビット分ずつまとめている。そ
して、シフトレジスタ4は、上下のメモリコア毎に別々
に、且つそれぞれ同じI/O端子番号のデータが入るよ
うにシフトレジスタブロック4−0〜4−8をx方向に
配列している。この様な構成の場合にも、メインデータ
線MDQのI/O端子番号割り付けを、セルアレイ端部
とシフトレジスタ4の入力部とで組み替えるように配線
交差させることで、同様にメモリテスタのデータ圧縮に
関する制約条件を満たすようにすることが可能である。
【0041】
【発明の効果】以上述べたようにこの発明によれば、メ
インデータ線の交差配線によるI/O端子割り付けの組
み替えを行うことにより、制約の多いメモリテスタを用
いて効率的なテストを行うことを可能とした半導体メモ
リを得ることができる。
【図面の簡単な説明】
【図1】この発明の実施の形態によるDRAMチップの
レイアウトを示す図である。
【図2】同実施の形態の一つのメモリコアに着目したデ
ータの流れを示す図である。
【図3】同実施の形態のシフトレジスタ配置を示す図で
ある。
【図4】同実施の形態のメインデータ線の交差配線の様
子を示す図である。
【図5】同実施の形態の製品のカットダウン法を示す図
である。
【図6】図4のメインデータ線の具体的な交差配線法を
示す図である。
【図7】1セグメントの要部構成を示す図である。
【図8】他の実施の形態によるDRAMのシフトレジス
タ配置を示す図である。
【図9】従来のDRAMのメインデータ線を図4に対応
させて示す図である。
【図10】図9の構成の場合のカットダウン法を示す図
である。
【符号の説明】
1…DRAMチップ、2…メインデータ線(MDQ)領
域、3…ヒューズ回路、4…シフトレジスタ、5…デー
タ線センスアンプ回路、6a,6b…周辺回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/822 H01L 27/10 681E 27/108 21/8242 (72)発明者 小柳 勝 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Fターム(参考) 2G032 AA07 AB01 AK11 AL11 5B024 AA15 BA15 BA29 CA16 CA17 CA21 EA01 5F038 DF05 DT05 DT08 DT15 EZ20 5F083 AD00 LA03 LA04 LA10 LA11 LA30 ZA20 ZA28 5L106 AA01 BB02 CC04 CC13 CC17 CC21 CC32 DD02 DD04 DD06 GG06 GG07

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 メモリセルアレイと、 このメモリセルアレイとの間で複数ビットずつ並列に読
    み出しデータ及び書き込みデータの授受を行う複数本の
    メインデータ線と、 前記メモリセルアレイから前記メインデータ線に読み出
    されたパラレルデータをシリアルデータに変換し、デー
    タ入出力バッファからシリアルに供給される書き込みデ
    ータをパラレルデータに変換するシフトレジスタとを備
    え、 前記メモリセルアレイと前記シフトレジスタとの間で、
    前記メインデータ線の一部を交差させることにより、前
    記メインデータ線に割り付けられたデータ入出力端子番
    号の組み合わせがデータ入出力端子上で組み替えられて
    いることを特徴とする半導体メモリ集積回路。
  2. 【請求項2】 前記メインデータ線に、前記メモリセル
    アレイから出力される読み出しデータを増幅し前記デー
    タ入出力バッファから供給される書き込みデータを増幅
    するデータ線センスアンプ回路が設けられ、 前記メインデータ線の交差は、前記メモリセルアレイの
    端部と前記データ線センスアンプ回路の間で行われるこ
    とを特徴とする請求項1記載の半導体メモリ集積回路。
  3. 【請求項3】 前記メモリセルアレイは、それぞれワー
    ド線選択を行うロウデコーダとビット線選択を行うカラ
    ムデコーダを含んで独立に活性化される4個のメモリコ
    アに分割されて、矩形のメモリチップの上下に2個ずつ
    配置され、 前記シフトレジスタは、上下に対向する2個ずつのメモ
    リコアの間にそれぞれ配置されていることを特徴とする
    請求項1記載の半導体メモリ集積回路。
  4. 【請求項4】 前記各メモリコアは、それぞれ複数本の
    カラム選択線とその中の不良カラム選択線を置き換える
    ための少なくとも1本のスペアカラム選択線を含む複数
    のセグメントにより構成されていることを特徴とする請
    求項3記載の半導体メモリ集積回路。
  5. 【請求項5】 前記複数のセグメントは、必要なデータ
    量に対応する2n(nは正の整数)個のセグメントと、
    読み出し/書き込みデータにパリティビットを付加する
    ために用意されたスペアセグメントとを含むことを特徴
    とする請求項4記載の半導体メモリ集積回路。
  6. 【請求項6】 前記スペアセグメントとの間でデータ授
    受を行う複数本のメインデータ線に対して、パリティビ
    ット用のデータ入出力端子番号のみが割り付けられてい
    ることを特徴とする請求項5記載の半導体メモリ集積回
    路。
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