JP2003297100A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】メモリ回路に対する試験時間を短縮することの
できる半導体装置を提供すること。 【解決手段】ＲＡＭ１３の試験において、ＣＰＵ１２
は、ＲＡＭ１３に対するデータの書き込み／読み出し動
作を行う。比較回路１５は、ＣＰＵ１２がＲＡＭ１３か
らリードデータＤ１を読み出す毎に、該リードデータＤ
１と期待値データＤ２とを比較し、その比較結果を結果
レジスタ１６に格納する。そして、ＣＰＵ１２は、全ア
ドレスに対するリードデータＤ１の読み出しを終了する
と、結果レジスタ１６から読み出した比較結果データＤ
３を外部へ出力する。
できる半導体装置を提供すること。 【解決手段】ＲＡＭ１３の試験において、ＣＰＵ１２
は、ＲＡＭ１３に対するデータの書き込み／読み出し動
作を行う。比較回路１５は、ＣＰＵ１２がＲＡＭ１３か
らリードデータＤ１を読み出す毎に、該リードデータＤ
１と期待値データＤ２とを比較し、その比較結果を結果
レジスタ１６に格納する。そして、ＣＰＵ１２は、全ア
ドレスに対するリードデータＤ１の読み出しを終了する
と、結果レジスタ１６から読み出した比較結果データＤ
３を外部へ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは複数のメモリ回路に対して行うメモリ試験に使
用して好適な半導体装置に関するものである。
詳しくは複数のメモリ回路に対して行うメモリ試験に使
用して好適な半導体装置に関するものである。
【０００２】近年、半導体装置（ＬＳＩ）は、その製造
技術の進展により高集積化され、１つのチップ上に処理
回路（ＣＰＵ）と複数のメモリ回路が混載されている。
そして、ＬＳＩの複雑化、高集積化に伴い、その動作試
験は長時間化している。試験時間の長時間化は、検査コ
ストのアップにつながることから、試験時間の短縮が要
求されている。
技術の進展により高集積化され、１つのチップ上に処理
回路（ＣＰＵ）と複数のメモリ回路が混載されている。
そして、ＬＳＩの複雑化、高集積化に伴い、その動作試
験は長時間化している。試験時間の長時間化は、検査コ
ストのアップにつながることから、試験時間の短縮が要
求されている。
【０００３】
【従来の技術】従来、メモリ回路（ＲＡＭ）の故障セル
（不良ビット）を救済するための手段として冗長技術が
ある。冗長技術は、ＲＡＭの動作試験によって検出され
た不良ビットをワード線又はビット線単位で予め余分に
設けた予備のビット（冗長ビット）に置き換えるように
したものである。近年のＲＡＭは高密度化しており、そ
れに伴い製造不良が発生しやすくなっている。このた
め、一般にＲＡＭは冗長可能に構成され、その試験時に
不良ビットが検出された場合には物理的にヒューズ等を
切断して不良ビットを切り離し、それを冗長ビットと置
き換えることにより歩留まりを向上させるようにしてい
る。従来、このような冗長可能な構成を持つＲＡＭに対
する試験方法として、例えば以下の方法がある。
（不良ビット）を救済するための手段として冗長技術が
ある。冗長技術は、ＲＡＭの動作試験によって検出され
た不良ビットをワード線又はビット線単位で予め余分に
設けた予備のビット（冗長ビット）に置き換えるように
したものである。近年のＲＡＭは高密度化しており、そ
れに伴い製造不良が発生しやすくなっている。このた
め、一般にＲＡＭは冗長可能に構成され、その試験時に
不良ビットが検出された場合には物理的にヒューズ等を
切断して不良ビットを切り離し、それを冗長ビットと置
き換えることにより歩留まりを向上させるようにしてい
る。従来、このような冗長可能な構成を持つＲＡＭに対
する試験方法として、例えば以下の方法がある。
【０００４】（第一従来例）ＬＳＩに内蔵されたＲＡＭ
に対してアクセスするための信号を全て外部端子に出力
し、外部の試験装置はその外部端子を介してＲＡＭを直
接アクセスすることによりライト／リードを行い検証す
る。
に対してアクセスするための信号を全て外部端子に出力
し、外部の試験装置はその外部端子を介してＲＡＭを直
接アクセスすることによりライト／リードを行い検証す
る。
【０００５】（第二従来例）ＲＡＭの試験を行うための
専用の試験回路を用いて検証する。 （第三従来例）ＣＰＵからの命令によりＲＡＭに対する
ライト／リードを行い検証する。
専用の試験回路を用いて検証する。 （第三従来例）ＣＰＵからの命令によりＲＡＭに対する
ライト／リードを行い検証する。
【０００６】以下、第三従来例の試験方法を図１０及び
図１１に従って説明する。まず、図１０に示すＣＰＵの
制御シーケンスについて説明する。ＲＡＭの試験におい
て、ＣＰＵは、ＲＡＭの全記憶領域（全メモリセル）に
対して、ＲＡＭの試験パターンに応じた所定パターンの
データを書き込む（ステップ９１）。
図１１に従って説明する。まず、図１０に示すＣＰＵの
制御シーケンスについて説明する。ＲＡＭの試験におい
て、ＣＰＵは、ＲＡＭの全記憶領域（全メモリセル）に
対して、ＲＡＭの試験パターンに応じた所定パターンの
データを書き込む（ステップ９１）。
【０００７】ＲＡＭに対するデータの書き込みが終了す
ると、ＣＰＵは、そのＲＡＭの先頭アドレスに記憶され
ているデータから順次読み出しを行い（ステップ９
２）、そのリードデータとアドレスを外部の試験装置に
出力する（ステップ９３）。外部の試験装置は、これら
のリードデータ及びアドレスに基づいて、ＲＡＭに不良
ビットが存在するか否かを判定する。
ると、ＣＰＵは、そのＲＡＭの先頭アドレスに記憶され
ているデータから順次読み出しを行い（ステップ９
２）、そのリードデータとアドレスを外部の試験装置に
出力する（ステップ９３）。外部の試験装置は、これら
のリードデータ及びアドレスに基づいて、ＲＡＭに不良
ビットが存在するか否かを判定する。
【０００８】次いで、ＣＰＵは、ＲＡＭの最終アドレス
に記憶されているデータを読み出したか否かを判断する
（ステップ９４）。その結果、最終アドレスに対応する
データの読み出しが完了していない場合、ＣＰＵは、ア
ドレスをインクリメントし、そのアドレスに対応するデ
ータの読み出しを行う（ステップ９５）。そして、ＣＰ
Ｕは、このリードデータとアドレスを前記と同様に外部
の試験装置に出力する（ステップ９３）。
に記憶されているデータを読み出したか否かを判断する
（ステップ９４）。その結果、最終アドレスに対応する
データの読み出しが完了していない場合、ＣＰＵは、ア
ドレスをインクリメントし、そのアドレスに対応するデ
ータの読み出しを行う（ステップ９５）。そして、ＣＰ
Ｕは、このリードデータとアドレスを前記と同様に外部
の試験装置に出力する（ステップ９３）。
【０００９】このようにして、ＣＰＵは、最終アドレス
に対応するデータを読み出すまでステップ９３〜９５を
繰り返して実行し、データを読み出す毎に、その時のリ
ードデータとアドレスを外部へ出力する。
に対応するデータを読み出すまでステップ９３〜９５を
繰り返して実行し、データを読み出す毎に、その時のリ
ードデータとアドレスを外部へ出力する。
【００１０】次に、図１１に示すＣＰＵの制御シーケン
スを説明する。この処理は、図１０で行う処理を一部変
更した場合を示すものである。ＣＰＵは、図１０に示す
処理と同様にＲＡＭの全メモリセルに対して所定のデー
タを書き込み（ステップ１０１）、書き込みが終了する
と、そのＲＡＭの先頭アドレスに記憶されているデータ
から順次読み出しを行う（ステップ１０２）。
スを説明する。この処理は、図１０で行う処理を一部変
更した場合を示すものである。ＣＰＵは、図１０に示す
処理と同様にＲＡＭの全メモリセルに対して所定のデー
タを書き込み（ステップ１０１）、書き込みが終了する
と、そのＲＡＭの先頭アドレスに記憶されているデータ
から順次読み出しを行う（ステップ１０２）。
【００１１】ＣＰＵは、そのリードデータと、予め格納
したリードデータの期待値とを比較し、その比較結果を
第１のレジスタに記憶する（ステップ１０３）。詳述す
ると、ＣＰＵは、ステップ１０２でＲＡＭからデータを
読み出した時に本来読み出されるべき値を格納した第２
のレジスタを備えている。即ち、この第２のレジスタに
格納されているデータは、リードデータの期待値に相当
する。従って、ＣＰＵは、ステップ１０２で実際に読み
出したリードデータが第２のレジスタに格納されている
期待値と一致するか否かを比較判断し、その比較結果を
第１のレジスタに記憶する。
したリードデータの期待値とを比較し、その比較結果を
第１のレジスタに記憶する（ステップ１０３）。詳述す
ると、ＣＰＵは、ステップ１０２でＲＡＭからデータを
読み出した時に本来読み出されるべき値を格納した第２
のレジスタを備えている。即ち、この第２のレジスタに
格納されているデータは、リードデータの期待値に相当
する。従って、ＣＰＵは、ステップ１０２で実際に読み
出したリードデータが第２のレジスタに格納されている
期待値と一致するか否かを比較判断し、その比較結果を
第１のレジスタに記憶する。
【００１２】次いで、ＣＰＵは、ＲＡＭの最終アドレス
に記憶されているデータを読み出したか否かを判断する
（ステップ１０４）。その結果、最終アドレスに対応す
るデータの読み出しが完了していない場合、ＣＰＵは、
アドレスをインクリメントして、そのアドレスに対応す
るデータの読み出しを行う（ステップ１０５）。そし
て、ＣＰＵは、このリードデータを前記と同様に第２の
レジスタに格納されている期待値と比較し、その比較結
果を第１のレジスタに記憶する（ステップ１０３）。
に記憶されているデータを読み出したか否かを判断する
（ステップ１０４）。その結果、最終アドレスに対応す
るデータの読み出しが完了していない場合、ＣＰＵは、
アドレスをインクリメントして、そのアドレスに対応す
るデータの読み出しを行う（ステップ１０５）。そし
て、ＣＰＵは、このリードデータを前記と同様に第２の
レジスタに格納されている期待値と比較し、その比較結
果を第１のレジスタに記憶する（ステップ１０３）。
【００１３】このようにして、ＣＰＵは、最終アドレス
に対応するデータを読み出すまでステップ１０３〜１０
５を繰り返して実行し、データを読み出す毎に、その時
のリードデータと期待値とを比較する。そして、ステッ
プ１０４にて、最終アドレスに対応するデータの読み出
しが完了している場合に、ＣＰＵは、第１のレジスタに
記憶されている比較結果のレジスタ値を読み出して外部
へ出力する（ステップ１０６）。
に対応するデータを読み出すまでステップ１０３〜１０
５を繰り返して実行し、データを読み出す毎に、その時
のリードデータと期待値とを比較する。そして、ステッ
プ１０４にて、最終アドレスに対応するデータの読み出
しが完了している場合に、ＣＰＵは、第１のレジスタに
記憶されている比較結果のレジスタ値を読み出して外部
へ出力する（ステップ１０６）。
【００１４】
【発明が解決しようとする課題】ところで、上述した従
来の試験方法には以下のような問題がある。第一従来例
では、外部の試験装置がＲＡＭに対して直接制御を行う
ため、試験のための端子が多数必要となる。このような
端子数の増加はチップサイズに与える影響を大きくす
る。また、この従来例では、速度の遅い試験装置では試
験時間をそれほど短縮することができないという問題が
あり、その他、試験装置の機能制限などにより、試験の
高速化が困難であった。
来の試験方法には以下のような問題がある。第一従来例
では、外部の試験装置がＲＡＭに対して直接制御を行う
ため、試験のための端子が多数必要となる。このような
端子数の増加はチップサイズに与える影響を大きくす
る。また、この従来例では、速度の遅い試験装置では試
験時間をそれほど短縮することができないという問題が
あり、その他、試験装置の機能制限などにより、試験の
高速化が困難であった。
【００１５】第二従来例では、専用の試験回路を用いて
試験を行うため、その試験回路にて予め定められている
方法でしか試験が行うことができないという問題を有し
ている。例えば、ＲＡＭの試験パターンとしては、チェ
ッカー試験、マーチ試験など多くの種類が提案されてい
るが、こうした多様な試験方法の全てに対応しようとす
る試験回路を構成すると回路規模が大きくなってしま
い、チップのコストが上昇する。
試験を行うため、その試験回路にて予め定められている
方法でしか試験が行うことができないという問題を有し
ている。例えば、ＲＡＭの試験パターンとしては、チェ
ッカー試験、マーチ試験など多くの種類が提案されてい
るが、こうした多様な試験方法の全てに対応しようとす
る試験回路を構成すると回路規模が大きくなってしま
い、チップのコストが上昇する。
【００１６】第三従来例では、上記したように、ＣＰＵ
は、ＲＡＭからデータを読み出す毎に、リードデータと
アドレスを外部へ出力する（図１０参照）、あるいは、
リードデータと期待値とを比較しその結果を保持する
（図１１参照）動作が必要である。このため、容量の大
きいＲＡＭでは試験時間が長くなり、検査コストが上昇
するという問題を有していた。
は、ＲＡＭからデータを読み出す毎に、リードデータと
アドレスを外部へ出力する（図１０参照）、あるいは、
リードデータと期待値とを比較しその結果を保持する
（図１１参照）動作が必要である。このため、容量の大
きいＲＡＭでは試験時間が長くなり、検査コストが上昇
するという問題を有していた。
【００１７】本発明は上記問題点を解決するためになさ
れたものであって、その目的はメモリ回路に対する試験
時間を短縮することのできる半導体装置を提供すること
にある。
れたものであって、その目的はメモリ回路に対する試験
時間を短縮することのできる半導体装置を提供すること
にある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明のように、半導体装置は、Ｃ
ＰＵ、冗長可能な構成を持つメモリ回路、比較レジス
タ、比較回路及び結果レジスタを同一チップ上に備えて
いる。比較回路は、メモリ回路のリード動作毎に、該メ
モリ回路が出力するリードデータと比較レジスタが出力
する期待値の各ビット値を比較し、その比較結果を結果
レジスタに格納する。これによれば、不良ビットが検出
される場合、該不良ビットを結果レジスタに保持された
比較結果に基づいて列単位で冗長ビットに置き換え可能
である。そして、このようなメモリ試験においては、Ｃ
ＰＵは、メモリ回路に対するライト動作／リード動作の
みを行うため、試験が高速に行われる。
め、請求項１に記載の発明のように、半導体装置は、Ｃ
ＰＵ、冗長可能な構成を持つメモリ回路、比較レジス
タ、比較回路及び結果レジスタを同一チップ上に備えて
いる。比較回路は、メモリ回路のリード動作毎に、該メ
モリ回路が出力するリードデータと比較レジスタが出力
する期待値の各ビット値を比較し、その比較結果を結果
レジスタに格納する。これによれば、不良ビットが検出
される場合、該不良ビットを結果レジスタに保持された
比較結果に基づいて列単位で冗長ビットに置き換え可能
である。そして、このようなメモリ試験においては、Ｃ
ＰＵは、メモリ回路に対するライト動作／リード動作の
みを行うため、試験が高速に行われる。
【００１９】請求項２，５に記載の発明のように、半導
体装置が複数のメモリ回路を搭載する場合に、ＣＰＵは
メモリ回路に対する読み出しを同時に行うため、各比較
回路では、それぞれ対応するメモリ回路から出力される
リードデータと期待値との比較が同時に行われる。従っ
て、メモリ回路を複数搭載する場合にも、１つのメモリ
回路を搭載する場合と略同じ時間で高速に試験を行うこ
とができる。
体装置が複数のメモリ回路を搭載する場合に、ＣＰＵは
メモリ回路に対する読み出しを同時に行うため、各比較
回路では、それぞれ対応するメモリ回路から出力される
リードデータと期待値との比較が同時に行われる。従っ
て、メモリ回路を複数搭載する場合にも、１つのメモリ
回路を搭載する場合と略同じ時間で高速に試験を行うこ
とができる。
【００２０】請求項３に記載の発明のように、半導体装
置は、ＣＰＵ、冗長可能な構成を持つメモリ回路、比較
レジスタ、比較回路及びアドレス保持回路を同一チップ
上に備えている。比較回路は、メモリ回路のリード動作
毎に、該メモリ回路が出力するリードデータと比較レジ
スタが出力する期待値の各ビット値を比較し、その結
果、互いのデータが異なる場合にはその時のアドレスを
保持するためのアドレス取り込み信号を生成する。これ
によれば、不良ビットが検出される場合、該不良ビット
をアドレス保持回路に保持されたアドレスに基づいて行
単位で冗長ビットに置き換え可能である。そして、この
ようなメモリ試験においては、ＣＰＵは、メモリ回路に
対するライト動作／リード動作のみを行うため、試験が
高速に行われる。
置は、ＣＰＵ、冗長可能な構成を持つメモリ回路、比較
レジスタ、比較回路及びアドレス保持回路を同一チップ
上に備えている。比較回路は、メモリ回路のリード動作
毎に、該メモリ回路が出力するリードデータと比較レジ
スタが出力する期待値の各ビット値を比較し、その結
果、互いのデータが異なる場合にはその時のアドレスを
保持するためのアドレス取り込み信号を生成する。これ
によれば、不良ビットが検出される場合、該不良ビット
をアドレス保持回路に保持されたアドレスに基づいて行
単位で冗長ビットに置き換え可能である。そして、この
ようなメモリ試験においては、ＣＰＵは、メモリ回路に
対するライト動作／リード動作のみを行うため、試験が
高速に行われる。
【００２１】請求項４に記載の発明のように、比較回路
は、リードデータと期待値の各ビット値の比較結果を結
果レジスタに格納するとともに、その比較の結果、互い
のデータが異なる場合にはその時のアドレスを保持する
ためのアドレス取り込み信号を生成する。これによれ
ば、不良ビットが検出される場合に、該不良ビットを行
単位及び列単位の少なくともいずれかで冗長ビットに置
き換え可能である。
は、リードデータと期待値の各ビット値の比較結果を結
果レジスタに格納するとともに、その比較の結果、互い
のデータが異なる場合にはその時のアドレスを保持する
ためのアドレス取り込み信号を生成する。これによれ
ば、不良ビットが検出される場合に、該不良ビットを行
単位及び列単位の少なくともいずれかで冗長ビットに置
き換え可能である。
【００２２】請求項６に記載の発明のように、比較回路
は、リードデータと期待値の各ビット値を比較した比較
結果をそれよりも小さいデータ幅を持つデータに変換し
て出力する符号化回路を備える。これによれば、結果レ
ジスタのビット数が減少されるため、回路規模を小さく
することが可能である。
は、リードデータと期待値の各ビット値を比較した比較
結果をそれよりも小さいデータ幅を持つデータに変換し
て出力する符号化回路を備える。これによれば、結果レ
ジスタのビット数が減少されるため、回路規模を小さく
することが可能である。
【００２３】請求項７に記載の発明のように、結果レジ
スタは、比較回路が出力する比較結果をメモリ回路のリ
ード動作毎に外部に出力するようにした。これによれ
ば、メモリ回路に予め形成した冗長ビットよりも不良ビ
ットが多い（冗長不可能である）場合には試験を途中で
取りやめることが可能であり、効率よく試験を行うこと
が可能である。
スタは、比較回路が出力する比較結果をメモリ回路のリ
ード動作毎に外部に出力するようにした。これによれ
ば、メモリ回路に予め形成した冗長ビットよりも不良ビ
ットが多い（冗長不可能である）場合には試験を途中で
取りやめることが可能であり、効率よく試験を行うこと
が可能である。
【００２４】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図３に従って説明す
る。
具体化した第一実施形態を図１〜図３に従って説明す
る。
【００２５】図１は、本実施形態の半導体装置のメモリ
試験に関わる部分を示す概略ブロック回路図である。こ
の半導体装置１１は、ＣＰＵ１２、メモリ回路としての
ＲＡＭ１３、比較レジスタ１４、比較回路１５、結果レ
ジスタ１６、出力回路１７を含み、これらは同一チップ
上に搭載されている。
試験に関わる部分を示す概略ブロック回路図である。こ
の半導体装置１１は、ＣＰＵ１２、メモリ回路としての
ＲＡＭ１３、比較レジスタ１４、比較回路１５、結果レ
ジスタ１６、出力回路１７を含み、これらは同一チップ
上に搭載されている。
【００２６】ＣＰＵ１２は、複数の信号線からなるバス
Ｂ１を介してＲＡＭ１３と接続されている。尚、バスＢ
１は、アドレスバス、データバス及びコントロールバス
を含む。
Ｂ１を介してＲＡＭ１３と接続されている。尚、バスＢ
１は、アドレスバス、データバス及びコントロールバス
を含む。
【００２７】ＲＡＭ１３のメモリセルアレイは、所定の
ビット数にて列単位（ビット線単位）で予め余分に設け
られる冗長ビットを含むように構成されている。従っ
て、ＲＡＭ１３は、不良ビットが検出される場合に、そ
の不良ビットをビット線単位で冗長ビットに置き換え可
能（冗長可能）である。尚、メモリセルアレイ及びその
冗長ビットの構成は一般的であるため、図面を省略す
る。
ビット数にて列単位（ビット線単位）で予め余分に設け
られる冗長ビットを含むように構成されている。従っ
て、ＲＡＭ１３は、不良ビットが検出される場合に、そ
の不良ビットをビット線単位で冗長ビットに置き換え可
能（冗長可能）である。尚、メモリセルアレイ及びその
冗長ビットの構成は一般的であるため、図面を省略す
る。
【００２８】このＲＡＭ１３は、バスＢ１を介して入力
されるＣＰＵ１２からのライト信号に応答して、メモリ
試験のためのライトデータをアドレス信号にて選択され
る領域（本実施形態ではｎビットのメモリセル）に記憶
する。詳しくは、ＣＰＵ１２は、ＲＡＭ１３の試験パタ
ーンを記述したプログラム（図示しないＲＯＭ又はＲＡ
Ｍ等に予め記憶されている）の実行に基づいて、所定の
データパターンを持つライトデータをＲＡＭ１３に書き
込む。尚、本実施形態では、ＣＰＵ１２は、ＲＡＭ１３
の全アドレスに対して、同一値のライトデータを書き込
む。
されるＣＰＵ１２からのライト信号に応答して、メモリ
試験のためのライトデータをアドレス信号にて選択され
る領域（本実施形態ではｎビットのメモリセル）に記憶
する。詳しくは、ＣＰＵ１２は、ＲＡＭ１３の試験パタ
ーンを記述したプログラム（図示しないＲＯＭ又はＲＡ
Ｍ等に予め記憶されている）の実行に基づいて、所定の
データパターンを持つライトデータをＲＡＭ１３に書き
込む。尚、本実施形態では、ＣＰＵ１２は、ＲＡＭ１３
の全アドレスに対して、同一値のライトデータを書き込
む。
【００２９】一方、ＲＡＭ１３は、バスＢ１を介して入
力されるＣＰＵ１２からのリード信号に応答して、アド
レス信号にて選択される領域からｎビットのデータ幅を
持つリードデータＤ１を出力する。
力されるＣＰＵ１２からのリード信号に応答して、アド
レス信号にて選択される領域からｎビットのデータ幅を
持つリードデータＤ１を出力する。
【００３０】比較レジスタ１４は、ＲＡＭ１３が出力す
るリードデータＤ１のビット数に対応する複数（本実施
形態ではリードデータＤ１がｎビットであるためｎ個）
のフリップフロップ（図示略）を含む。この比較レジス
タ１４には、ＣＰＵ１２からのリード信号によってＲＡ
Ｍ１３から読み出されるべき期待値データＤ２が格納さ
れる。具体的には、ＣＰＵ１２は、ＲＡＭ１３の全アド
レスに対して書き込んだライトデータと同一値のデータ
を期待値データＤ２として比較レジスタ１４に格納す
る。比較レジスタ１４は、ＣＰＵ１２からのリード信号
に応答してｎビットの期待値データＤ２を比較回路１５
に出力する。
るリードデータＤ１のビット数に対応する複数（本実施
形態ではリードデータＤ１がｎビットであるためｎ個）
のフリップフロップ（図示略）を含む。この比較レジス
タ１４には、ＣＰＵ１２からのリード信号によってＲＡ
Ｍ１３から読み出されるべき期待値データＤ２が格納さ
れる。具体的には、ＣＰＵ１２は、ＲＡＭ１３の全アド
レスに対して書き込んだライトデータと同一値のデータ
を期待値データＤ２として比較レジスタ１４に格納す
る。比較レジスタ１４は、ＣＰＵ１２からのリード信号
に応答してｎビットの期待値データＤ２を比較回路１５
に出力する。
【００３１】比較回路１５は、ＲＡＭ１３から読み出さ
れるｎビットのリードデータＤ１に対応して、該リード
データＤ１と期待値データＤ２の各ビット値を比較する
ｎ個の比較器（図１では省略）を含む。後述するよう
に、この比較回路１５は、リードデータＤ１と期待値デ
ータＤ２の各ビット値を、対応して配置された各比較器
にてそれぞれ比較し、ｎビットの比較結果データＤ３を
出力する。
れるｎビットのリードデータＤ１に対応して、該リード
データＤ１と期待値データＤ２の各ビット値を比較する
ｎ個の比較器（図１では省略）を含む。後述するよう
に、この比較回路１５は、リードデータＤ１と期待値デ
ータＤ２の各ビット値を、対応して配置された各比較器
にてそれぞれ比較し、ｎビットの比較結果データＤ３を
出力する。
【００３２】結果レジスタ１６は、その比較回路１５か
ら出力されるｎビットの比較結果データＤ３に対応する
ｎ個のフリップフロップ（図１では省略）を含み、ＣＰ
Ｕ１２からのリード信号に応答して、比較結果データＤ
３を保持する。
ら出力されるｎビットの比較結果データＤ３に対応する
ｎ個のフリップフロップ（図１では省略）を含み、ＣＰ
Ｕ１２からのリード信号に応答して、比較結果データＤ
３を保持する。
【００３３】ＣＰＵ１２は、バスＢ１を介して出力回路
１７と接続されている。出力回路１７は汎用のパラレル
又はシリアル出力回路であり、端子Ｔ１と接続されてい
る。ＣＰＵ１２は、バスＢ１、出力回路１７及び端子Ｔ
１を介して外部へデータを出力する。その端子Ｔ１に
は、試験時に試験装置１８が接続される。即ち、試験装
置１８は、半導体装置１１の通常動作に於いてＣＰＵ１
２と外部とを接続するために半導体装置１１に備えられ
た端子Ｔ１に接続される。従って、試験実施や試験結果
確認のために専用の端子を設ける必要がない。
１７と接続されている。出力回路１７は汎用のパラレル
又はシリアル出力回路であり、端子Ｔ１と接続されてい
る。ＣＰＵ１２は、バスＢ１、出力回路１７及び端子Ｔ
１を介して外部へデータを出力する。その端子Ｔ１に
は、試験時に試験装置１８が接続される。即ち、試験装
置１８は、半導体装置１１の通常動作に於いてＣＰＵ１
２と外部とを接続するために半導体装置１１に備えられ
た端子Ｔ１に接続される。従って、試験実施や試験結果
確認のために専用の端子を設ける必要がない。
【００３４】図２は、比較回路１５の具体的構成を示す
回路図である。尚、図は、比較回路１５に設けられるｎ
個の比較器２１のうちの１つを示すものであり、その他
の比較器においても同様に構成されている。
回路図である。尚、図は、比較回路１５に設けられるｎ
個の比較器２１のうちの１つを示すものであり、その他
の比較器においても同様に構成されている。
【００３５】比較回路１５において、比較器２１は排他
的論理和回路（以下、ＥＯＲ）２１ａ及び論理和回路
（以下、ＯＲ）２１ｂを備え、この比較器２１には、結
果レジスタ１６としてのフリップフロップ２２（ｎ個の
うちの１つ）が接続されている。
的論理和回路（以下、ＥＯＲ）２１ａ及び論理和回路
（以下、ＯＲ）２１ｂを備え、この比較器２１には、結
果レジスタ１６としてのフリップフロップ２２（ｎ個の
うちの１つ）が接続されている。
【００３６】ＥＯＲ２１ａは、一方の入力端子にＲＡＭ
１３からのリードデータＤ１を入力し、他方の入力端子
に比較レジスタ１４からの期待値データＤ２を入力す
る。ＯＲ２１ｂは、一方の入力端子にＥＯＲ２１ａの出
力信号を入力し、他方の入力端子にフリップフロップ２
２の出力信号を入力する。フリップフロップ２２は、Ｃ
ＰＵ１２からのリード信号に応答して、ＯＲ２１ｂの出
力信号を保持して出力する。また、フリップフロップ２
２は、リセット信号に応答してＬレベル（ビット値<０
>）の出力信号を出力する。
１３からのリードデータＤ１を入力し、他方の入力端子
に比較レジスタ１４からの期待値データＤ２を入力す
る。ＯＲ２１ｂは、一方の入力端子にＥＯＲ２１ａの出
力信号を入力し、他方の入力端子にフリップフロップ２
２の出力信号を入力する。フリップフロップ２２は、Ｃ
ＰＵ１２からのリード信号に応答して、ＯＲ２１ｂの出
力信号を保持して出力する。また、フリップフロップ２
２は、リセット信号に応答してＬレベル（ビット値<０
>）の出力信号を出力する。
【００３７】次に、この図２を参照しながら、比較回路
１５における各比較器２１の動作を詳述する。今、ＲＡ
Ｍ１３の先頭アドレスに対応するリードデータＤ１の読
み出しにあたり、フリップフロップ２２にはリセット信
号が入力される。フリップフロップ２２は、リセット信
号に応答してビット値<０>の信号を出力し、この出力信
号はＯＲ２１ｂの一方の入力として帰還される。
１５における各比較器２１の動作を詳述する。今、ＲＡ
Ｍ１３の先頭アドレスに対応するリードデータＤ１の読
み出しにあたり、フリップフロップ２２にはリセット信
号が入力される。フリップフロップ２２は、リセット信
号に応答してビット値<０>の信号を出力し、この出力信
号はＯＲ２１ｂの一方の入力として帰還される。
【００３８】ＲＡＭ１３からリードデータＤ１が読み出
されると、比較器２１において、ＥＯＲ２１ａは、期待
値データＤ２とリードデータＤ１の対応するビット値を
入力し、それらが一致する場合にＬレベル（ビット値<
０>）の信号を出力し、逆に一致しない場合にＨレベル
（ビット値<１>）の信号を出力する。これにより、ＯＲ
２１ｂは、期待値データＤ２とリードデータＤ１のビッ
ト値が一致する場合にＬレベル（ビット値<０>）の信号
を出力し、逆に一致しない場合にＨレベル（ビット値<
１>）の信号を出力する。その結果、フリップフロップ
２２は、リード信号に応答してＬレベル又はＨレベル
（ビット値<０>又は<１>）の信号を保持して出力し、こ
の出力信号はＯＲ２１ｂの一方の入力として帰還され
る。
されると、比較器２１において、ＥＯＲ２１ａは、期待
値データＤ２とリードデータＤ１の対応するビット値を
入力し、それらが一致する場合にＬレベル（ビット値<
０>）の信号を出力し、逆に一致しない場合にＨレベル
（ビット値<１>）の信号を出力する。これにより、ＯＲ
２１ｂは、期待値データＤ２とリードデータＤ１のビッ
ト値が一致する場合にＬレベル（ビット値<０>）の信号
を出力し、逆に一致しない場合にＨレベル（ビット値<
１>）の信号を出力する。その結果、フリップフロップ
２２は、リード信号に応答してＬレベル又はＨレベル
（ビット値<０>又は<１>）の信号を保持して出力し、こ
の出力信号はＯＲ２１ｂの一方の入力として帰還され
る。
【００３９】その後、比較器２１は、ＲＡＭ１３からリ
ードデータＤ１が読み出される毎にリードデータＤ１と
期待値データＤ２の対応するビット値を随時比較し、そ
の比較結果を対応するフリップフロップ２２にそれぞれ
格納する。
ードデータＤ１が読み出される毎にリードデータＤ１と
期待値データＤ２の対応するビット値を随時比較し、そ
の比較結果を対応するフリップフロップ２２にそれぞれ
格納する。
【００４０】尚、比較器２１は、リードデータＤ１と期
待値データＤ２の対応するビット値が一致しない場合に
は、それ以後は、比較結果に依らずビット値<１>の信号
を出力する。これにより、フリップフロップ２２は、リ
セット信号が入力されるまでビット値<１>の信号を保持
する。
待値データＤ２の対応するビット値が一致しない場合に
は、それ以後は、比較結果に依らずビット値<１>の信号
を出力する。これにより、フリップフロップ２２は、リ
セット信号が入力されるまでビット値<１>の信号を保持
する。
【００４１】このような比較動作により、比較回路１５
は、リードデータＤ１と期待値データＤ２の対応するビ
ット値が一致しないビット位置においては、ビット値<
１>を持つ比較結果データＤ３を出力する。従って、Ｒ
ＡＭ１３に不良ビットが存在する場合には、結果レジス
タ１６に保持された比較結果データＤ３に基づいて、ど
のビット位置に不良ビットが存在するか否かを判別する
ことができる。
は、リードデータＤ１と期待値データＤ２の対応するビ
ット値が一致しないビット位置においては、ビット値<
１>を持つ比較結果データＤ３を出力する。従って、Ｒ
ＡＭ１３に不良ビットが存在する場合には、結果レジス
タ１６に保持された比較結果データＤ３に基づいて、ど
のビット位置に不良ビットが存在するか否かを判別する
ことができる。
【００４２】図３は、ＲＡＭ１３の試験時におけるＣＰ
Ｕ１２の制御シーケンスを示すフローチャートである。
ＲＡＭ１３の試験において、まず、ＣＰＵ１２は、ＲＡ
Ｍ１３の全アドレス（全記憶領域）に対して同一値のラ
イトデータを書き込む（ステップ３１）。同時にＣＰＵ
１２は、各アドレスに対して書き込むライトデータと同
一値のデータ（即ち期待値データＤ２）を比較レジスタ
１４に格納する。
Ｕ１２の制御シーケンスを示すフローチャートである。
ＲＡＭ１３の試験において、まず、ＣＰＵ１２は、ＲＡ
Ｍ１３の全アドレス（全記憶領域）に対して同一値のラ
イトデータを書き込む（ステップ３１）。同時にＣＰＵ
１２は、各アドレスに対して書き込むライトデータと同
一値のデータ（即ち期待値データＤ２）を比較レジスタ
１４に格納する。
【００４３】ＲＡＭ１３に対するデータの書き込みが終
了すると、ＣＰＵ１２は、そのＲＡＭ１３の先頭アドレ
スに記憶されているデータから順次読み出しを行う（ス
テップ３２）。このＣＰＵ１２からのリード信号に基づ
いてＲＡＭ１３からリードデータＤ１が読み出される
と、比較回路１５は、期待値データＤ２とリードデータ
Ｄ１の比較を各比較器２１にて行い、その比較結果は結
果レジスタ１６に保持される。
了すると、ＣＰＵ１２は、そのＲＡＭ１３の先頭アドレ
スに記憶されているデータから順次読み出しを行う（ス
テップ３２）。このＣＰＵ１２からのリード信号に基づ
いてＲＡＭ１３からリードデータＤ１が読み出される
と、比較回路１５は、期待値データＤ２とリードデータ
Ｄ１の比較を各比較器２１にて行い、その比較結果は結
果レジスタ１６に保持される。
【００４４】次いで、ＣＰＵ１２は、ＲＡＭ１３の最終
アドレスに記憶されているデータを読み出したか否かを
判断する（ステップ３３）。その結果、最終アドレスに
対応するデータの読み出しが完了していない場合には、
ＣＰＵ１２は、先のアドレスをインクリメントし、それ
に対応するリードデータＤ１を読み出す（ステップ３
４）。そして、比較回路１５は、このリードデータＤ１
を前記と同様に期待値データＤ２と比較し、その比較結
果を結果レジスタ１６に保持する。
アドレスに記憶されているデータを読み出したか否かを
判断する（ステップ３３）。その結果、最終アドレスに
対応するデータの読み出しが完了していない場合には、
ＣＰＵ１２は、先のアドレスをインクリメントし、それ
に対応するリードデータＤ１を読み出す（ステップ３
４）。そして、比較回路１５は、このリードデータＤ１
を前記と同様に期待値データＤ２と比較し、その比較結
果を結果レジスタ１６に保持する。
【００４５】このようにして、ＣＰＵ１２は、最終アド
レスに対応するデータを読み出すまでステップ３３，３
４を繰り返し実行し、ステップ３３において、最終アド
レスに対応するリードデータＤ１の読み出しが完了して
いる場合には、結果レジスタ１６に保持されている比較
結果データＤ３を読み出す。そして、ＣＰＵ１２は、読
み出した比較結果データＤ３を出力回路１７を介して端
子Ｔ１と接続される外部の試験装置１８に出力する（ス
テップ３５）。
レスに対応するデータを読み出すまでステップ３３，３
４を繰り返し実行し、ステップ３３において、最終アド
レスに対応するリードデータＤ１の読み出しが完了して
いる場合には、結果レジスタ１６に保持されている比較
結果データＤ３を読み出す。そして、ＣＰＵ１２は、読
み出した比較結果データＤ３を出力回路１７を介して端
子Ｔ１と接続される外部の試験装置１８に出力する（ス
テップ３５）。
【００４６】以上、このような試験によって、ＲＡＭ１
３の不良ビットが検出される場合には、その不良ビット
が結果レジスタ１６から読み出された比較結果データＤ
３に基づいてビット線単位で置き換えられる。
３の不良ビットが検出される場合には、その不良ビット
が結果レジスタ１６から読み出された比較結果データＤ
３に基づいてビット線単位で置き換えられる。
【００４７】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）ＲＡＭ１３の試験において、ＣＰＵ１２は、ＲＡ
Ｍ１３に対するデータの書き込み／読み出しを行う。比
較回路１５は、ＣＰＵ１２がＲＡＭ１３からリードデー
タＤ１を読み出す毎に、該リードデータＤ１と期待値デ
ータＤ２とを比較し、その比較結果を結果レジスタ１６
に格納する。そして、ＣＰＵ１２は、ＲＡＭ１３の全ア
ドレスに対するリードデータＤ１の読み出しを終了する
と、結果レジスタ１６から比較結果データＤ３を読み出
して外部へ出力する。このような試験方法では、ＣＰＵ
１２は、ＲＡＭ１３からのデータ読み出し毎における外
部へのデータ出力や、データ比較及び比較結果の保持等
の処理が不要であるため、ＲＡＭ１３の試験を高速に行
うことが可能である。
ば、以下の効果を奏する。 （１）ＲＡＭ１３の試験において、ＣＰＵ１２は、ＲＡ
Ｍ１３に対するデータの書き込み／読み出しを行う。比
較回路１５は、ＣＰＵ１２がＲＡＭ１３からリードデー
タＤ１を読み出す毎に、該リードデータＤ１と期待値デ
ータＤ２とを比較し、その比較結果を結果レジスタ１６
に格納する。そして、ＣＰＵ１２は、ＲＡＭ１３の全ア
ドレスに対するリードデータＤ１の読み出しを終了する
と、結果レジスタ１６から比較結果データＤ３を読み出
して外部へ出力する。このような試験方法では、ＣＰＵ
１２は、ＲＡＭ１３からのデータ読み出し毎における外
部へのデータ出力や、データ比較及び比較結果の保持等
の処理が不要であるため、ＲＡＭ１３の試験を高速に行
うことが可能である。
【００４８】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図４に従って説明する。図４は、本実
施形態の半導体装置のメモリ試験に関わる部分を示す概
略ブロック回路図である。
た第二実施形態を図４に従って説明する。図４は、本実
施形態の半導体装置のメモリ試験に関わる部分を示す概
略ブロック回路図である。
【００４９】半導体装置４１は、ＣＰＵ４２、アドレス
デコーダ４３、メモリ回路としての複数（図では２つ）
の第１及び第２のＲＡＭ４４，４５、比較レジスタ４
６、第１及び第２の比較回路４７，４８、第１及び第２
の結果レジスタ４９，５０を含み、これらは同一チップ
上に搭載されている。尚、第１及び第２のＲＡＭ４４，
４５は、第一実施形態と同様に冗長可能な構成を持つ。
デコーダ４３、メモリ回路としての複数（図では２つ）
の第１及び第２のＲＡＭ４４，４５、比較レジスタ４
６、第１及び第２の比較回路４７，４８、第１及び第２
の結果レジスタ４９，５０を含み、これらは同一チップ
上に搭載されている。尚、第１及び第２のＲＡＭ４４，
４５は、第一実施形態と同様に冗長可能な構成を持つ。
【００５０】ＣＰＵ４２は、複数の信号線からなるバス
Ｂ２を介して第１及び第２のＲＡＭ４４，４５と接続さ
れている。尚、バスＢ２は、アドレスバス、データバス
及びコントロールバスを含む。
Ｂ２を介して第１及び第２のＲＡＭ４４，４５と接続さ
れている。尚、バスＢ２は、アドレスバス、データバス
及びコントロールバスを含む。
【００５１】そのアドレスバスにはアドレスデコーダ４
３が接続されている。アドレスデコーダ４３にはＣＰＵ
４２が出力するアドレス信号ＡＤＤが入力される。ま
た、アドレスデコーダ４３には外部からテストモード信
号ＴＥＳＴが入力される。
３が接続されている。アドレスデコーダ４３にはＣＰＵ
４２が出力するアドレス信号ＡＤＤが入力される。ま
た、アドレスデコーダ４３には外部からテストモード信
号ＴＥＳＴが入力される。
【００５２】アドレスデコーダ４３は、テストモード信
号ＴＥＳＴに基づいてその時々のモードが通常モードか
テストモードかを判断する。そして、アドレスデコーダ
４３は、アドレス信号ＡＤＤをデコードし、判断したモ
ードに応じて第１及び第２のＲＡＭ４４，４５を選択す
るための選択信号ＳＥＬ１，ＳＥＬ２を生成する。
号ＴＥＳＴに基づいてその時々のモードが通常モードか
テストモードかを判断する。そして、アドレスデコーダ
４３は、アドレス信号ＡＤＤをデコードし、判断したモ
ードに応じて第１及び第２のＲＡＭ４４，４５を選択す
るための選択信号ＳＥＬ１，ＳＥＬ２を生成する。
【００５３】通常モードにおいて、アドレスデコーダ４
３は、ＣＰＵ４２がアクセスする第１及び第２のＲＡＭ
４４，４５のうちの何れか１つを選択するための選択信
号ＳＥＬ１，ＳＥＬ２を、そのＣＰＵ４２が出力するア
ドレス信号ＡＤＤに基づいて生成する。本実施形態で
は、第１及び第２のＲＡＭ４４，４５は、所定のビット
数で構成されるアドレス信号ＡＤＤのうち、上位１ビッ
トのビット値に基づいて何れか一つが選択されるように
設定されている。従って、アドレスデコーダ４３は、ア
ドレス信号ＡＤＤの上位１ビットをデコードして選択信
号ＳＥＬ１，ＳＥＬ２を生成する。
３は、ＣＰＵ４２がアクセスする第１及び第２のＲＡＭ
４４，４５のうちの何れか１つを選択するための選択信
号ＳＥＬ１，ＳＥＬ２を、そのＣＰＵ４２が出力するア
ドレス信号ＡＤＤに基づいて生成する。本実施形態で
は、第１及び第２のＲＡＭ４４，４５は、所定のビット
数で構成されるアドレス信号ＡＤＤのうち、上位１ビッ
トのビット値に基づいて何れか一つが選択されるように
設定されている。従って、アドレスデコーダ４３は、ア
ドレス信号ＡＤＤの上位１ビットをデコードして選択信
号ＳＥＬ１，ＳＥＬ２を生成する。
【００５４】例えば、ＣＰＵ４２が第１のＲＡＭ４４を
アクセスする場合、アドレスデコーダ４３は、ＣＰＵ４
２が出力するアドレス信号ＡＤＤの上位１ビットをデコ
ードして、第１のＲＡＭ４４に対応するＨレベルの選択
信号ＳＥＬ１を出力する。第１のＲＡＭ４４は、そのＨ
レベルの選択信号ＳＥＬ１に基づいて、ＣＰＵ４２のア
クセスに対して応答する。
アクセスする場合、アドレスデコーダ４３は、ＣＰＵ４
２が出力するアドレス信号ＡＤＤの上位１ビットをデコ
ードして、第１のＲＡＭ４４に対応するＨレベルの選択
信号ＳＥＬ１を出力する。第１のＲＡＭ４４は、そのＨ
レベルの選択信号ＳＥＬ１に基づいて、ＣＰＵ４２のア
クセスに対して応答する。
【００５５】テストモードにおいて、アドレスデコーダ
４３は、ＣＰＵ４２が第１及び第２のＲＡＭ４４，４５
のうちの何れか一つをアクセスする場合、両ＲＡＭ４
４，４５を同時に選択するように選択信号ＳＥＬ１，Ｓ
ＥＬ２を生成する。
４３は、ＣＰＵ４２が第１及び第２のＲＡＭ４４，４５
のうちの何れか一つをアクセスする場合、両ＲＡＭ４
４，４５を同時に選択するように選択信号ＳＥＬ１，Ｓ
ＥＬ２を生成する。
【００５６】例えば、本実施形態では、ＣＰＵ４２が実
行する両ＲＡＭ４４，４５の試験パターンを記述したプ
ログラム（図示しないＲＯＭや不揮発性ＲＡＭ等に予め
記憶されている）には、そのメモリ試験において第１の
ＲＡＭ４４をアクセスするように設定されている。即
ち、アドレスデコーダ４３は、テストモード時に第１の
ＲＡＭ４４に対応するＨレベルの選択信号ＳＥＬ１を出
力する場合に、第２のＲＡＭ４５に対応するＨレベルの
選択信号ＳＥＬ２を同時に出力する。
行する両ＲＡＭ４４，４５の試験パターンを記述したプ
ログラム（図示しないＲＯＭや不揮発性ＲＡＭ等に予め
記憶されている）には、そのメモリ試験において第１の
ＲＡＭ４４をアクセスするように設定されている。即
ち、アドレスデコーダ４３は、テストモード時に第１の
ＲＡＭ４４に対応するＨレベルの選択信号ＳＥＬ１を出
力する場合に、第２のＲＡＭ４５に対応するＨレベルの
選択信号ＳＥＬ２を同時に出力する。
【００５７】第１及び第２のＲＡＭ４４，４５は、Ｈレ
ベルの選択信号ＳＥＬ１，ＳＥＬ２にそれぞれ応答して
書き込み動作／読み出し動作を行う。そのライト動作に
おいて、第１及び第２のＲＡＭ４４，４５は、バスＢ２
を介して入力されるＣＰＵ４２からのライト信号に応答
して、メモリ試験のための所定のデータパターンを持つ
データをアドレス信号ＡＤＤにて選択される領域（ｎビ
ットのメモリセル）に記憶する。尚、本実施形態では、
第１及び第２のＲＡＭ４４，４５の全アドレスに対し
て、同一値のライトデータが書き込まれる。
ベルの選択信号ＳＥＬ１，ＳＥＬ２にそれぞれ応答して
書き込み動作／読み出し動作を行う。そのライト動作に
おいて、第１及び第２のＲＡＭ４４，４５は、バスＢ２
を介して入力されるＣＰＵ４２からのライト信号に応答
して、メモリ試験のための所定のデータパターンを持つ
データをアドレス信号ＡＤＤにて選択される領域（ｎビ
ットのメモリセル）に記憶する。尚、本実施形態では、
第１及び第２のＲＡＭ４４，４５の全アドレスに対し
て、同一値のライトデータが書き込まれる。
【００５８】一方、第１及び第２のＲＡＭ４４，４５
は、バスＢ２を介して入力されるＣＰＵ４２からのリー
ド信号に応答して、アドレス信号ＡＤＤにて選択される
領域からｎビットのデータ幅を持つリードデータＤ４，
Ｄ５をそれぞれ出力する。
は、バスＢ２を介して入力されるＣＰＵ４２からのリー
ド信号に応答して、アドレス信号ＡＤＤにて選択される
領域からｎビットのデータ幅を持つリードデータＤ４，
Ｄ５をそれぞれ出力する。
【００５９】比較レジスタ４６は、第一実施形態と同
様、第１及び第２のＲＡＭ４４，４５が出力するｎビッ
トのリードデータＤ４，Ｄ５に対応するｎ個のフリップ
フロップ（図示略）から構成される。この比較レジスタ
４６には、両ＲＡＭ４４，４５から読み出されるべき期
待値データＤ６、即ち両ＲＡＭ４４，４５の全アドレス
に対して書き込まれたライトデータと同一値のデータが
格納される。そして、比較レジスタ４６は、ＣＰＵ４２
からのリード信号に応答してｎビットの期待値データＤ
６を出力する。
様、第１及び第２のＲＡＭ４４，４５が出力するｎビッ
トのリードデータＤ４，Ｄ５に対応するｎ個のフリップ
フロップ（図示略）から構成される。この比較レジスタ
４６には、両ＲＡＭ４４，４５から読み出されるべき期
待値データＤ６、即ち両ＲＡＭ４４，４５の全アドレス
に対して書き込まれたライトデータと同一値のデータが
格納される。そして、比較レジスタ４６は、ＣＰＵ４２
からのリード信号に応答してｎビットの期待値データＤ
６を出力する。
【００６０】第１及び第２の比較回路４７，４８は、第
一実施形態と同様に、第１及び第２のＲＡＭ４４，４５
から読み出されるｎビットのリードデータＤ４，Ｄ５に
対応するｎ個の比較器（図示略）から構成される。そし
て、各比較回路４７，４８は、リードデータＤ４，Ｄ５
と期待値データＤ６の各ビット値をそれぞれ対応する比
較器にてそれぞれ比較し、ｎビットの比較結果データＤ
７，Ｄ８を出力する。
一実施形態と同様に、第１及び第２のＲＡＭ４４，４５
から読み出されるｎビットのリードデータＤ４，Ｄ５に
対応するｎ個の比較器（図示略）から構成される。そし
て、各比較回路４７，４８は、リードデータＤ４，Ｄ５
と期待値データＤ６の各ビット値をそれぞれ対応する比
較器にてそれぞれ比較し、ｎビットの比較結果データＤ
７，Ｄ８を出力する。
【００６１】同様に、第１及び第２の結果レジスタ４
９，５０は、第１及び第２の比較回路４７，４８から出
力されるｎビットの比較結果データＤ７，Ｄ８に対応す
るｎ個のフリップフロップ（図示略）から構成される。
各結果レジスタ４９，５０は、ＣＰＵ４２からのリード
信号に応答して、比較結果データＤ７，Ｄ８をそれぞれ
保持する。
９，５０は、第１及び第２の比較回路４７，４８から出
力されるｎビットの比較結果データＤ７，Ｄ８に対応す
るｎ個のフリップフロップ（図示略）から構成される。
各結果レジスタ４９，５０は、ＣＰＵ４２からのリード
信号に応答して、比較結果データＤ７，Ｄ８をそれぞれ
保持する。
【００６２】そして、ＣＰＵ４２は、前記同様に第１及
び第２のＲＡＭ４４，４５の最終アドレスに対応するリ
ードデータＤ４，Ｄ５の読み出し終了後、各結果レジス
タ４９，５０に保持されている比較結果データＤ７，Ｄ
８を読み出し、それらを出力回路を介して外部の試験装
置（何れも本実施形態では図示略）に出力する。
び第２のＲＡＭ４４，４５の最終アドレスに対応するリ
ードデータＤ４，Ｄ５の読み出し終了後、各結果レジス
タ４９，５０に保持されている比較結果データＤ７，Ｄ
８を読み出し、それらを出力回路を介して外部の試験装
置（何れも本実施形態では図示略）に出力する。
【００６３】尚、第１及び第２の比較回路４７，４８に
設けられる各比較器、第１及び第２の結果レジスタ４
９，５０のフリップフロップは、第一実施形態のそれら
と同様に構成されているため、本実施形態では説明を省
略する（図２参照）。
設けられる各比較器、第１及び第２の結果レジスタ４
９，５０のフリップフロップは、第一実施形態のそれら
と同様に構成されているため、本実施形態では説明を省
略する（図２参照）。
【００６４】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。（１）半導体装置４１に複数
（本実施形態では２つ）のＲＡＭ４４，４５が搭載され
る場合であっても、ＣＰＵ４２は、ＲＡＭ４４，４５に
対する読み出しを同時に行うため、その読み出しにかか
る時間を１つのＲＡＭしかない時と略同じにすることが
できる。従って、複数のＲＡＭ搭載時にも高速にメモリ
試験を行うことが可能である。
ば、以下の効果を奏する。（１）半導体装置４１に複数
（本実施形態では２つ）のＲＡＭ４４，４５が搭載され
る場合であっても、ＣＰＵ４２は、ＲＡＭ４４，４５に
対する読み出しを同時に行うため、その読み出しにかか
る時間を１つのＲＡＭしかない時と略同じにすることが
できる。従って、複数のＲＡＭ搭載時にも高速にメモリ
試験を行うことが可能である。
【００６５】（第三実施形態）以下、本発明を具体化し
た第三実施形態を図５〜図７に従って説明する。図５
は、本実施形態の半導体装置のメモリ試験に関わる部分
を示す概略ブロック回路図である。
た第三実施形態を図５〜図７に従って説明する。図５
は、本実施形態の半導体装置のメモリ試験に関わる部分
を示す概略ブロック回路図である。
【００６６】半導体装置５１は、ＣＰＵ５２、メモリ回
路としてのＲＡＭ５３、比較レジスタ５４、比較回路５
５、結果レジスタ５６を含み、これらは同一チップ上に
搭載されている。
路としてのＲＡＭ５３、比較レジスタ５４、比較回路５
５、結果レジスタ５６を含み、これらは同一チップ上に
搭載されている。
【００６７】本実施形態において、ＲＡＭ５３は、１ビ
ットの不良ビットに対して冗長可能に構成されている。
また、本実施形態のＲＡＭ５３は、ＣＰＵ５２からのリ
ード信号に応答して、アドレス信号にて選択される領域
から例えば１６ビットのデータ幅を持つリードデータＤ
９を出力する。
ットの不良ビットに対して冗長可能に構成されている。
また、本実施形態のＲＡＭ５３は、ＣＰＵ５２からのリ
ード信号に応答して、アドレス信号にて選択される領域
から例えば１６ビットのデータ幅を持つリードデータＤ
９を出力する。
【００６８】比較レジスタ５４は、そのＲＡＭ５３から
読み出される１６ビットのリードデータＤ９に対応する
１６個のフリップフロップ（図示略）から構成され、こ
の比較レジスタ５４には期待値データＤ１０（１６ビッ
ト）が格納される。この期待値データＤ１０は、ＣＰＵ
５２がＲＡＭ５３の全アドレスに対して書き込むライト
データと同一値のデータである。
読み出される１６ビットのリードデータＤ９に対応する
１６個のフリップフロップ（図示略）から構成され、こ
の比較レジスタ５４には期待値データＤ１０（１６ビッ
ト）が格納される。この期待値データＤ１０は、ＣＰＵ
５２がＲＡＭ５３の全アドレスに対して書き込むライト
データと同一値のデータである。
【００６９】比較回路５５は、ＲＡＭ５３が出力する１
６ビットのリードデータＤ９と比較レジスタ５４が出力
する１６ビットの期待値データＤ１０とを比較し、その
比較結果を所定のビット数に変換して生成した比較結果
データＤ１１を結果レジスタ５６に出力する。尚、本実
施形態では、比較回路５５は、リードデータＤ９と期待
値データＤ１０の比較結果を例えば５ビットの比較結果
データＤ１１に変換して出力する。
６ビットのリードデータＤ９と比較レジスタ５４が出力
する１６ビットの期待値データＤ１０とを比較し、その
比較結果を所定のビット数に変換して生成した比較結果
データＤ１１を結果レジスタ５６に出力する。尚、本実
施形態では、比較回路５５は、リードデータＤ９と期待
値データＤ１０の比較結果を例えば５ビットの比較結果
データＤ１１に変換して出力する。
【００７０】結果レジスタ５６は、その比較回路５５が
出力する５ビットの比較結果データＤ１１をＣＰＵ５２
からのリード信号に基づいて保持して出力し、この結果
レジスタ５６の出力信号は比較回路５５に帰還される。
そして、ＣＰＵ５２は、第一実施形態と同様、ＲＡＭ５
３からのリードデータＤ９の読み出し終了後、結果レジ
スタ５６に保持されている比較結果データＤ１１を読み
出し、それを出力回路を介して外部の試験装置（何れも
本実施形態では図示略）に出力する。
出力する５ビットの比較結果データＤ１１をＣＰＵ５２
からのリード信号に基づいて保持して出力し、この結果
レジスタ５６の出力信号は比較回路５５に帰還される。
そして、ＣＰＵ５２は、第一実施形態と同様、ＲＡＭ５
３からのリードデータＤ９の読み出し終了後、結果レジ
スタ５６に保持されている比較結果データＤ１１を読み
出し、それを出力回路を介して外部の試験装置（何れも
本実施形態では図示略）に出力する。
【００７１】図６は、図５の比較回路５５の具体的構成
を示すブロック回路図である。比較回路５５は、ＲＡＭ
５３が出力する１６ビットのリードデータＤ９に対応す
る比較器６１（即ち比較器６１は１６個の演算回路（図
示略）を含む）と、その比較器６１から出力されるデー
タを５ビットに変換して比較結果データＤ１１を出力す
る符号化回路６２とを備える。
を示すブロック回路図である。比較回路５５は、ＲＡＭ
５３が出力する１６ビットのリードデータＤ９に対応す
る比較器６１（即ち比較器６１は１６個の演算回路（図
示略）を含む）と、その比較器６１から出力されるデー
タを５ビットに変換して比較結果データＤ１１を出力す
る符号化回路６２とを備える。
【００７２】比較器６１は、ＲＡＭ５３からリードデー
タＤ９が読み出される毎に、該リードデータＤ９と期待
値データＤ１０との対応するビット値をそれぞれ比較
し、その結果を１６ビットで出力する。具体的には、比
較器６１は、互いのビット値が一致する場合、その位置
にてビット値<０>を持つデータを出力し、逆に一致しな
い場合、その位置にてビット値<１>を持つデータを出力
する。
タＤ９が読み出される毎に、該リードデータＤ９と期待
値データＤ１０との対応するビット値をそれぞれ比較
し、その結果を１６ビットで出力する。具体的には、比
較器６１は、互いのビット値が一致する場合、その位置
にてビット値<０>を持つデータを出力し、逆に一致しな
い場合、その位置にてビット値<１>を持つデータを出力
する。
【００７３】符号化回路６２は、読み出し毎に比較器６
１から出力される１６ビットのデータを５ビットに符号
化して比較結果データＤ１１を生成し、それを結果レジ
スタ５６に出力する。尚、本実施形態では、符号化回路
６２は、ＲＡＭ５３が不良ビットを含むか否か、また不
良ビットを含む場合にどのビット位置であるか、さらに
は不良ビットを２ビット以上含むか否かを識別可能とす
るように比較結果データＤ１１を生成する。
１から出力される１６ビットのデータを５ビットに符号
化して比較結果データＤ１１を生成し、それを結果レジ
スタ５６に出力する。尚、本実施形態では、符号化回路
６２は、ＲＡＭ５３が不良ビットを含むか否か、また不
良ビットを含む場合にどのビット位置であるか、さらに
は不良ビットを２ビット以上含むか否かを識別可能とす
るように比較結果データＤ１１を生成する。
【００７４】図７は、その符号化した比較結果データＤ
１１の例を示す説明図である。本実施形態において、符
号化回路６２は、ＲＡＭ５３に不良ビットが含まれない
場合には（リードデータＤ９と期待値データＤ１０のビ
ット値が全て一致する）、例えば各ビット値を<０００
００>とするように比較結果データＤ１１を生成する。
１１の例を示す説明図である。本実施形態において、符
号化回路６２は、ＲＡＭ５３に不良ビットが含まれない
場合には（リードデータＤ９と期待値データＤ１０のビ
ット値が全て一致する）、例えば各ビット値を<０００
００>とするように比較結果データＤ１１を生成する。
【００７５】また、符号化回路６２は、ＲＡＭ５３に不
良ビットが１ビット含まれる場合には（リードデータＤ
９と期待値データＤ１０のビット値が１個所で不一致で
ある）、例えば最上位のビット値を<１>とし、それより
下位の４ビットが不良ビットの個所に対応するビット値
を持つように比較結果データＤ１１を生成する。例え
ば、１６ビットのリードデータＤ９のうち、最下位ビッ
ト（図中ビット０）に不良ビットが含まれている場合、
符号化回路６２は、各ビット値を<１００００>とするよ
うに比較結果データＤ１１を生成する。
良ビットが１ビット含まれる場合には（リードデータＤ
９と期待値データＤ１０のビット値が１個所で不一致で
ある）、例えば最上位のビット値を<１>とし、それより
下位の４ビットが不良ビットの個所に対応するビット値
を持つように比較結果データＤ１１を生成する。例え
ば、１６ビットのリードデータＤ９のうち、最下位ビッ
ト（図中ビット０）に不良ビットが含まれている場合、
符号化回路６２は、各ビット値を<１００００>とするよ
うに比較結果データＤ１１を生成する。
【００７６】また、符号化回路６２は、ＲＡＭ５３に不
良ビットが２ビット以上含まれる場合には（リードデー
タＤ９と期待値データＤ１０のビット値が２個所以上で
不一致である）、例えば各ビット値を<０１１１１>とす
るように比較結果データＤ１１を生成する。
良ビットが２ビット以上含まれる場合には（リードデー
タＤ９と期待値データＤ１０のビット値が２個所以上で
不一致である）、例えば各ビット値を<０１１１１>とす
るように比較結果データＤ１１を生成する。
【００７７】結果レジスタ５６は、こうして符号化され
た５ビットの比較結果データＤ１１に対応する５個のフ
リップフロップ（図示略）から構成され、その比較結果
データＤ１１をＣＰＵ５２からのリード信号に基づいて
保持する。
た５ビットの比較結果データＤ１１に対応する５個のフ
リップフロップ（図示略）から構成され、その比較結果
データＤ１１をＣＰＵ５２からのリード信号に基づいて
保持する。
【００７８】尚、本実施形態では、説明の簡略化のた
め、ＲＡＭ５３が１ビットの不良ビットに対して冗長可
能な場合について説明したが、それのみに限定されず、
２ビット以上の不良ビットに対して冗長可能としてもよ
い。例えば、本実施形態において、ＲＡＭ５３が２ビッ
トの不良ビットに対して冗長可能な構成を持つ場合に
は、符号化回路６２は、比較器６１から出力される１６
ビットのデータを６ビットのデータに変換するように構
成する。
め、ＲＡＭ５３が１ビットの不良ビットに対して冗長可
能な場合について説明したが、それのみに限定されず、
２ビット以上の不良ビットに対して冗長可能としてもよ
い。例えば、本実施形態において、ＲＡＭ５３が２ビッ
トの不良ビットに対して冗長可能な構成を持つ場合に
は、符号化回路６２は、比較器６１から出力される１６
ビットのデータを６ビットのデータに変換するように構
成する。
【００７９】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）比較回路５５は、リードデータＤ９と期待値デー
タＤ１０の各ビット値を比較器６１にて比較し、その比
較器６１から出力される１６ビットのデータ幅を持つ比
較結果データＤ１１を符号化回路６２にて５ビットに符
号化して出力する。これにより、第一及び第二実施形態
に比べて結果レジスタ５６で保持するデータのビット数
（即ちフリップフロップの数）を減らすことができるた
め、回路規模を小さくすることができる。従って、チッ
プコストの上昇が抑止される。
ば、以下の効果を奏する。 （１）比較回路５５は、リードデータＤ９と期待値デー
タＤ１０の各ビット値を比較器６１にて比較し、その比
較器６１から出力される１６ビットのデータ幅を持つ比
較結果データＤ１１を符号化回路６２にて５ビットに符
号化して出力する。これにより、第一及び第二実施形態
に比べて結果レジスタ５６で保持するデータのビット数
（即ちフリップフロップの数）を減らすことができるた
め、回路規模を小さくすることができる。従って、チッ
プコストの上昇が抑止される。
【００８０】（第四実施形態）以下、本発明を具体化し
た第四実施形態を図８に従って説明する。図８は、本実
施形態の半導体装置のメモリ試験に関わる部分を示す概
略ブロック回路図である。
た第四実施形態を図８に従って説明する。図８は、本実
施形態の半導体装置のメモリ試験に関わる部分を示す概
略ブロック回路図である。
【００８１】半導体装置７１は、ＣＰＵ７２、メモリ回
路としてのＲＡＭ７３、比較レジスタ７４、比較回路７
５、不良アドレス保持回路７６を含み、これらは同一チ
ップ上に搭載されている。
路としてのＲＡＭ７３、比較レジスタ７４、比較回路７
５、不良アドレス保持回路７６を含み、これらは同一チ
ップ上に搭載されている。
【００８２】ＲＡＭ７３は、所定のビット数にて行単位
（ワード線単位）で予め余分に設けられる冗長ビットを
含むように構成され、ＣＰＵ７２からのリード信号に基
づいてｎビットのデータ幅を持つリードデータＤ１２を
出力する。
（ワード線単位）で予め余分に設けられる冗長ビットを
含むように構成され、ＣＰＵ７２からのリード信号に基
づいてｎビットのデータ幅を持つリードデータＤ１２を
出力する。
【００８３】また、第一実施形態と同様に比較レジスタ
７４は、そのｎビットのリードデータＤ１２に対応する
ｎ個のフリップフロップ（図示略）を含み、この比較レ
ジスタ７４には期待値データＤ１３が格納される。本実
施形態において、この期待値データＤ１３は、ＲＡＭ７
３の全アドレスに対して書き込まれるライトデータと同
一値のデータである。
７４は、そのｎビットのリードデータＤ１２に対応する
ｎ個のフリップフロップ（図示略）を含み、この比較レ
ジスタ７４には期待値データＤ１３が格納される。本実
施形態において、この期待値データＤ１３は、ＲＡＭ７
３の全アドレスに対して書き込まれるライトデータと同
一値のデータである。
【００８４】比較回路７５は、ＲＡＭ７３が出力するｎ
ビットのリードデータＤ１２と期待値データＤ１３のビ
ット値を比較器（図示略）にて比較し、互いのデータの
対応するビット値が不一致である場合にアドレス取り込
み信号Ｄ１４を生成する。
ビットのリードデータＤ１２と期待値データＤ１３のビ
ット値を比較器（図示略）にて比較し、互いのデータの
対応するビット値が不一致である場合にアドレス取り込
み信号Ｄ１４を生成する。
【００８５】不良アドレス保持回路７６は、比較回路７
５からのアドレス取り込み信号Ｄ１４に応答して、ＣＰ
Ｕ７２から出力されるアドレス信号をラッチする。尚、
本実施形態において、不良アドレス保持回路７６は、ア
ドレス取り込み信号Ｄ１４に応答して、その時にＲＡＭ
７３から読み出されたリードデータＤ１２の例えばロウ
アドレスを保持する。その後、この不良アドレス保持回
路７６に保持されたロウアドレスは、ＲＡＭ７３からリ
ードデータＤ１２が全て読み出された後、ＣＰＵ７２に
より読み出され、出力回路を介して外部の試験装置（何
れも本実施形態では図示略）に出力される。
５からのアドレス取り込み信号Ｄ１４に応答して、ＣＰ
Ｕ７２から出力されるアドレス信号をラッチする。尚、
本実施形態において、不良アドレス保持回路７６は、ア
ドレス取り込み信号Ｄ１４に応答して、その時にＲＡＭ
７３から読み出されたリードデータＤ１２の例えばロウ
アドレスを保持する。その後、この不良アドレス保持回
路７６に保持されたロウアドレスは、ＲＡＭ７３からリ
ードデータＤ１２が全て読み出された後、ＣＰＵ７２に
より読み出され、出力回路を介して外部の試験装置（何
れも本実施形態では図示略）に出力される。
【００８６】以上、このような試験により、ＲＡＭ７３
の不良ビットが検出される場合には、その不良ビットが
不良アドレス保持回路７６から読み出されたロウアドレ
スに基づいてワード線単位で置き換えられる。
の不良ビットが検出される場合には、その不良ビットが
不良アドレス保持回路７６から読み出されたロウアドレ
スに基づいてワード線単位で置き換えられる。
【００８７】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）不良アドレス保持回路７６は、不良ビットを含む
リードデータＤ１２のアドレス信号（ロウアドレス）を
比較回路７５からのアドレス取り込み信号Ｄ１４をトリ
ガとして取り込む。その後、この不良アドレス保持回路
７６に保持されたロウアドレスは、ＲＡＭ７３からの全
データの読み出し終了後にＣＰＵ７２にて読み出され
る。このような試験方法では、ＣＰＵ７２は、ＲＡＭ７
３からのデータ読み出し毎における外部試験装置へのア
ドレス出力等の処理が不要であるため、ＲＡＭ７３の試
験を高速に行うことが可能である。
ば、以下の効果を奏する。 （１）不良アドレス保持回路７６は、不良ビットを含む
リードデータＤ１２のアドレス信号（ロウアドレス）を
比較回路７５からのアドレス取り込み信号Ｄ１４をトリ
ガとして取り込む。その後、この不良アドレス保持回路
７６に保持されたロウアドレスは、ＲＡＭ７３からの全
データの読み出し終了後にＣＰＵ７２にて読み出され
る。このような試験方法では、ＣＰＵ７２は、ＲＡＭ７
３からのデータ読み出し毎における外部試験装置へのア
ドレス出力等の処理が不要であるため、ＲＡＭ７３の試
験を高速に行うことが可能である。
【００８８】（第五実施形態）以下、本発明を具体化し
た第五実施形態を図９に従って説明する。図９は、本実
施形態の半導体装置のメモリ試験に関わる部分を示す概
略ブロック回路図である。
た第五実施形態を図９に従って説明する。図９は、本実
施形態の半導体装置のメモリ試験に関わる部分を示す概
略ブロック回路図である。
【００８９】半導体装置８１は、ＣＰＵ８２、メモリ回
路としてのＲＡＭ８３、比較レジスタ８４、比較回路８
５、結果レジスタ８６及び所定の試験パターンを記憶し
たメモリ８７を含み、これらは同一チップ上に搭載され
ている。
路としてのＲＡＭ８３、比較レジスタ８４、比較回路８
５、結果レジスタ８６及び所定の試験パターンを記憶し
たメモリ８７を含み、これらは同一チップ上に搭載され
ている。
【００９０】メモリ８７に記憶される試験パターンとし
ては、上記各実施形態のように、ＲＡＭ８３の全アドレ
スに対して同一値のデータを書き込むようにした試験パ
ターン以外に、例えばデコーダ、メモリセル、センスア
ンプ、入出力回路などの各種機能を考慮した試験パター
ンがある。
ては、上記各実施形態のように、ＲＡＭ８３の全アドレ
スに対して同一値のデータを書き込むようにした試験パ
ターン以外に、例えばデコーダ、メモリセル、センスア
ンプ、入出力回路などの各種機能を考慮した試験パター
ンがある。
【００９１】具体的には、例えば試験パターンとして
は、ＲＡＭ８３の全記憶領域（全メモリセル）の互いに
隣り合うビット値が必ず反転するようにデータを書き込
むようにしたパターン（所謂チェッカー試験）や、ＲＡ
Ｍ８３のリードアドレスと同一値のデータを書き込むよ
うにしたパターン（所謂ユニーク試験）等を含む。
は、ＲＡＭ８３の全記憶領域（全メモリセル）の互いに
隣り合うビット値が必ず反転するようにデータを書き込
むようにしたパターン（所謂チェッカー試験）や、ＲＡ
Ｍ８３のリードアドレスと同一値のデータを書き込むよ
うにしたパターン（所謂ユニーク試験）等を含む。
【００９２】そして、ＣＰＵ８２は、このメモリ８７に
記憶されている試験パターンに応じたライトデータをＲ
ＡＭ８３に書き込み、ＲＡＭ８３は、そのＣＰＵ８２か
らのリード信号に応答して、対応するリードデータＤ１
５を出力する。
記憶されている試験パターンに応じたライトデータをＲ
ＡＭ８３に書き込み、ＲＡＭ８３は、そのＣＰＵ８２か
らのリード信号に応答して、対応するリードデータＤ１
５を出力する。
【００９３】比較レジスタ８４には、上記各実施形態と
同様、リードデータＤ１５に対する期待値データＤ１６
が格納される。この比較レジスタ８４には、メモリ８７
に記憶されている試験パターンに対応した期待値データ
Ｄ１６が格納される。
同様、リードデータＤ１５に対する期待値データＤ１６
が格納される。この比較レジスタ８４には、メモリ８７
に記憶されている試験パターンに対応した期待値データ
Ｄ１６が格納される。
【００９４】例えば、チェッカー試験に対応するライト
データがＲＡＭ８３に対して書き込まれる場合、比較レ
ジスタ８４に格納される期待値データＤ１６は、ＣＰＵ
８２からのリード信号とその時のアドレスに基づいて、
各ビットがそれぞれ反転したビット値を持つように書き
換えられる。また、ユニーク試験に対応するライトデー
タがＲＡＭ８３に対して書き込まれる場合、比較レジス
タ８４に格納される期待値データＤ１６は、ＣＰＵ８２
からのリード信号に基づいて、そのときのリードアドレ
スに書き換えられる。
データがＲＡＭ８３に対して書き込まれる場合、比較レ
ジスタ８４に格納される期待値データＤ１６は、ＣＰＵ
８２からのリード信号とその時のアドレスに基づいて、
各ビットがそれぞれ反転したビット値を持つように書き
換えられる。また、ユニーク試験に対応するライトデー
タがＲＡＭ８３に対して書き込まれる場合、比較レジス
タ８４に格納される期待値データＤ１６は、ＣＰＵ８２
からのリード信号に基づいて、そのときのリードアドレ
スに書き換えられる。
【００９５】比較回路８５は、上記各実施形態と同様
に、ＲＡＭ８３が出力するリードデータＤ１５と比較レ
ジスタ８４が出力する期待値データＤ１６の各ビット値
を比較して比較結果データＤ１７を出力し、結果レジス
タ８６は、ＣＰＵ８２からのリード信号に応答してその
比較結果データＤ１７を保持する。その後、ＲＡＭ８３
の全アドレスに対するリードデータＤ１５の読み出しが
終了すると、結果レジスタ８６に保持された比較結果デ
ータＤ１７は、ＣＰＵ８２により読み出され、出力回路
を介して外部の試験装置（何れも本実施形態では図示
略）に出力される。
に、ＲＡＭ８３が出力するリードデータＤ１５と比較レ
ジスタ８４が出力する期待値データＤ１６の各ビット値
を比較して比較結果データＤ１７を出力し、結果レジス
タ８６は、ＣＰＵ８２からのリード信号に応答してその
比較結果データＤ１７を保持する。その後、ＲＡＭ８３
の全アドレスに対するリードデータＤ１５の読み出しが
終了すると、結果レジスタ８６に保持された比較結果デ
ータＤ１７は、ＣＰＵ８２により読み出され、出力回路
を介して外部の試験装置（何れも本実施形態では図示
略）に出力される。
【００９６】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）メモリ８７には、ＣＰＵ８２がＲＡＭ８３に対し
てどのような試験パターンを実行するかが記憶されてい
る。ＣＰＵ８２は、その試験パターンに基づいてＲＡＭ
８３へのライト動作を行い、このとき比較レジスタ８４
に格納される期待値データＤ１６は、その時の試験パタ
ーンに対応する値で書き込まれる。従って、本実施形態
では、上記各実施形態に対する少ない付加回路で種々の
メモリ試験を高速に行うことが可能である。
ば、以下の効果を奏する。 （１）メモリ８７には、ＣＰＵ８２がＲＡＭ８３に対し
てどのような試験パターンを実行するかが記憶されてい
る。ＣＰＵ８２は、その試験パターンに基づいてＲＡＭ
８３へのライト動作を行い、このとき比較レジスタ８４
に格納される期待値データＤ１６は、その時の試験パタ
ーンに対応する値で書き込まれる。従って、本実施形態
では、上記各実施形態に対する少ない付加回路で種々の
メモリ試験を高速に行うことが可能である。
【００９７】尚、上記各実施形態は、以下の態様で実施
してもよい。 ・第一実施形態において、結果レジスタ１６に保持され
ている比較結果データＤ３は、ＲＡＭ１３からのリード
データＤ１の読み出し終了後に、ＣＰＵ１２から読み出
されて外部に出力されるが、半導体装置１１に設定する
端子数に問題がなければ次のように変更してもよい。即
ち、結果レジスタ１６の出力信号（比較結果データＤ
３）をＲＡＭ１３のリード動作毎に外部の試験装置に出
力するようにする。このようにすれば、ＲＡＭ１３に不
良ビットが多く、冗長が不可能と分かった時点で試験を
取りやめることができるため、効率のよいメモリ試験が
可能となる。尚、このことは、他の実施形態についても
同様である。
してもよい。 ・第一実施形態において、結果レジスタ１６に保持され
ている比較結果データＤ３は、ＲＡＭ１３からのリード
データＤ１の読み出し終了後に、ＣＰＵ１２から読み出
されて外部に出力されるが、半導体装置１１に設定する
端子数に問題がなければ次のように変更してもよい。即
ち、結果レジスタ１６の出力信号（比較結果データＤ
３）をＲＡＭ１３のリード動作毎に外部の試験装置に出
力するようにする。このようにすれば、ＲＡＭ１３に不
良ビットが多く、冗長が不可能と分かった時点で試験を
取りやめることができるため、効率のよいメモリ試験が
可能となる。尚、このことは、他の実施形態についても
同様である。
【００９８】・第二実施形態において、半導体装置４１
は２つの第１及び第２のＲＡＭ４４，４５を備えるが、
搭載するＲＡＭは２つに限定されず、３以上でもよい。 ・第三実施形態では、一例としてＲＡＭ５３が出力する
リードデータＤ９のビット幅を１６ビットとしてが、こ
のビット幅のみに限定されるものではない。
は２つの第１及び第２のＲＡＭ４４，４５を備えるが、
搭載するＲＡＭは２つに限定されず、３以上でもよい。 ・第三実施形態では、一例としてＲＡＭ５３が出力する
リードデータＤ９のビット幅を１６ビットとしてが、こ
のビット幅のみに限定されるものではない。
【００９９】・第一，第二，第三，第五実施形態のいず
れかと第四実施形態を組み合わせることで、そのメモリ
試験にて不良ビットが検出される場合に、その不良ビッ
トをワード線単位及びビット線単位の少なくとも一方に
よって置き換え可能とする構成としてもよい。
れかと第四実施形態を組み合わせることで、そのメモリ
試験にて不良ビットが検出される場合に、その不良ビッ
トをワード線単位及びビット線単位の少なくとも一方に
よって置き換え可能とする構成としてもよい。
【０１００】・第五実施形態では、メモリ８７に記憶さ
れている所定の試験パターンにてＲＡＭ８３の試験を行
うようにしたが、メモリ８７に複数の試験パターンを格
納して、それら複数の試験パターンに個別に対応可能と
する回路を同一チップ内に備えるようにしてもよい。
れている所定の試験パターンにてＲＡＭ８３の試験を行
うようにしたが、メモリ８７に複数の試験パターンを格
納して、それら複数の試験パターンに個別に対応可能と
する回路を同一チップ内に備えるようにしてもよい。
【０１０１】・第五実施形態では、ＲＡＭ８３の試験パ
ターンに応じて、ＲＡＭ８３のリード動作毎にカウント
されるカウンタの値を該リード動作毎に比較レジスタ８
４に格納するようにしてもよい。
ターンに応じて、ＲＡＭ８３のリード動作毎にカウント
されるカウンタの値を該リード動作毎に比較レジスタ８
４に格納するようにしてもよい。
【０１０２】・第五実施形態では、ＲＡＭ８３の試験パ
ターンに応じて、比較レジスタ８４に格納される期待値
データＤ１６のビット値がＲＡＭ８３のリード動作毎に
シフトされるようにしてもよい。
ターンに応じて、比較レジスタ８４に格納される期待値
データＤ１６のビット値がＲＡＭ８３のリード動作毎に
シフトされるようにしてもよい。
【０１０３】・第五実施形態では、半導体装置８１が複
数の比較レジスタを備えるように構成することで、ＲＡ
Ｍ８３のアドレス毎に比較する比較レジスタを適宜変更
するようにしてもよい。
数の比較レジスタを備えるように構成することで、ＲＡ
Ｍ８３のアドレス毎に比較する比較レジスタを適宜変更
するようにしてもよい。
【０１０４】上記各実施形態の特徴をまとめると以下の
ようになる。 （付記１） ＣＰＵと、所定のビット数で予め形成した
冗長ビットに冗長可能とするメモリ回路と、そのメモリ
回路が出力すべきリードデータの期待値を格納する比較
レジスタと、前記リードデータと期待値の各ビット値を
比較する比較回路と、その比較回路からの比較結果を保
持する結果レジスタとを同一チップ上に備え、前記比較
回路は、前記ＣＰＵによる前記メモリ回路のリード動作
毎に前記リードデータと期待値の各ビット値を比較し、
該比較結果を前記結果レジスタに格納することを特徴と
する半導体装置。 （付記２） ＣＰＵと、所定のビット数で予め形成した
冗長ビットに冗長可能とし試験時に同時に選択される複
数のメモリ回路と、前記複数のメモリ回路が出力すべき
リードデータの期待値を格納する１つの比較レジスタ
と、前記複数のメモリ回路が出力するリードデータと期
待値の各ビット値をそれぞれ比較する複数の比較回路
と、前記複数の比較回路からの比較結果をそれぞれ保持
する複数の結果レジスタとを同一チップ上に備え、前記
複数の比較回路は、前記ＣＰＵによる前記メモリ回路の
リード動作毎にそれぞれ対応するメモリ回路が出力する
リードデータと期待値の各ビット値を同時に比較し、該
比較結果を対応する結果レジスタにそれぞれ格納するこ
とを特徴とする半導体装置。 （付記３） ＣＰＵと、所定のビット数で予め形成した
冗長ビットに冗長可能とするメモリ回路と、そのメモリ
回路が出力すべきリードデータの期待値を格納する比較
レジスタと、前記リードデータと期待値の各ビット値を
比較する比較回路と、その比較回路から出力されるアド
レス取り込み信号に基づいて前記メモリ回路のアドレス
を保持するアドレス保持回路とを同一チップ上に備え、
前記比較回路は、前記ＣＰＵによる前記メモリ回路のリ
ード動作毎に前記リードデータと期待値の各ビット値を
比較し、前記リードデータと期待値とが異なる場合に前
記アドレス取り込み信号を生成することを特徴とする半
導体装置。 （付記４） ＣＰＵと、所定のビット数で予め形成した
冗長ビットに冗長可能とするメモリ回路と、そのメモリ
回路が出力すべきリードデータの期待値を格納する比較
レジスタと、前記リードデータと期待値の各ビット値を
比較する比較回路と、その比較回路からの比較結果を保
持する結果レジスタと、前記比較回路から出力されるア
ドレス取り込み信号に基づいて前記メモリ回路のアドレ
スを保持するアドレス保持回路とを同一チップ上に備
え、前記比較回路は、前記ＣＰＵによる前記メモリ回路
のリード動作毎に前記リードデータと期待値の各ビット
値を比較し、該比較結果を前記結果レジスタに格納する
とともに、前記リードデータと期待値とが異なる場合に
前記アドレス取り込み信号を生成することを特徴とする
半導体装置。 （付記５） ＣＰＵと、所定のビット数で予め形成した
冗長ビットに冗長可能とし試験時に同時に選択される複
数のメモリ回路と、前記複数のメモリ回路が出力すべき
リードデータの期待値を格納する１つの比較レジスタ
と、前記複数のメモリ回路が出力するリードデータと期
待値の各ビット値をそれぞれ比較する複数の比較回路
と、前記複数の比較回路からの比較結果をそれぞれ保持
する複数の結果レジスタと、前記複数の比較回路から出
力されるアドレス取り込み信号に基づいて前記メモリ回
路のアドレスを保持する１つのアドレス保持回路とを同
一チップ上に備え、前記複数の比較回路は、前記ＣＰＵ
による前記メモリ回路のリード動作毎にそれぞれ対応す
るメモリ回路が出力するリードデータと期待値の各ビッ
ト値を同時に比較し、該比較結果を対応する結果レジス
タにそれぞれ格納するとともに、前記リードデータと期
待値とが異なる場合に前記アドレス取り込み信号を生成
することを特徴とする半導体装置。 （付記６） 前記比較回路は、前記リードデータと期待
値の各ビット値を比較した比較結果を、それよりも小さ
いデータ幅を持つデータに変換して出力する符号化回路
を備えることを特徴とする付記１乃至５の何れか一記載
の半導体装置。 （付記７） 前記結果レジスタは、前記比較回路が出力
する比較結果を前記メモリ回路のリード動作毎に外部に
出力することを特徴とする付記１，２，４〜６の何れか
一記載の半導体装置。 （付記８） 前記比較レジスタに格納される期待値が前
記メモリ回路のライト動作時に同時に書き換えられるこ
とを特徴とする付記１乃至７の何れか一記載の半導体装
置。 （付記９） 前記比較レジスタに格納される期待値が前
記メモリ回路のリード動作毎に対応するリードデータの
アドレスに書き換えられることを特徴とする付記１乃至
７の何れか一記載の半導体装置。 （付記１０） 前記メモリ回路のリード動作回数をカウ
ントした値を該リード動作毎に比較レジスタに格納する
ことを特徴とする付記１乃至７の何れか一記載の半導体
装置。 （付記１１） 前記比較レジスタに格納される期待値の
ビット値が前記メモリ回路のリード動作毎にシフトされ
ることを特徴とする付記１乃至７の何れか一記載の半導
体装置。 （付記１２） 前記比較レジスタは複数備えられ、前記
リードデータと期待値の各ビット値を比較するための比
較レジスタを、前記メモリ回路のアドレスに応じて変更
することを特徴とする付記１乃至７の何れか一記載の半
導体装置。 （付記１３） 付記８乃至１２に記載の半導体装置のう
ち、２つ以上を組み合わせて構成される半導体装置。
ようになる。 （付記１） ＣＰＵと、所定のビット数で予め形成した
冗長ビットに冗長可能とするメモリ回路と、そのメモリ
回路が出力すべきリードデータの期待値を格納する比較
レジスタと、前記リードデータと期待値の各ビット値を
比較する比較回路と、その比較回路からの比較結果を保
持する結果レジスタとを同一チップ上に備え、前記比較
回路は、前記ＣＰＵによる前記メモリ回路のリード動作
毎に前記リードデータと期待値の各ビット値を比較し、
該比較結果を前記結果レジスタに格納することを特徴と
する半導体装置。 （付記２） ＣＰＵと、所定のビット数で予め形成した
冗長ビットに冗長可能とし試験時に同時に選択される複
数のメモリ回路と、前記複数のメモリ回路が出力すべき
リードデータの期待値を格納する１つの比較レジスタ
と、前記複数のメモリ回路が出力するリードデータと期
待値の各ビット値をそれぞれ比較する複数の比較回路
と、前記複数の比較回路からの比較結果をそれぞれ保持
する複数の結果レジスタとを同一チップ上に備え、前記
複数の比較回路は、前記ＣＰＵによる前記メモリ回路の
リード動作毎にそれぞれ対応するメモリ回路が出力する
リードデータと期待値の各ビット値を同時に比較し、該
比較結果を対応する結果レジスタにそれぞれ格納するこ
とを特徴とする半導体装置。 （付記３） ＣＰＵと、所定のビット数で予め形成した
冗長ビットに冗長可能とするメモリ回路と、そのメモリ
回路が出力すべきリードデータの期待値を格納する比較
レジスタと、前記リードデータと期待値の各ビット値を
比較する比較回路と、その比較回路から出力されるアド
レス取り込み信号に基づいて前記メモリ回路のアドレス
を保持するアドレス保持回路とを同一チップ上に備え、
前記比較回路は、前記ＣＰＵによる前記メモリ回路のリ
ード動作毎に前記リードデータと期待値の各ビット値を
比較し、前記リードデータと期待値とが異なる場合に前
記アドレス取り込み信号を生成することを特徴とする半
導体装置。 （付記４） ＣＰＵと、所定のビット数で予め形成した
冗長ビットに冗長可能とするメモリ回路と、そのメモリ
回路が出力すべきリードデータの期待値を格納する比較
レジスタと、前記リードデータと期待値の各ビット値を
比較する比較回路と、その比較回路からの比較結果を保
持する結果レジスタと、前記比較回路から出力されるア
ドレス取り込み信号に基づいて前記メモリ回路のアドレ
スを保持するアドレス保持回路とを同一チップ上に備
え、前記比較回路は、前記ＣＰＵによる前記メモリ回路
のリード動作毎に前記リードデータと期待値の各ビット
値を比較し、該比較結果を前記結果レジスタに格納する
とともに、前記リードデータと期待値とが異なる場合に
前記アドレス取り込み信号を生成することを特徴とする
半導体装置。 （付記５） ＣＰＵと、所定のビット数で予め形成した
冗長ビットに冗長可能とし試験時に同時に選択される複
数のメモリ回路と、前記複数のメモリ回路が出力すべき
リードデータの期待値を格納する１つの比較レジスタ
と、前記複数のメモリ回路が出力するリードデータと期
待値の各ビット値をそれぞれ比較する複数の比較回路
と、前記複数の比較回路からの比較結果をそれぞれ保持
する複数の結果レジスタと、前記複数の比較回路から出
力されるアドレス取り込み信号に基づいて前記メモリ回
路のアドレスを保持する１つのアドレス保持回路とを同
一チップ上に備え、前記複数の比較回路は、前記ＣＰＵ
による前記メモリ回路のリード動作毎にそれぞれ対応す
るメモリ回路が出力するリードデータと期待値の各ビッ
ト値を同時に比較し、該比較結果を対応する結果レジス
タにそれぞれ格納するとともに、前記リードデータと期
待値とが異なる場合に前記アドレス取り込み信号を生成
することを特徴とする半導体装置。 （付記６） 前記比較回路は、前記リードデータと期待
値の各ビット値を比較した比較結果を、それよりも小さ
いデータ幅を持つデータに変換して出力する符号化回路
を備えることを特徴とする付記１乃至５の何れか一記載
の半導体装置。 （付記７） 前記結果レジスタは、前記比較回路が出力
する比較結果を前記メモリ回路のリード動作毎に外部に
出力することを特徴とする付記１，２，４〜６の何れか
一記載の半導体装置。 （付記８） 前記比較レジスタに格納される期待値が前
記メモリ回路のライト動作時に同時に書き換えられるこ
とを特徴とする付記１乃至７の何れか一記載の半導体装
置。 （付記９） 前記比較レジスタに格納される期待値が前
記メモリ回路のリード動作毎に対応するリードデータの
アドレスに書き換えられることを特徴とする付記１乃至
７の何れか一記載の半導体装置。 （付記１０） 前記メモリ回路のリード動作回数をカウ
ントした値を該リード動作毎に比較レジスタに格納する
ことを特徴とする付記１乃至７の何れか一記載の半導体
装置。 （付記１１） 前記比較レジスタに格納される期待値の
ビット値が前記メモリ回路のリード動作毎にシフトされ
ることを特徴とする付記１乃至７の何れか一記載の半導
体装置。 （付記１２） 前記比較レジスタは複数備えられ、前記
リードデータと期待値の各ビット値を比較するための比
較レジスタを、前記メモリ回路のアドレスに応じて変更
することを特徴とする付記１乃至７の何れか一記載の半
導体装置。 （付記１３） 付記８乃至１２に記載の半導体装置のう
ち、２つ以上を組み合わせて構成される半導体装置。
【０１０５】
【発明の効果】以上詳述したように、本発明によれば、
メモリ回路に対する試験時間を短縮することのできる半
導体装置を提供することができる。
メモリ回路に対する試験時間を短縮することのできる半
導体装置を提供することができる。
【図１】 第一実施形態の半導体装置を示すブロック図
である。
である。
【図２】 比較回路の具体的構成を説明する回路図であ
る。
る。
【図３】 ＣＰＵの制御シーケンスを示すフローチャー
トである。
トである。
【図４】 第二実施形態の半導体装置を示すブロック図
である。
である。
【図５】 第三実施形態の半導体装置を示すブロック図
である。
である。
【図６】 図５の比較回路の具体的構成を説明するブロ
ック図である。
ック図である。
【図７】 符号化したデータの例を示す説明図である。
【図８】 第四実施形態の半導体装置を示すブロック図
である。
である。
【図９】 第五実施形態の半導体装置を示すブロック図
である。
である。
【図１０】 従来の試験方法を説明するフローチャート
である。
である。
【図１１】 従来の試験方法を説明するフローチャート
である。
である。
１２，４２，５２，７２，８２ ＣＰＵ
１３，４３，５３，７３，８３ メモリ回路としてのＲ
ＡＭ Ｄ１，Ｄ４，Ｄ５，Ｄ９，Ｄ１２，Ｄ１５ リードデー
タ Ｄ２，Ｄ６，Ｄ１０，Ｄ１３，Ｄ１６ 期待値としての
期待値データ １４，４６，５４，７４，８４ 比較レジスタ １５，４７，４８，５５，７５，８５ 比較回路 Ｄ３，Ｄ７，Ｄ８，Ｄ１１，Ｄ１７ 比較結果としての
比較結果データ Ｄ１４ アドレス取り込み信号 １６，４９，５０，５６，７６，８６ 結果レジスタ ７６ アドレス保持回路としての不良アドレス保持回路
ＡＭ Ｄ１，Ｄ４，Ｄ５，Ｄ９，Ｄ１２，Ｄ１５ リードデー
タ Ｄ２，Ｄ６，Ｄ１０，Ｄ１３，Ｄ１６ 期待値としての
期待値データ １４，４６，５４，７４，８４ 比較レジスタ １５，４７，４８，５５，７５，８５ 比較回路 Ｄ３，Ｄ７，Ｄ８，Ｄ１１，Ｄ１７ 比較結果としての
比較結果データ Ｄ１４ アドレス取り込み信号 １６，４９，５０，５６，７６，８６ 結果レジスタ ７６ アドレス保持回路としての不良アドレス保持回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｇ０１Ｒ 31/28 Ｖ
(72)発明者 大原 邦裕
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
(72)発明者 日比野 純孝
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
(72)発明者 近藤 晃由
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
(72)発明者 谷口 和也
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
(72)発明者 成冨 裕志
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
Ｆターム(参考） 2G132 AA00 AA08 AB01 AC03 AD06
AK07 AK08 AK09 AK13 AK15
AL09 AL12
5B048 AA19 AA20 CC02 DD10
5F038 DF04 DF05 DT08 DT17 EZ20
5L106 AA16 CC14 CC17 DD03 DD22
DD24 EE02
Claims (7)
- 【請求項１】 ＣＰＵと、所定のビット数で予め形成し
た冗長ビットに冗長可能とするメモリ回路と、そのメモ
リ回路が出力すべきリードデータの期待値を格納する比
較レジスタと、前記リードデータと期待値の各ビット値
を比較する比較回路と、その比較回路からの比較結果を
保持する結果レジスタとを同一チップ上に備え、 前記比較回路は、前記ＣＰＵによる前記メモリ回路のリ
ード動作毎に前記リードデータと期待値の各ビット値を
比較し、該比較結果を前記結果レジスタに格納すること
を特徴とする半導体装置。 - 【請求項２】 ＣＰＵと、所定のビット数で予め形成し
た冗長ビットに冗長可能とし試験時に同時に選択される
複数のメモリ回路と、前記複数のメモリ回路が出力すべ
きリードデータの期待値を格納する１つの比較レジスタ
と、前記複数のメモリ回路が出力するリードデータと期
待値の各ビット値をそれぞれ比較する複数の比較回路
と、前記複数の比較回路からの比較結果をそれぞれ保持
する複数の結果レジスタとを同一チップ上に備え、 前記複数の比較回路は、前記ＣＰＵによる前記メモリ回
路のリード動作毎にそれぞれ対応するメモリ回路が出力
するリードデータと期待値の各ビット値を同時に比較
し、該比較結果を対応する結果レジスタにそれぞれ格納
することを特徴とする半導体装置。 - 【請求項３】 ＣＰＵと、所定のビット数で予め形成し
た冗長ビットに冗長可能とするメモリ回路と、そのメモ
リ回路が出力すべきリードデータの期待値を格納する比
較レジスタと、前記リードデータと期待値の各ビット値
を比較する比較回路と、その比較回路から出力されるア
ドレス取り込み信号に基づいて前記メモリ回路のアドレ
スを保持するアドレス保持回路とを同一チップ上に備
え、 前記比較回路は、前記ＣＰＵによる前記メモリ回路のリ
ード動作毎に前記リードデータと期待値の各ビット値を
比較し、前記リードデータと期待値とが異なる場合に前
記アドレス取り込み信号を生成することを特徴とする半
導体装置。 - 【請求項４】 ＣＰＵと、所定のビット数で予め形成し
た冗長ビットに冗長可能とし試験時に同時に選択される
複数のメモリ回路と、前記複数のメモリ回路が出力すべ
きリードデータの期待値を格納する１つの比較レジスタ
と、前記複数のメモリ回路が出力するリードデータと期
待値の各ビット値をそれぞれ比較する複数の比較回路
と、前記複数の比較回路からの比較結果をそれぞれ保持
する複数の結果レジスタと、前記複数の比較回路から出
力されるアドレス取り込み信号に基づいて前記メモリ回
路のアドレスを保持する１つのアドレス保持回路とを同
一チップ上に備え、 前記複数の比較回路は、前記ＣＰＵによる前記メモリ回
路のリード動作毎にそれぞれ対応するメモリ回路が出力
するリードデータと期待値の各ビット値を同時に比較
し、該比較結果を対応する結果レジスタにそれぞれ格納
するとともに、前記リードデータと期待値とが異なる場
合に前記アドレス取り込み信号を生成することを特徴と
する半導体装置。 - 【請求項５】 ＣＰＵと、所定のビット数で予め形成し
た冗長ビットに冗長可能とする複数のメモリ回路と、前
記複数のメモリ回路が出力すべきリードデータの期待値
を格納する比較レジスタと、前記複数のメモリ回路が出
力するリードデータと期待値の各ビット値をそれぞれ比
較する複数の比較回路と、前記複数の比較回路からの比
較結果をそれぞれ保持する複数の結果レジスタと、前記
複数の比較回路から出力されるアドレス取り込み信号に
基づいて前記メモリ回路のアドレスを保持するアドレス
保持回路とを同一チップ上に備え、 前記複数の比較回路は、前記ＣＰＵによる前記メモリ回
路のリード動作毎にそれぞれ対応するメモリ回路が出力
するリードデータと期待値の各ビット値を同時に比較
し、該比較結果を対応する結果レジスタにそれぞれ格納
するとともに、前記リードデータと期待値とが異なる場
合に前記アドレス取り込み信号を生成することを特徴と
する半導体装置。 - 【請求項６】 前記比較回路は、前記リードデータと期
待値の各ビット値を比較した比較結果を、それよりも小
さいデータ幅を持つデータに変換して出力する符号化回
路を備えることを特徴とする請求項１乃至５の何れか一
項記載の半導体装置。 - 【請求項７】 前記結果レジスタは、前記比較回路が出
力する比較結果を前記メモリ回路のリード動作毎に外部
に出力することを特徴とする請求項１，２，４〜６の何
れか一項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094609A JP2003297100A (ja) | 2002-03-29 | 2002-03-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094609A JP2003297100A (ja) | 2002-03-29 | 2002-03-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297100A true JP2003297100A (ja) | 2003-10-17 |
| JP2003297100A5 JP2003297100A5 (ja) | 2005-09-08 |
Family
ID=29387007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002094609A Pending JP2003297100A (ja) | 2002-03-29 | 2002-03-29 | 半導体装置 |
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- 2002-03-29 JP JP2002094609A patent/JP2003297100A/ja active Pending
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| A02 | Decision of refusal |
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| A521 | Request for written amendment filed |
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