JPH10239398A - フェイルメモリ - Google Patents

フェイルメモリ

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JPH10239398A
JPH10239398A JP9044333A JP4433397A JPH10239398A JP H10239398 A JPH10239398 A JP H10239398A JP 9044333 A JP9044333 A JP 9044333A JP 4433397 A JP4433397 A JP 4433397A JP H10239398 A JPH10239398 A JP H10239398A
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有二 杉山
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Abstract

(57)【要約】 【課題】 多ｂｉｔデバイスを採用した場合でも累積デ
ータが作成可能であるフェイルメモリを提供する。 【解決手段】 メモリテスタ１によるフェイルデータを
メモリデバイス６に書き込む前に、ＯＲゲート１２によ
ってメモリデバイス６の１サイクル前の同一アドレスの
フェイルデータとの論理和を演算し、この論理和をＦ／
Ｆ１３の入力データとする。そしてこのＦ／Ｆ１３の出
力データを、３ステートバッファ１４がイネイブル状態
の時にメモリデバイス６の入力データとするとともにＯ
Ｒゲート１２に帰還させる。また、以上の回路をデータ
制御部１０-1〜１０-4としてメモリＩＣのビット数分構
成させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、メモリＩＣ等の
試験において測定デバイスを不良解析するために、その
情報（フェイルデータ）を記憶させておくフェイルメモ
リに関する。
【０００２】
【従来の技術】近年のメモリＩＣは、その汎用機器の高
性能化に伴い、大容量化・高速化が進んでいる。例え
ば、６４Ｍｂｉｔデバイスの量産および、２５６Ｍｂｉ
ｔデバイスの試作が行われ、更にメモリ容量の増加とと
もに、×８や×１６等の多ビットデバイスが主流となっ
ている。
【０００３】上述したデバイスの場合、デバイステスト
の際にデバイスの不良情報（フェイルデータ）を解析す
るために、メモリテスタ内には不良データを記憶させる
フェイルメモリ回路を有している。
【０００４】大容量で多ビットのデバイスを測定するメ
モリテスタにおいては、更なるフェイルメモリの高性能
化が要求される。そこで、測定する側であるフェイルメ
モリ回路には、今後量産の主流を占める多ビットメモリ
デバイスを採用し、それらを制御する回路が必要となっ
ている。
【０００５】こうした、メモリＩＣの不良情報を記憶す
るフェイルメモリ回路には、一般にメモリデバイスが用
いられる。図３は、従来技術による、フェイルメモリの
メモリデバイス６０に×１ｂｉｔのメモリデバイスを使
用した制御回路の構成を示すブロック図である。
【０００６】図３に示す構成によれば、デバイステスト
によるフェイルデータを、メモリデバイス６０の動作タ
イミングクロックと同期させ、書き込み信号／ＷＥ
（“／”は反転：バーを表す、以降同様）としてメモリ
デバイス６０に入力する。
【０００７】このとき、書き込み位置を示すアドレス
も、アドレスセレクト信号発生回路５４から入力され
る。フェイルメモリ６１では、デバイステストの検査パ
ターンにより、測定デバイスの同一アドレスに複数回ア
クセスしてテストする場合がある。
【０００８】この場合、前のデータを消すことなく、各
メモリセルの累積データとしてフェイルを記憶する必要
がある。このため、メモリデバイスのデータ入力をすべ
てプルアップして、フェイルデータを信号／ＷＥで入力
する回路構成で実現している。なお図４は、図３に示す
各部における信号の変化を示すタイミングチャートであ
る。
【０００９】
【発明が解決しようとする課題】従来のフェイルメモリ
では、フェイルデータの記憶部分に多ｂｉｔデバイスを
採用した場合、ビット方向に独立した制御ができない。
このため、同一アドレスのテストを行った場合、フェイ
ルデータが書き代わってしまい、累積データとして記憶
できないという問題があった。
【００１０】この発明は、このような背景の下になされ
たもので、多ｂｉｔデバイスを採用した場合でも累積デ
ータが作成可能であるフェイルメモリを提供することを
目的としている。
【００１１】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、メモリＩＣ
テスト手段が出力するフェイルデータと当該フェイルデ
ータを記憶するメモリデバイスから読み出した出力デー
タとの論理和を演算するＯＲゲートと、前記ＯＲゲート
の出力データをシステムクロックに同期させて保持する
フリップフロップと、前記フリップフロップの出力を前
記メモリデバイスの書き込みタイミングに合わせて当該
メモリデバイスに供給するスイッチとを具備することを
特徴とする。また、請求項２に記載の発明にあっては、
請求項１に記載のフェイルメモリでは、前記ＯＲゲート
と前記フリップフロップと前記スイッチとは、前記メモ
リデバイスに書き込まれるフェイルデータを保持するデ
ータ制御回路を構成し、前記フェイルデータが書き込ま
れる前記メモリデバイスの各ビット毎に前記データ制御
回路を具備することを特徴とする。
【００１２】この発明によれば、メモリＩＣテスト手段
によるフェイルデータをメモリデバイスに書き込む前
に、ＯＲゲートによってメモリデバイスの１サイクル前
の同一アドレスのフェイルデータとの論理和を演算し、
この論理和をフリップフロップの入力データとする。そ
してこのフリップフロップの出力データを、スイッチが
イネイブル状態の時にメモリデバイスの入力データとす
るとともにＯＲゲートに帰還させる。
【００１３】
【発明の実施の形態】以下に本発明について説明する。
図１は、本発明の一実施の形態にかかるフェイルメモリ
の構成を示すブロック図である。図１において、フェイ
ルメモリ２内のメモリデバイス６は×４ビットで構成さ
れ、デバイステストによってデータ制御部１０-1、１０
-2、１０-3および１０-4（各々ビット１〜４に対応）が
出力するフェイルデータを記憶する。
【００１４】以下に、データ制御部１０-1〜１０-4につ
いて、データ制御部１０-1を例に挙げて説明する。１２
はＯＲゲートであり、１サイクル前に書かれたフェイル
データとデバイステスト結果によるフェイルデータとの
論理和を出力する。
【００１５】１３はＦ／Ｆ（フリップフロップ）であ
り、ＯＲゲート１２からのフェイルデータを、書き込み
信号／ＷＥがイネイブルになると共にラッチする。１４
は３ステートバッファであり、Ｆ／Ｆ１３でラッチされ
たフェイルデータを、Ｆ／Ｆ１３と同様に／ＷＥと共に
出力する。なお、データ制御部１０-2〜１０-4について
もデータ制御部１０-1と同様であるので、説明は省略す
る。
【００１６】次に、本実施の形態の動作について説明す
る。メモリテスタ１内で行われるデバイステストにより
フェイルデータが作成されると、このフェイルデータ
は、タイミング発生回路３が出力するシステムクロック
に同期してフェイルメモリ２に送られる。
【００１７】メモリデバイス６に書き込まれているフェ
イルデータは、読み出し信号／ＯＥの入力と信号／ＣＳ
へのアドレス指定によってＩ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ
３およびＩ／Ｏ４から読み出される。
【００１８】読み出されたフェイルデータは、各々デー
タ制御部１０-2〜１０-4が有するＯＲゲート１２の入力
信号となる。こうして読み出されたフェイルデータは、
次のデバイステストのフェイルデータとの論理和が演算
され、Ｆ／Ｆ１３によってラッチされる。
【００１９】このようにＦ／Ｆ１３でラッチされるまで
は、データ制御部１０-2〜１０-4はＲＥＡＤモードであ
る。この場合、制御回路１０-2〜１０-4内の３ステート
バッファ１４に入力されるイネイブル信号／ＥＮが“Ｈ
（ハイレベル）”であるため、その出力側はハイインピ
ーダンス状態になっている。即ち、メモリデバイス６か
ら読み出したデータをＯＲゲート１２に返す状態になっ
ている。
【００２０】フェイルデータがＦ／Ｆ１３でラッチされ
た後は、データ制御部１０-2〜１０ -4はＷＲＩＴＥモー
ドに切り替わる。即ち、Ｆ／Ｆ１３から出力されたフェ
イルデータは、３ステートバッファ１４を介してメモリ
デバイス６に入力される。
【００２１】ここまでの動作がＷＲＩＴＥモードで、こ
の後に上述したＲＥＡＤモードに移って動作し、さらに
この後にＷＲＩＴＥモードに切り替わるという動作が繰
り返される。
【００２２】図２は、図１に示す各部における信号の変
化を示すタイミングチャートである。フェイルデータＤ
1(図１参照）は、システムパルスに同期した一定周期で
出力され、各ビット毎に制御回路１０-2〜１０-4に入力
される。
【００２３】読み出し信号／ＯＥが“Ｌ（ローレベ
ル）”になることにより、メモリデバイス６がＲＥＡＤ
モードとなる。この状態において、信号／ＣＳの立ち下
がることにより（ダウンエッジで）、信号ＡＤＤがメモ
リデバイス６に読み込まれる。
【００２４】ここで、ＯＲゲート１２によってフェイル
データＤ1とフェイルデータＤ2（図１参照）との論理和
が演算される。このＯＲゲート１２の出力はＦ／Ｆ１３
に入力され、クロック信号ＣＫ（図１参照）によってラ
ッチされる。このラッチの後、書き込み信号／ＷＥがイ
ネイブル、読み出し信号／ＯＥがディセイブルであるＷ
ＲＩＴＥモードとなる。
【００２５】ＷＲＩＴＥモード時には、３ステートバッ
ファ１４に入力されるイネイブル信号／ＥＮが“Ｌ”に
なる。このため、Ｆ／Ｆ１３のの出力信号であるフェイ
ルデータＤ3の各ビットが、メモリデバイス６の対応する
Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３あるいはＩ／Ｏ４に入力
される。
【００２６】このように本実施の形態では、フェイルデ
ータを記憶するメモリデバイスの同一アドレスに対し
て、ＲＥＡＤ／ＷＲＩＴＥを行う。これにより、常に前
のデータが参照し、内容が保持される。
【００２７】即ち、あるアドレスで一度フェイルが検出
されれば、その後の別のアドレスのテストでパスしても
フェイルデータが残され、テスト結果が累積データとし
てフェイルメモリに記憶される。
【００２８】なお、上述した実施の形態に用いられてい
るＦ／Ｆはデータを一時的に保持するものであり、この
Ｆ／Ｆの他にラッチ等でもよい。また３ステートバッフ
ァは、メモリデバイスの読み書きのタイミングに合わせ
てデータをオン／オフするものであり、３ステートバッ
ファの他にスイッチ等であってもよい。この他メモリテ
スタ等の詳細な構成は一例であり、本発明はこれらの構
成に限定されない。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、メモリＩＣテスト手段によるフェイルデータをメモ
リデバイスに書き込む前に、ＯＲゲートによってメモリ
デバイスの１サイクル前の同一アドレスのフェイルデー
タとの論理和を演算し、この論理和をフリップフロップ
の入力データとする。そしてこのフリップフロップの出
力データを、スイッチがイネイブル状態の時にメモリデ
バイスの入力データとするとともにＯＲゲートに帰還さ
せるので、多ｂｉｔデバイスを採用した場合でも累積デ
ータが作成可能であるフェイルメモリが実現可能である
という効果が得られる。また、以上の回路をデータ制御
回路としてメモリＩＣのビット数分構成させることによ
り、メモリデバイスのビット方向の制御を可能にし、測
定デバイスのフェイルデータを累積データとして記憶で
きる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態にかかるフェイルメモ
リの構成を示すブロック図である。
【図２】 図１に示す各部における信号の変化を示すタ
イミングチャートである。
【図３】 従来技術による、フェイルメモリのメモリデ
バイス６０に×１ｂｉｔのメモリデバイスを使用した制
御回路の構成を示すブロック図である。
【図４】 図３に示す各部における信号の変化を示すタ
イミングチャートである。
【符号の説明】
１ メモリテスタ（メモリＩＣテスト手段） ６ メモリデバイス １０-1〜１０-4 データ制御部（データ制御回路） １２ ＯＲゲート １３ Ｆ／Ｆ（フリップフロップ） １４ ３ステートバッファ（スイッチ）

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 メモリＩＣテスト手段（１）が出力する
    フェイルデータと当該フェイルデータを記憶するメモリ
    デバイス（６）から読み出した出力データとの論理和を
    演算するＯＲゲート（１２）と、 前記ＯＲゲートの出力データをシステムクロックに同期
    させて保持するフリップフロップ（１３）と、 前記フリップフロップの出力を前記メモリデバイスの書
    き込みタイミングに合わせて当該メモリデバイスに供給
    するスイッチ（１４）とを具備することを特徴とするフ
    ェイルメモリ。
  2. 【請求項２】 前記ＯＲゲートと前記フリップフロップ
    と前記スイッチとは、 前記メモリデバイスに書き込まれるフェイルデータを保
    持するデータ制御回路（１０-1〜１０-4）を構成し、 前記フェイルデータが書き込まれる前記メモリデバイス
    の各ビット毎に前記データ制御回路を具備することを特
    徴とする請求項１に記載のフェイルメモリ。
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