KR0170210B1 - 메모리 장치의 테스트 회로 - Google Patents

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KR0170210B1 KR1019950047583A KR19950047583A KR0170210B1 KR 0170210 B1 KR0170210 B1 KR 0170210B1 KR 1019950047583 A KR1019950047583 A KR 1019950047583A KR 19950047583 A KR19950047583 A KR 19950047583A KR 0170210 B1 KR0170210 B1 KR 0170210B1
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Abstract

본 발명은 메모리 장치의 테스트 회로를 공개한다. 그 회로는 복수개의 워드라인에 연결된 복수개의 메모리 셀들, 테스트 모드시에 테스트 입력신호 및 복수개의 메모리 셀의 좌측 메모리 셀로 부터 독출되는 신호들을 각각 선택하고, 정상 모드시에 복수개의 메모리 셀로 입력되는 신호들을 선택하여 출력하기 위한 복수개의 선택수단들, 테스트 모드시에 복수개의 선택수단들로 부터 출력되는 신호들을 쉬프트 신호에 응답하여 테스트 입력신호 및 복수개의 메모리 셀의 좌측 메모리 셀로 부터 독출되는 신호들을 각각 복수개의 메모리 셀들에 저장하고 정상 모드시에 제1제어신호에 응답하여 입력되는 신호들을 각각 복수개의 메모리 셀들에 저장하기 위한 복수개의 제1레지스터들, 테스트 모드시에 복수개의 메모리 셀들에 저장된 데이타를 래치신호에 응답하여 래치하고 정상 모드시에 제2제어신호에 응답하여 복수개의 메모리 셀들에 저장된 데이타를 래치하고 테스트 출력신호를 발생하기 위한 복수개의 제2레지스터들, 및 자기 테스트 제어회로로 구성되어 있다. 따라서, 칩내부에 스캔을 사용하지 않으면서, 비동기형 메모리와 메모리 제어회로와의 직렬 인터페이스가 가능하다.

Description

메모리 장치의 테스트 회로
제1도는 메모리 장치의 구성을 나타내는 블럭도이다.
제2도는 종래의 메모리 장치의 자기 테스트 회로의 실시예를 나타내는 것이다.
제3도는 종래의 메모리 장치의 자기 테스트 회로의 다른 실시예를 나타내는 것이다.
제4도는 본 발명의 메모리 장치의 테스트 회로를 나타내는 것이다.
본 발명은 메모리 장치의 테스트 회로에 관한 것으로, 특히 인터레이스드 스캔(interlaced scan)을 이용한 메모리 장치의 테스트(test)회로에 관한 것이다.
현재 생산되는 대부분의 칩들은 데이타 처리를 위해 여러 종류의 메모리 장치를 내장하고 있다. 디지탈 신호 처리 장치의 경우는 신호처리를 위해 크고 작은 메모리 장치들을 여러개 사용하는 것이 보통이다.
서브-마이크론(sub-micron) 공정 기술의 발달로 메모리 장치의 집적도가 더욱 커져 가고 있기 때문에 칩에 내장된 메모리 장치를 테스트한다는 것은 어려울 뿐만아니라, 메모리 장치 내부의 여러 셀들의 조합으로 인한 에러 현상들이 매우 다양하기 때문에 테스트하는데도 많은 시간이 소요되게 된다. 이와같은 이유로 내장된 메모리 장치에 대한 효과적인 테스트 기술이 요구되고 있다.
자기 테스트 방법(Built-In Self Test; BIST)을 사용하여 그러한 테스트 문제를 해결하고자 하는 움직임이 오래전부터 있어 왔다. 이 방법은 메모리 장치를 테스트하는 회로를 칩의 내부에 구성하여 칩자체적으로 내장된 메모리 장치를 테스트하는 것이다.
메모리 장치의 자기 테스트 방법이 많이 사용되고 있는 이유는 로직 블럭들을 테스트 하는 자기 테스트 방법에 비해 그 구성이 매우 간단하고, 추가적으로 사용되는 하드웨어가 매우 작은 비율을 차지하고 있어 설계자의 요구를 대체적으로 만족하고 있기 때문이다.
제1도는 메모리 장치의 구성을 나타내는 블럭도로서, 복수개의 메모리 셀들로 구성된 메모리(2), 입력단 레지스터(4), 출력단 레지스터(6), 및 로직 블럭들(8, 10)로 구성되어 있다.
메모리의 입력과 출력은 주위의 다른 로직 블럭들(8, 10)과 입, 출력 레지스터들(4,6)을 통해 상호 접속되어 있다. 메모리(2)의 입력 출력부분을 레지스터로 구성함으로써 안정된 신호들을 로직 블럭들(8, 10)과 주고 받게되며 신호를 빠르게 처리할 수 있다.
메모리 장치의 테스트는 입력단에서 테스트 벡터를 메모리에 쓰고, 메모리로 부터 읽어내는 과정을 반복함으로써 이루어진다.
제2도는 종래의 메모리 장치의 자기 테스트 회로의 일실시예를 나타내는 것으로, 멀티플렉서용 이용한 테스트 회로이며, 메모리 장치의 N번째 워드라인의 3개의 셀들(셀0, 셀1, 셀2)(10)만을 나타낸 것이다. N번째 워드라인을 테스트하기 위한 테스트 회로는 테스트 모드신호에 응답하여 외부로 부터 데이타 입력신호(10, 11, 12)를 메모리 셀0, 1, 및 2에 입력하거나 테스트 입력신호, 셀0로 부터 독출되는 신호(O0), 및 셀1으로부터 독출되는 신호(O1)를 각각 메모리 셀0, 1, 및 2에 각각 입력하기 위한 멀티플렉서들(12, 14, 16), 및 자기 테스트 제어회로(18)로 구성되어 있다.
자기 테스트 제어회로(18)와 메모리와의 직력 접속을 위하여 멀티플렉서를 추가적으로 사용한 것이다. 테스트 모드에서는 테스트 입력이 순차적으로 입력되게 된다. 멀티플렉서를 사용함으로써 i번째 셀에 기록되어 있는 내용을 i+1번재 셀로 다시 기입할 수 있다.
즉, 제2도에 나타낸 메모리 셀1으로 나오는 신호(O1)는 셀2의 입력으로 멀티플렉서를 통해서 연결되는데, 결과적으로 테스트모드시(테스트 모드 신호가 1일때) 셀1과 셀2가 연결된 것과 같은 기능을 수행한다. 자기 테스트 제어회로에서 나오는 테스트 입력은 하나의 신호선으로 구성되어 있으며, 셀2의 출력이 테스트 출력이 된다.
그런데, 제2도에 나타낸 멀티플렉서를 이용한 메모리 장치의 자기 테스트 방법은 동기형 메모리 장치일 때 한하여 적용될 수 있으며, 비동기형 메모리 장치일 경우는 직렬 쉬프트(shift)를 위해 다른 것들을 추가적으로 가정하여야 한다.
또한, 메모리 장치내의 메모리 셀의 테스트는 가능하지만, 메모리 장치내의 메모리 셀 주위의 로직 블럭에 대한 테스트는 불가능하다는 단점이 있었다. 또한, 메모리의 각 비트라인마다 멀티플렉서를 추가적으로 사용해야 한다는 문제점이 있었다.
제3도는 종래의 메모리 장치의 자기 테스트 회로의 다른 실시에를 나타내는 것으로, 스캔 체인(scan chain)을 사용하여 메모리 주변을 직렬로 접근한 구조를 나타내는 것으로, 메모리(20), 입력 레지스터(22), 출력 레지스터(24), 및 로직 블럭들(26, 28)로 구성되어 있다.
즉, 스캔을 사용해서 메모리(20)의 입력 및 출력 레지스터(22, 24)에 접근하는 방법으로, 메모리 주위의 플립플롭들을 스캔 체인을 이용해서 구성되어 있다. 이와같이 스캔 체인을 구성하는 목적은 테스트를 위해서 메모리(20)를 주위의 로직 블럭들(26, 28)로 부터 분리하기 위한 것이다. 그렇게 함으로써, 로직 블럭들(26, 28)의 관측성(observability)이 증대된다.
메모리(20)의 입력 및 출력 레지스터들(22, 24)이 연속적으로 스캔 체인으로 연결되기 때문에 메모리(20)로 부터 읽어내어 출력 레지스터(24)에 기록된 내용을 다시 스캔 체인을 통해서 읽어내기 위해서는 메모리의 비트 폭만큼의 틀럭 사이클이 메모리(20)로 부터 읽을 때마다 필요하다. 따라서, 빠른 속도의 테스트를 위해서는 매우 비효율적이다.
본 발명의 목적은 칩내부에 스캔을 사용하지 않으면서, 비동기형 메모리와 메모리 제어회로와의 직렬 인터페이스가 가능한 메모리 장치의 테스트 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 메모리 장치의 테스트 회로는 복수개의 워드라인에 연결된 복수개의 메모리 셀들, 테스트 모드시에 테스트 입력신호 및 상기 복수개의 메모리 셀의 좌측 메모리 셀로 부터 독출되는 신호들을 각각 선택하고, 정상 모드시에 상기 복수개의 메모리 셀로 입력되는 신호들을 선택하여 출력하기 위한 복수개의 선택수단들, 상기 테스트 모드시에 상기 복수개의 선택수단들로 부터 출력되는 신호들을 쉬프트 신호에 응답하여 상기 테스트 입력신호 및 상기 복수개의 메모리 셀의 좌측 메모리 셀로부터 독출되는 신호들을 각각 상기 복수개의 메모리 셀들에 저장하고 상기 정상 모드시에 제1제어신호에 응답하여 상기 입력되는 신호들을 각각 상기 복수개의 메모리 셀들에 저장하기 위한 복수개의 제1레지스터들, 상기 테스트 모드시에 상기 복수개의 메모리 셀들에 저장된 데이타를 래치신호에 응답하여 래치하고 상기 정상 모드시에 제2제어신호에 응답하여 상기 복수개의 메모리 셀들에 저장된 데이타를 래치하고 테스트 출력신호를 발생하기 위한 복수개의 제2레지스터들, 및 상기 테스트 출력신호를 입력하고 상기 테스트 입력신호를 발생하기 위한 자기 테스트 제어회로를 구비하여 상기 복수개의 워드라인의 각각의 워드라인에 연결된 메모리 셀들에 대하여 테스트를 수행하는 것을 특징으로 한다.
첨부된 도면을 참고로 하여 본 발명의 메모리 장치의 테스트 회로를 설명하면 다음과 같다.
제4도는 본 발명의 메모리 장치의 테스트 회로를 나타내는 것으로, 메모리 셀들(셀0, 셀1, 셀2)(30), 멀티플렉서들(32, 38, 44, 50, 52), 레지스터들(34, 36, 38, 42, 46, 48) 및 자기 테스트 제어회로(54)로 구성되어 있다. 제4도에 나타낸 회로는 하나의 워드라인에 있는 세개의 셀을 테스트하기 위한 회로만을 나타낸 것이다.
정상 모드인 경우에는 멀티플렉서들(32, 38, 44, 50, 52)은 각각 입력신호들(I0, I1, I12, C0, C1)을 각각 선택하여 출력한다. 레지스터들(34, 40, 46)은 제어신호 (C0)에 응답하여 멀티플렉서 (32, 38, 44)에 의해서 선택된 출력신호를 래치하여 각각 셀0, 셀1, 셀2에 입력한다. 레지스터들(36, 42, 48)은 제어신호(C1)에 응답하여 셀0, 셀1, 셀2에 저장된 데이타를 래치하여 출력신호(O0, O1, O2)를 출력한다.
테스트 모드인 경우에는 멀티플렉서들(32, 38, 44, 50, 52)은 자기 테스트 제어회로의 출력신호인 테스트 입력신호, 플립플롭들(36, 42)의 출력신호들, 쉬프트 신호, 및 래치신호를 각각 선택하여 출력한다. 레지스터들(34, 40, 46)은 쉬프트 신호에 응답하여 멀티플렉서(32, 38, 44)에 의해서 선택된 출력신호를 래치하여 각각 셀0, 셀1, 셀2에 입력한다. 레지스터들(36, 42, 48)은 래치신호에 응답하여 셀0, 셀1, 셀2로부터 독출되는 신호를 래치하여 출력한다. 즉, 다음 클럭 사이클에서는 셀0의 데이타가 셀1에 , 셀1의 데이타가 셀2에, 셀2의 데이타가 자기 테스트회로(54)에 입력되어 테스트 입력을 발생하고 이 신호를 셀0에 입력하게 된다. 이와같은 동작이 반복적으로 수행함에 의해서 테스트가 수행된다.
즉, 테스트 모드시에 멀티플렉서는 출력 레지스터의 값을 입력으로 받아 입력 레지스터로 연결시켜 주게 되고 정상 모드시에, 입력 레지스터는 주변의 로직 블럭으로 부터 입력을 받게 된다.
이 방법에서는 테스트 모드시 따로이 클럭이 추가되지 않기 때문에 정상 동작과 테스트 동작시 입출력 레지스터의 클럭을 구분하여야 할 필요가 없다. 이를 위해 입출력 레지스터를 들어가는 클럭을 멀티플렉서를 이용하여 따로 제어한다. 정상동작시는 메모리 제어회로로 부터 발생되는 클럭신호이며 각각은 같은 주기의 클럭일 수도 또한, 다른 클럭일 수도 있다. 래치, 쉬프트 신호는 메모리의 자기 테스트 제어회로(54)로 부터 생성되는 신호이다. 래치 신호는 메모리에서 입력 레지스터로 읽어오는 신호이며, 쉬프트 신호는 메모리의 라이트 신호와 같은 신호로 사용될 수 있다.
아래의 표는 메모리의 초기값을 XXX로 가정한 테스트 회로의 동작을 나타내는 것이다.
상기 표를 이용하여 테스트 회로의 동작을 성명하면 다음과 같다.
상기 표에서 라이트는 셀에의 라이트 동작을, 리드는 셀로 부터의 리드 동작을, 래치는 레지스터에 래치하는 동작을 각각 나타내는 것이다.
초기상태에 테스트 입력, 레지스터, 메모리 셀0, 1, 2, 테스트 출력이 각각 X(don't care)상대이고, 테스트 모드시에 멀티플렉서(32)로 입력되는 테스트 입력신호가 0이면 멀티플렉서(32)는 테스트 입력신호 0을 선택하여 출력한다. 테스트 입력신호는 그 후의 동작에서도 계속해서 0이 입력된다. 레지스터(34)는 쉬프트 신호에 응답하여 멀티플렉서(32)의 출력신호를 래치하고 메모리 셀0에 라이트한다. 그래서, 레지스터들의 상태는 0XXXXX이고 메모리 셀0, 1, 2의 상태는 각각 0XX가되고 테스트 출력신호는 X가 된다. 다음으로 리드동작이 수행된다. 리드동작은 메모리 셀0. 1, 2에 저장된 데이타가 출력되는 것으로, 이때 레지스터들의 상태는 0XXXXX이고 메모리 셀 0, 1, 2의 상태는 각각 0XX가 되고 테스트 출력신호 X가 된다. 다음으로 래치동작이 수행되는데 래치동작은 래치신호에 응답하여 리드 동작에 의해서 리드된 메모리 셀0, 1, 2의 데이타를 레지스터들(36, 42, 48)에 의해서 래치하여 출력한다. 이때 레지스터들의 출력신호는 00XXXX, 메모리 셀0, 1, 2의 상태는 각각 0XX가 되고 테스트 출력신호는 X가 된다. 즉, 테스트 회로의 동작은 라이트, 리드, 래치동작의 순서로 수행되고, 이와같은 동작이 반복적으로 수행됨으로써 상기 표에 나타낸 것처럼, 맨 마지막 래치동작을 수행하고 난 후에 레지스터의 상태는 0가 되고 메모리 셀0, 1, 2의 상태는 0가 되고 테스트 회로의 테스트 출력신호는 0가 된다. 즉, 마지막 테스트 출력신호가 테스트 입력신호인 0와 동일하므로 메모리 셀은 이상이 없는 것이 된다.
즉, 테스트 입력신호만을 제어하면서 첫번째 메모리 셀0로 부터 마지막 메모리 셀2까지 직렬로 기록되게 되는데 이와같은 형태로 임의의 값을 메모리에 기록하고 테스트할 수 있게 된다.
본 발명의 메모리 장치의 테스트 회로는 칩내부에 스캔을 사용하지 않으면서, 비동기형 메모리와 메모리 제어회로와의 직렬 인터페이스가 가능하다.

Claims (1)

  1. 복수개의 워드라인에 연걸된 복수개의 메모리 셀들; 테스트 모드시에 테스트 입력신호 및 상기 복수개의 메모리 셀의 좌측 메모리 셀로 부터 독출되는 신호들을 각각 선택하고, 정상 모드시에 상기 복수개의 메모리 셀로 입력되는 신호들을 선택하여 출력하기 위한 복수개의 선택수단들; 상기 테스트 모드시에 상기 복수개의 선택수단들로 부터 출력되는 신호들을 쉬프트 신호에 응답하여 상기 테스트 입력신호 및 상기 복수개의 메모리 셀의 좌측 메모리 셀로 부터 독츨되는 신호들을 각각 상기 복수개의 메모리 셀들에 저장하고 상기 정상 모드시에 제1제어신호에 응답하여 상기 입력되는 신호들을 각각 상기 복수개의 메모리 셀들에 저장하기 위한 복수개의 제1레지스터들; 상기 테스트 모드시에 상기 복수개의 메모리 셀들에 저장된 데이타를 래치신호에 응답하여 래치하고 상기 정상 모드시에 제2제어신호에 응답하여 상기 복수개의 메모리 셀들에 저장된 데이타를 래치하고 테스트 출력신호를 발생하기 위한 복수개의 제2레지스터들 및 상기 테스트 출력 신호를 입력하고 상시 테스트 입력신호를 발생하기 위한 자기 테스트 제어회로를 구비하여 상기 복수개의 워드라인의 각각의 워드라인에 연결된 메모리 셀들에 대하여 테스트를 수행하는 것을 특징으로 하는 메모리 장치의 테스트 회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1185562A (ja) * 1997-09-04 1999-03-30 Oki Electric Ind Co Ltd 半導体集積回路
US6557127B1 (en) 2000-02-28 2003-04-29 Cadence Design Systems, Inc. Method and apparatus for testing multi-port memories
US7761754B1 (en) 2008-03-25 2010-07-20 Altera Corporation Techniques for testing memory circuits
US7908535B2 (en) * 2009-06-30 2011-03-15 Texas Instruments Incorporated Scan testable register file
US10460822B2 (en) * 2017-08-23 2019-10-29 Arm Limited Memory with a controllable I/O functional unit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493077A (en) * 1982-09-09 1985-01-08 At&T Laboratories Scan testable integrated circuit
JPS63276795A (ja) * 1986-12-16 1988-11-15 Mitsubishi Electric Corp 可変長シフトレジスタ
JP2522140B2 (ja) * 1992-11-18 1996-08-07 日本電気株式会社 論理回路
US5504756A (en) * 1993-09-30 1996-04-02 Intel Corporation Method and apparatus for multi-frequency, multi-phase scan chain
US5715255A (en) * 1994-11-21 1998-02-03 Texas Instruments Incorporated Low overhead memory designs for IC terminals

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US5917832A (en) 1999-06-29

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