KR0143131B1 - 램 테스트를 위한 최적 데이타 발생기 - Google Patents

Abstract

본 발명은 램 테스트를 위한 최적 데이터 발생기에 관한 것으로, 램(15) 위치를 지정하기 위한 번지를 발생시켜 출력하는 번지 발생기(11)와, 멀티플렉서(41)와 시프트 레지스터(42)로 이루어져 있어 데이터 백그라운드를 발생시켜 출력하는 데이터 발생기(40)와, 램(15)으로부터 읽어낸 데이터를 기대되는 패턴과 비교하는 데이터 비교기(13)와, 램 비스트(10)의 전체 흐름을 제어하는 비스트 제어기(14)와, 데이터를 쓸 수도 있고 읽어낼 수도 있는 기능을 갖는 램(15)으로 구성되었으며, 램을 테스트할 때 자체에 내장된 테스트 회로가 차지하는 면적 문제(Area Overhead)와 처리 시간 문제(Time Overhead) 및 데이터 크기에 의존된 회로 구성 문제를 해결하기 위한 램 테스트를 위한 최적 데이터 발생기에 관한 것이다.

Description

램 테스트를 위한 최적 데이터 발생기

제1도는 종래 기술의 램 테스트에 사용된 8비트 데이터 백그라운드의 종류를 나타낸 코드표이고,

제2도는 종래의 램 비스트(RAM BIST)의 구조를 적용한 블록도이고,

제3도는 종래의 유한 상태 장치(FSM)를 이용한 데이터 발생기의 블록도이고,

제4도는 종래의 디코딩 로직(Decoding Logic)을 이용한 데이터 발생기의 블록도이고,

제5도는 본 발명의 실시예에 따른 시프트 레지스터를 이용한 데이터 발생기의 블록도이고,

제6도는 본 발명의 실시예에 따른 데이터 백그라운드 생성 세부 과정을 나타낸 코드표이고,

제7도는 본 발명의 실시예에 따른 멀티플렉서를 공유한 데이터 발생기의 블록도이다.

본 발명은 램 테스트를 위한 최적 데이터 발생기에 관한 것으로서, 더 상세히 말하자면, 램을 테스트할 때 자체에 내장된 테스트 회로가 차지하는 면적문제(Area Overhead)와 처리 시간 문제(Time Overhead) 및 데이터 크기에 의존된 회로 구성 문제를 해결하기 위한 램 테스트를 위한 최적 데이터 발생기에 관한 것이다.

먼저, 종래의 일반적인 램 테스트 방법에 대하여 간략히 살펴보기로 한다. 램 테스트의 한 방법으로는 1-비트 테스트 알고리즘(1-bit test algorithm)이 있는데, 이 방법은 램의 데이터를 한 비트로 가정하여 양산시 각 램 셀(Cell)에 존재하는 고장 부위를 찾기 위해 일정한 어드레스 순서로 각 비트에 로직 '0'이나 '1'을 읽거나 쓰는 방법이다. 이 방법을 사용하여 워드(Word) 단위로 동작하는 램을 테스트할 때는 임의의 한 워드 단위의 패턴을 로직 '0'으로 정하고, 그 반대의 패턴을 로직 '1'로 정하여 테스트하게 된다.

그런데, 실제 램 동작시 사용될 수 있는 데이터의 종류는 여러가지이기 때문에, 현재 알려진 램 테스트 방법은 메모리 워드 내의 각 비트 간에 미치는 영향을 고려하여 적절한 데이터 패턴 조합을 만들어 사용하고 있다.

이러한 데이터 패턴 조합을 데이터 백그라운드(Data Background)라고 하는데, 가장 일반화된 데이터 백그라운드를 구하는 방법에 대하여 첨부된 도면을 참조로 하여 설명하기로 한다.

제1도는 종래 기술의 램 테스트에 사용된 8비트 데이터 백그라운드의 종류를 나타낸 코드표이다.

제1도에 도시된 데이터 백그라운드는 두 데이터 비트 간에 발생할 수 있는 모든 조합을 가지고 있어, 이 데이터 백그라운드를 사용한 램 테스트는 두 비트간의 영향을 모두 체크할 수 있다.

여러 가지 데이터 크기에 대해, 제1도에 도시된 방법에서 필요한 데이터 백그라운드의 수는 다음의 제(1)식으로 표현될 수 있다.

앞에서 설명한 방법을 사용하여 램을 테스트할 때, 필요한 테스트 패턴이 매우 많고 이의 결과로 테스트 시간이 증가하기 때문에, 테스트 회로를 칩 내부에 만들어 이 회로가 자체적으로 램을 테스트하는 방법이 일반화되고 있는데, 이러한 회로를 램 비스트(RAM BIST;RAM Built In Self Test)라고 한다. 현재 램이 회로 내에 깊이 위치하고 있어 외부 핀에서 내부 메모리를 직접 제어할 수 없는 내장 메모리를 갖고 있는 칩에 대하여 램 비스트의 사용은 필수적인 요소가 되고 있다.

이하, 첨부된 도면을 참조로 하여 종래의 램 비스트에 대하여 설명하기로 한다.

제2도는 종래의 램 비스트의 구조를 적용한 블록도이고,

제3도는 종래의 유한 상태 장치(Finite State Machine)를 이용한 데이터 발생기의 블록도이고,

제4도는 종래의 디코딩 로직(Decoding Logic)을 이용한 데이터 발생기의 블록도이다.

제2도에 도시되어 있듯이, 램 비스트(10)의 구성은, 램 테스트를 하는데 있어서 데이터 백그라운드가 기록될 램(15) 위치를 지정하기 위한 번지를 발생시켜 출력하는 번지 발생기(11)와; 상기 번지 발생기(11)를 통해 지정된 위치에 기록할 데이터 백그라운드를 발생시켜 출력하는 데이터 발생기(12)와; 램(15)으로부터 읽어낸 데이터를 기대되는 패턴과 비교하는 데이터 비교기(13)와; 램 비스트(10)의 전체 흐름을 제어하는 비스트 제어기(14)와; 데이터를 쓸 수도 있고 읽어낼 수도 있는 기능을 갖는 램(15)으로 이루어져 있다.

여기서 상기한 데이터 발생기(12)는 데이터 백그라운드를 생성하는 회로로, 데이터 비트에 따라 필요한 데이터 백그라운드의 수가 다르고 이에 따라 내부 회로가 달라지기 때문에, 이의 구현이 까다롭다는 불편함이 있고 이 회로가 차지하는 면적 또한 무시할 수 없는 문제가 된다.

일례로, 필립스(Philips)사에서는 유한 상태 장치(FMS;Finite State Machine)를 이용한 데이터 발생기로 구성된 램 비스트를 제공하였다.

제3도에 도시되어 있듯이, 램 비스트에서 유한 상태 장치(FMS)를 이용한 데이터 발생기(20)의 구성은, 데이터 백그라운드를 생성하라는 요구가 있을 때마다, 현재의 데이터 레지스터(22)의 내용(Current State)을 참고로 하여 다음 데이터 백그라운드(Next State)를 발생시켜 출력하는 조합 회로(21)와; 상기 조합 회로(21)로부터 출력된 데이터 백그라운드를 입력으로 받아 일시저장 및 램으로 출력하는 데이터 레지스터(22)로 이루어져 있다.

상기 조합 회로(21)는 유한 상태 장치를 이용하여, 데이터 백그라운드를 생성하라는 요구가 있을 때마다 현재 데이터 레지스터(22) 상태를 전이(Transition) 시켜 데이터 백그라운드를 순차적으로 발생시킨다.

그러나 이러한 유한 상태 장치를 이용한 데이터 발생기(20) 역시 데이터 크기가 변할 때마다 조합 회로(21)를 다시 구현해야 하는 단점을 가지고 있다. 램 비스트를 구현한 또 다른 예로, 칩 내부의 여러 램을 병렬적으로 테스트할 때 사용하는 데이터 발생기를 모토롤라(Motorola)사에서 발표하였다.

제4도에 도시되어 있듯이, 모토롤라사에서는 디코딩 로직(Decoding Logic)을 이용한 데이터 발생기(30)을 구현하였다.

이 방법은 여러 램에 각각의 데이터 발생기를 두고, 비스트 컨트롤러에서 데이터 백그라운드 인덱스를 나타내는 신호선을 제어하도록 하여 컨트롤러와 램 사이의 제어 영역인 라우팅(Routing) 영역을 줄이는 방법이다.

이 구조는 데이터 백그라운드 인덱스(Data Background Index)를 나타내는 신호선으로부터 인덱스 신호를 입력 받은 디코딩 논리 회로가, 인덱스 신호에 따라 데이터 백그라운드를 발생시키는 구조로 되어 있는데, 이러한 구조 역시 필립스 방법과 마찬가지로 에리어 오버헤드(Area Overhead)가 크고, 데이터 크기에 따라 구성된 회로가 달라지는 단점을 지니고 있다.

따라서, 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 램을 테스트할 때 자체에 내장된 테스트 회로가 차지하는 면적문제(Area Overhead)와 처리 시간 문제(Time Overhead) 및 데이터 크기에 의존된 회로 구성을 해결하는 램 테스트를 위한 최적 데이터 발생기를 제공하는 데에 있다.

상기의 목적을 달성하기 위한 데이터 발생기의 구성은, 데이터 백그라운드 인덱스와 어드레스 라인을 입력으로 받아, 데이터 백그라운드 인덱스에 의해 어드레스 라인 신호를 선택하고, 선택된 어드레스 라인 신호를 한 비트씩 순차적으로 출력하는 선택 수단과; 상기 선택 수단으로부터 순차적으로 출력되는 한 비트의 어드레스 라인 신호를 입력으로 받아, 순차적으로 시프트시키고 적재함으로써, 원하는 데이터 백그라운드를 생성시켜 램으로 출력하는 시프트 레지스터로 이루어져 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.

제5도는 본 발명의 실시예에 따른 시프트 레지스터를 이용한 데이터 발생기의 블록도이다.

제5도에 도시되어 있듯이 본 발명의 실시예에 따른 시프트 레지스터를 이용한 데이터 발생기(40)의 구성은, 데이터 백그라운드 인덱스(Data Background Index)와 4비트의 어드레스 라인(Address Line)을 입력으로 받아, 데이터 백그라운드 인덱스(Data Background Index)에 의해 어드레스 라인(Address Line) 신호를 선택하고, 선택된 어드레서 라인(Address Line) 신호를 한 비트씩 순차적으로 출력하는 멀티플렉서(41)와; 상기 멀티플렉서(41)로부터 순차적으로 출력되는 한 비트의 어드레스 라인(Address Line) 신호를 시프트시켜 8비트의 데이터 백그라운드(Data Background)를 생성시켜 램으로 출력하는 시프트 레지스터(42)로 이루어져 있다.

상기와 같이 이루어져 있는 본 발명의 실시예에 따른 시프트 레지스터를 이용한 데이터 발생기(40)의 동작은 다음과 같다.

상기한 데이터 발생기(40)는 기존의 어드레스 라인(Address Line)과 멀티플렉서(41) 그리고 데이터 입력단의 시프트 레지스터(42)를 이용한다. 시프트 레지스터 앞의 멀티플렉서(41)는 각 데이터 백그라운드 인덱스(Data Background Index)에 따라 어드레스 라인(Address Line)을 선택하여 한 비트씩 순차적으로 시프트 레지스터(42)의 입력단에 전달한다.

여기서, 어드레스 동작에 따라 시프트 레지스터(42)가 데이터 백그라운드를 생성하는 과정을 설명하기로 한다.

제6도는 본 발명의 실시예에 따른 데이터 백그라운드 생성 세부 과정을 나타낸 코드표이다.

제6도에 도시되어 있듯이, 데이터 백그라운드 인덱스(Data Background Index)와 동일한 신호값의 어드레스 라인(Address Line)이 제5도에 도시된 멀티플렉서(41)에 의해 선택됨을 알 수 있다.

상기 멀티플렉서(41)에 의해 선택된 어드레스 라인(Address Line)의 비트 시퀀스(Bit Sequence)를 시프트 레지스터(42)에 순차적으로 적재하면 원하는 데이터 백그라운드를 얻을 수 있다.

여기서, 일반적으로 많이 사용되는 테스트를 위한 설계 방법(Design For Testability)인 스캔 설계(Scan Design)에서는 내부 레지스터를 시프팅 기능을 갖는 스캔 체인(Scan Chain)으로 대체시키기 때문에, 램 입력단에 존재하는 스캔 체인을 시프트 레지스터로 사용하면 데이터 발생기에 사용되는 멀티플렉서를 한 개로 줄일 수 있게 되어 에리어 오버헤드가 작아지게 된다.

다시 말해서, 본 발명의 실시예에 따른 멀티플랙서(41)와 시프트 레지스터(42)만을 이용하여 구현한 데이터 발생기(40)를 통하여 테스트 회로가 차지하는 면적 문제를 해결할 수 있게 되었다.

또, 시간 문제에 대해서는 선택된 어드레스 라인 신호를 시프트 레지스터에 순차적으로 적재하는 과정에서 타임 오버헤드를 유발하지만, 이 시간은 앞에서 언급한 1비트 테스트 알고리즘을 적용하는 시간에 비하면 극히 작기 때문에 무시할 수 있으므로, 시간 문제도 해결할 수 있게 되었다.

또한, 본 발명의 실시예에 따른 데이터 발생기(40)를 사용함으로써 데이터 크기가 서로 다른 램이 함께 들어 있는 칩에 대한 래 비스트 제작이 특히 용이하게 되었다.

제7도는 본 발명의 실시예에 따른 멀티플렉서를 공유한 데이터 발생기의 블록도이다.

제7도는 도시되어 있듯이, 내부에 사용된 램(52,53,54)이 여러 개일 경우 어드레스 라인을 선택하기 위해 사용된 멀티프렉서(51)를 공유할 수 있기 때문에, 종래의 데이터 크기에 의존된 회로 구성의 문제를 해결할 수 있게 되었고, 또한 각 램의 데이터 레지스터에 오직 하나의 신호선만이 연결되기 때문에 라우팅 영역을 크게 줄일 수 있다.

따라서, 상기와 같이 돈작하는 본 발명의 효과는, 멀티플렉서와 시프트 레지스터를 이용하여 램 비스트의 데이터 발생기를 구현함으로써, 램을 테스트할 때 자체에 내장된 테스트 회로가 차지하는 면적 문제(Area Overhead)와 처리 시간 문제(Time Overhead) 및 데이터 크기에 의존된 회로 구성 문제를 해결하도록 한 것이다.

Claims (3)

1. 데이터 백그라운드 인덱스(Data Background Index)와 어드레스 라인(Address Line)을 입력으로 받아, 데이터 백그라운드 인덱스(Data Background Index)에 의해 어드레스 라인(Address Line) 신호를 선택하고, 선택된 어드레스 라인(Address Line) 신호를 한 비트씩 순차적으로 출력하는 선택 수단(41)과; 상기 선택 수단(41)으로분터 순차적으로 출력되는 한 비트의 어드레스 라인(Address Line) 신호를 입력으로 받아, 순차적으로 시프트시키고 적재함으로써, 원하는 데이터 백그라운드를 생성시켜 램으로 출력하는 시프트 레지스터(42)로 이루어지는 것을 특징으로 하는 램 테스트를 위한 최적 데이터 발생기.
2. 제1항에 있어서, 상기한 선택 수단(41)은, 램 비스트 내부에 데이터 크기가 서로 다른 램이 함께 들어 있는 경우에도 공유해서 사용함으로써, 데이터 크기에 의존된 회로 구성상의 문제를 해결하는 기능을 갖는 멀티플렉서로 이루어지는 것을 특징으로 하는 램 테스트를 위한 최적 데이터 발생기.
3. 램 테스트를 하는데 있어서 데이터 백그라운드가 기록될 램(15) 위치를 지정하기 위한 번지를 발생시켜 출력하는 번지 발생기(11)와; 상기 번지 발생기(11)를 통해 지정된 위치에 기록할 데이터 백그라운드를 발생시켜 출력하는 램 테스트를 위한 최적 데이터 발생기(40)와; 램(15)으로부터 읽어낸 데이터를 기대되는 패턴과 비교하는 데이터 비교기(13)와; 램 비스트(10)의 전체 흐름을 제어하는 비스트 제어기(14)와; 데이터를 쓸 수도 있고 읽어낼 수도 있는 기능을 갖는 램(15)으로 이루어지는 것을 특징으로 하는 최적 데이터 발생기로 구현한 램 테스트 회로.