JP2001006395A - 半導体メモリ装置及びそのテストモード時の読出方法 - Google Patents
半導体メモリ装置及びそのテストモード時の読出方法Info
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- 238000000034 method Methods 0.000 title claims description 11
- 238000010998 test method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
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- G11C29/40—Response verification devices using compression techniques
Abstract
(57)【要約】
【課題】 テストモード時出力データの比較器の出力の
出力されるピンをプログラマブルに可変させうる半導体
メモリ装置及びそのテストモード時の読出方法を提供す
る。 【解決手段】 メモリセルアレイから読出された複数個
の出力データを比較する比較器、及びテストモード時複
数個の出力ピンのうち前記比較器の出力の出力されるピ
ンをプログラマブルに可変させるための出力ピン指定手
段を具備する。従って、半導体メモリ装置がメモリモジ
ュールに装着される場合、前記出力ピン指定手段を用い
て各半導体メモリ装置の出力ピンを別々に指定すること
によって、メモリモジュールテスト時、一回に複数個の
半導体メモリ装置から同時にデータを読出すことがで
き、モジュールテスト時間を短縮できる。
出力されるピンをプログラマブルに可変させうる半導体
メモリ装置及びそのテストモード時の読出方法を提供す
る。 【解決手段】 メモリセルアレイから読出された複数個
の出力データを比較する比較器、及びテストモード時複
数個の出力ピンのうち前記比較器の出力の出力されるピ
ンをプログラマブルに可変させるための出力ピン指定手
段を具備する。従って、半導体メモリ装置がメモリモジ
ュールに装着される場合、前記出力ピン指定手段を用い
て各半導体メモリ装置の出力ピンを別々に指定すること
によって、メモリモジュールテスト時、一回に複数個の
半導体メモリ装置から同時にデータを読出すことがで
き、モジュールテスト時間を短縮できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に半導体メモリ装置及びメモリモジュールとそ
のテストモード時の読出方法とに関する。
係り、特に半導体メモリ装置及びメモリモジュールとそ
のテストモード時の読出方法とに関する。
【０００２】
【従来の技術】最近の一部の高速半導体メモリ装置は、
システムでデータまたはアドレスなどの入出力信号をバ
ス形態の伝送線路を通して送受信可能なように設計され
ている。このようなバス構造では、１つのバスに複数の
半導体メモリ装置が共通接続され、一回に一個の半導体
メモリ装置のみがこのバスにデータを載せる。もし、同
時に２つ以上の半導体メモリ装置がバスにデータを載せ
た場合には、データの衝突によって誤動作が発生する。
高速半導体メモリ装置の一種であるラムバス(Rambus)DR
AMも前記のようなバス構造を採用しており、このような
バス構造を支援するために独特な形態のモジュールが提
案されている。
システムでデータまたはアドレスなどの入出力信号をバ
ス形態の伝送線路を通して送受信可能なように設計され
ている。このようなバス構造では、１つのバスに複数の
半導体メモリ装置が共通接続され、一回に一個の半導体
メモリ装置のみがこのバスにデータを載せる。もし、同
時に２つ以上の半導体メモリ装置がバスにデータを載せ
た場合には、データの衝突によって誤動作が発生する。
高速半導体メモリ装置の一種であるラムバス(Rambus)DR
AMも前記のようなバス構造を採用しており、このような
バス構造を支援するために独特な形態のモジュールが提
案されている。
【０００３】図１はラムバスDRAMに採用されているバス
構造を有するメモリモジュールのブロック図である。図
１を参照すれば、メモリモジュール２００は複数個の入
出力ピンDQ１乃至DQWを有する複数個の半導体メモリ装
置１１乃至１n、即ちラムバスDRAMを含み、前記半導体
メモリ装置１１乃至１nの同一入出力ピンは対応する一
つのデータバスに共通接続される。即ち、前記半導体メ
モリ装置１１乃至１nの第１入出力ピンDQ１はデータバ
スDB１に共通接続され、第２入出力ピンDQ２はデータバ
スDB２に共通接続される。このようにして、半導体メモ
リ装置１１乃至１nのW番目の入出力ピンDQWはデータバ
スDBWに共通接続される。また、マスタのコントローラ
１００の対応する入出力ピンも対応するデータバスに接
続される。
構造を有するメモリモジュールのブロック図である。図
１を参照すれば、メモリモジュール２００は複数個の入
出力ピンDQ１乃至DQWを有する複数個の半導体メモリ装
置１１乃至１n、即ちラムバスDRAMを含み、前記半導体
メモリ装置１１乃至１nの同一入出力ピンは対応する一
つのデータバスに共通接続される。即ち、前記半導体メ
モリ装置１１乃至１nの第１入出力ピンDQ１はデータバ
スDB１に共通接続され、第２入出力ピンDQ２はデータバ
スDB２に共通接続される。このようにして、半導体メモ
リ装置１１乃至１nのW番目の入出力ピンDQWはデータバ
スDBWに共通接続される。また、マスタのコントローラ
１００の対応する入出力ピンも対応するデータバスに接
続される。
【０００４】図１に示すバス構造を有するメモリモジュ
ールでは、書込動作時に、同一のデータを複数個の半導
体メモリ装置１１乃至１ｎに同時に書込める。しかし、
読出動作時には、前述したように、同時に２つ以上の半
導体メモリ装置からデータを読出すと、データバス上で
データが衝突する。これを避けるためには一回に一個の
半導体メモリ装置からだけデータを読出すようにしなけ
ればならない。図２は図１に示す半導体メモリ装置にお
ける従来の出力データ併合(Merge)回路の概略的なブロ
ック図である。図２を参照すれば、従来の回路では、正
常モード時にはメモリセルアレイ２１から読出される複
数個の出力データDO１乃至DOWは、複数個の出力ピンDQ
１乃至DQWを介して同時に出力される。一方、テストモ
ード時には比較器２２が、メモリセルアレイ２１から読
出される複数個の出力データDO１乃至DOWを併合して決
まった１本の出力ピン、例えばDQ１に出力する。
ールでは、書込動作時に、同一のデータを複数個の半導
体メモリ装置１１乃至１ｎに同時に書込める。しかし、
読出動作時には、前述したように、同時に２つ以上の半
導体メモリ装置からデータを読出すと、データバス上で
データが衝突する。これを避けるためには一回に一個の
半導体メモリ装置からだけデータを読出すようにしなけ
ればならない。図２は図１に示す半導体メモリ装置にお
ける従来の出力データ併合(Merge)回路の概略的なブロ
ック図である。図２を参照すれば、従来の回路では、正
常モード時にはメモリセルアレイ２１から読出される複
数個の出力データDO１乃至DOWは、複数個の出力ピンDQ
１乃至DQWを介して同時に出力される。一方、テストモ
ード時には比較器２２が、メモリセルアレイ２１から読
出される複数個の出力データDO１乃至DOWを併合して決
まった１本の出力ピン、例えばDQ１に出力する。
【０００５】これにより、図２に示す出力データ併合回
路を含む半導体メモリ装置が図１に示すメモリモジュー
ルに採用される場合には、テストモードの読出動作時、
全ての半導体メモリ装置が決まった出力ピンDQ１を介し
て同一の１つのデータバス、例えばデータバスDB１にデ
ータを出力することになる。したがって、同時に２つ以
上の半導体メモリ装置からデータを読出す場合、データ
バスDB１上でデータの衝突が発生する。従って、従来の
出力データ併合回路を含む半導体メモリ装置が図１に示
すメモリモジュールに採用される場合には、メモリモジ
ュールテスト時には一回に一個の半導体メモリ装置のみ
からデータを読出さなければならないので、言い換えれ
ば、一回に一個の半導体メモリ装置のみしかテスト出来
ないため、モジュールテスト時間が延びるという欠点が
ある。
路を含む半導体メモリ装置が図１に示すメモリモジュー
ルに採用される場合には、テストモードの読出動作時、
全ての半導体メモリ装置が決まった出力ピンDQ１を介し
て同一の１つのデータバス、例えばデータバスDB１にデ
ータを出力することになる。したがって、同時に２つ以
上の半導体メモリ装置からデータを読出す場合、データ
バスDB１上でデータの衝突が発生する。従って、従来の
出力データ併合回路を含む半導体メモリ装置が図１に示
すメモリモジュールに採用される場合には、メモリモジ
ュールテスト時には一回に一個の半導体メモリ装置のみ
からデータを読出さなければならないので、言い換えれ
ば、一回に一個の半導体メモリ装置のみしかテスト出来
ないため、モジュールテスト時間が延びるという欠点が
ある。
【０００６】
【発明が解決しようとする課題】従って、本発明が解決
しようとする技術的課題は、前記バス構造を有するメモ
リモジュールのテスト時に、一回に複数個の半導体メモ
リ装置から同時にデータを読出せるように、テストモー
ド時に、出力データの出力されるピンをプログラマブル
に可変させうる半導体メモリ装置を提供することにあ
る。本発明が解決しようとする他の技術的課題は、前記
バス構造を有するメモリモジュールのテスト時に、一回
に複数個の半導体メモリ装置から同時にデータを読出せ
る半導体メモリ装置のテストモード時の読出方法を提供
することにある。本発明が解決しようとするさらに他の
技術的課題は、前記バス構造を有するメモリモジュール
のテスト時に、テスト時間を短縮しうるメモリモジュー
ルテスト方法を提供することにある。
しようとする技術的課題は、前記バス構造を有するメモ
リモジュールのテスト時に、一回に複数個の半導体メモ
リ装置から同時にデータを読出せるように、テストモー
ド時に、出力データの出力されるピンをプログラマブル
に可変させうる半導体メモリ装置を提供することにあ
る。本発明が解決しようとする他の技術的課題は、前記
バス構造を有するメモリモジュールのテスト時に、一回
に複数個の半導体メモリ装置から同時にデータを読出せ
る半導体メモリ装置のテストモード時の読出方法を提供
することにある。本発明が解決しようとするさらに他の
技術的課題は、前記バス構造を有するメモリモジュール
のテスト時に、テスト時間を短縮しうるメモリモジュー
ルテスト方法を提供することにある。
【０００７】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明は、メモリセルアレイと、前記メモリ
セルアレイから読出された複数個の出力データを比較す
る比較器と、複数個の出力ピンと、テストモード時に前
記出力ピンのうちの前記比較器の出力が出力されるピン
をプログラマブルに可変させるための出力ピン指定手段
とを設けたものである。テストモード時には前記比較器
の出力のみが前記出力ピン指定手段により指定されたピ
ンを介して出力され、正常モード時には前記複数個の出
力データが前記複数個の出力ピンを介して出力される。
望ましい実施の形態によれば、前記出力ピン指定手段
は、前記半導体メモリ装置の外部から印加される固有番
号を貯蔵するレジスタと、前記レジスタに貯蔵された前
記固有番号に基づき前記複数個の出力ピンのうちの１つ
を選択する選択手段とを具備する。
るために、本発明は、メモリセルアレイと、前記メモリ
セルアレイから読出された複数個の出力データを比較す
る比較器と、複数個の出力ピンと、テストモード時に前
記出力ピンのうちの前記比較器の出力が出力されるピン
をプログラマブルに可変させるための出力ピン指定手段
とを設けたものである。テストモード時には前記比較器
の出力のみが前記出力ピン指定手段により指定されたピ
ンを介して出力され、正常モード時には前記複数個の出
力データが前記複数個の出力ピンを介して出力される。
望ましい実施の形態によれば、前記出力ピン指定手段
は、前記半導体メモリ装置の外部から印加される固有番
号を貯蔵するレジスタと、前記レジスタに貯蔵された前
記固有番号に基づき前記複数個の出力ピンのうちの１つ
を選択する選択手段とを具備する。
【０００８】前記他の技術的課題を達成するために、メ
モリセルアレイ及び複数個の出力ピンを具備する半導体
メモリ装置に対するテストモード時の読出方法におい
て、前記半導体メモリ装置の外部から印加される固有番
号を貯蔵する段階と、前記貯蔵された前記固有番号に対
応して前記出力ピンのうちの１つを選択する段階と、前
記テストモード時、前記メモリセルアレイから読出され
た複数個の出力データを比較する段階と、前記比較結果
を前記選択された出力ピンに出力する段階とを具備す
る。
モリセルアレイ及び複数個の出力ピンを具備する半導体
メモリ装置に対するテストモード時の読出方法におい
て、前記半導体メモリ装置の外部から印加される固有番
号を貯蔵する段階と、前記貯蔵された前記固有番号に対
応して前記出力ピンのうちの１つを選択する段階と、前
記テストモード時、前記メモリセルアレイから読出され
た複数個の出力データを比較する段階と、前記比較結果
を前記選択された出力ピンに出力する段階とを具備す
る。
【０００９】前記さらに他の技術的課題を達成するため
に、メモリセルアレイ及び複数個の出力ピンを具備する
複数個の半導体メモリ装置を含み、前記半導体メモリ装
置の同一の出力ピンが対応する１つのデータバスに共通
接続されているメモリモジュールに対するテスト方法に
おいて、テスト時、前記各半導体メモリ装置にそれぞれ
の固有番号を印加してそれぞれの固有番号に対応する相
異なる出力ピンを指定する段階と、前記相異なる出力ピ
ンに連結されている相異なるデータバスを介して前記各
半導体メモリ装置から同時にデータを読出す段階とを具
備する。
に、メモリセルアレイ及び複数個の出力ピンを具備する
複数個の半導体メモリ装置を含み、前記半導体メモリ装
置の同一の出力ピンが対応する１つのデータバスに共通
接続されているメモリモジュールに対するテスト方法に
おいて、テスト時、前記各半導体メモリ装置にそれぞれ
の固有番号を印加してそれぞれの固有番号に対応する相
異なる出力ピンを指定する段階と、前記相異なる出力ピ
ンに連結されている相異なるデータバスを介して前記各
半導体メモリ装置から同時にデータを読出す段階とを具
備する。
【００１０】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳しく説明するが、本発明の実施例は多様に変形で
き、本発明の範囲が下記実施例に限定されると解釈して
はならない。本発明の実施例は当業者に本発明をさらに
完全に説明するために提供されるものである。なお、図
面上、同一の符号及び番号は同一の要素を示す。図３は
本発明の一実施例に係る半導体メモリ装置のブロック図
である。図３を参照すれば、本発明の実施例に係る半導
体メモリ装置は、メモリセルアレイ３１、比較器３２、
複数個の出力ピンDQ１乃至DQW、出力ピン指定手段３
３、及び複数個のマルチプレクサ３４１乃至３４Wを具
備する。
明を詳しく説明するが、本発明の実施例は多様に変形で
き、本発明の範囲が下記実施例に限定されると解釈して
はならない。本発明の実施例は当業者に本発明をさらに
完全に説明するために提供されるものである。なお、図
面上、同一の符号及び番号は同一の要素を示す。図３は
本発明の一実施例に係る半導体メモリ装置のブロック図
である。図３を参照すれば、本発明の実施例に係る半導
体メモリ装置は、メモリセルアレイ３１、比較器３２、
複数個の出力ピンDQ１乃至DQW、出力ピン指定手段３
３、及び複数個のマルチプレクサ３４１乃至３４Wを具
備する。
【００１１】半導体メモリ装置の正常モード時には、メ
モリセルアレイ３１から読出される複数個の出力データ
DO１乃至DOWが複数個の出力ピンDQ１乃至DQWに出力され
る。具体的には、正常モード時にはテスト制御信号TEST
が非活性化状態となり、これにより複数個のマルチプレ
クサ３４１乃至３４Wを介して複数個の出力データDO１
乃至DOWが複数個の出力ピンDQ１乃至DQWに同時に出力さ
れる。比較器３２は、半導体メモリ装置のテストモード
時に、メモリセルアレイ３１から読出される複数個の出
力データDO１乃至DOWを合併して、一つの出力ピンに出
力するためのものであって、テストモード時、複数個の
出力データDO１乃至DOWを比較して一つの比較結果を出
力する。図３には比較器３２が出力データDO１乃至DOW
のみを相互比較する排他的ＯＲゲート(Exclusive OR Ga
te)で構成された場合が示されている。この場合には、
比較器３２の比較結果が論理“ハイ”の時、出力データ
DO１乃至DOWに相異なるデータが存在すると判定して、
半導体メモリ装置を不良(Fail)であると判定し、比較器
３２の比較結果が論理“ロー”の時、出力データDO１乃
至DOWが相等しいと判定して、半導体メモリ装置を良好
(Good)であると判定する。
モリセルアレイ３１から読出される複数個の出力データ
DO１乃至DOWが複数個の出力ピンDQ１乃至DQWに出力され
る。具体的には、正常モード時にはテスト制御信号TEST
が非活性化状態となり、これにより複数個のマルチプレ
クサ３４１乃至３４Wを介して複数個の出力データDO１
乃至DOWが複数個の出力ピンDQ１乃至DQWに同時に出力さ
れる。比較器３２は、半導体メモリ装置のテストモード
時に、メモリセルアレイ３１から読出される複数個の出
力データDO１乃至DOWを合併して、一つの出力ピンに出
力するためのものであって、テストモード時、複数個の
出力データDO１乃至DOWを比較して一つの比較結果を出
力する。図３には比較器３２が出力データDO１乃至DOW
のみを相互比較する排他的ＯＲゲート(Exclusive OR Ga
te)で構成された場合が示されている。この場合には、
比較器３２の比較結果が論理“ハイ”の時、出力データ
DO１乃至DOWに相異なるデータが存在すると判定して、
半導体メモリ装置を不良(Fail)であると判定し、比較器
３２の比較結果が論理“ロー”の時、出力データDO１乃
至DOWが相等しいと判定して、半導体メモリ装置を良好
(Good)であると判定する。
【００１２】一方、メモリセルアレイ３１から読出そう
とする出力データDO１乃至DOWが相異なる場合には、比
較器３２は所定のレジスタに貯蔵されている比較データ
と出力データDO１乃至DOWとを比較する比較回路で構成
される。この場合、前記比較データと前記出力データDO
１乃至DOWとが相異なる場合、半導体メモリ装置を不良
であると判定し、相等しい場合は良好であると判定す
る。特に、出力ピン指定手段３３は、出力ピンDQ１乃至
DQWのうち比較器３２の出力が出力されるピンをプログ
ラマブルに可変させ、レジスタ３３１、エンコーダ３３
２及びデマルチプレクサ３３３を具備する。具体的に
は、テストモード時に、半導体メモリ装置の外部から印
加される固有番号をレジスタ３３１が貯蔵し、エンコー
ダ３３２はレジスタ３３１に貯蔵された固有番号をエン
コーディングする。デマルチプレクサ３３３は、選択手
段であって、エンコーダ３３２の出力に応答して選択さ
れる出力ピンに比較器３２の出力を出力する。即ち、テ
ストモード時には、比較器３２の出力のみが、デマルチ
プレクサ３３３とマルチプレクサ３４１乃至３４Wのう
ちの１つを経て、選択されたピンに出力される。
とする出力データDO１乃至DOWが相異なる場合には、比
較器３２は所定のレジスタに貯蔵されている比較データ
と出力データDO１乃至DOWとを比較する比較回路で構成
される。この場合、前記比較データと前記出力データDO
１乃至DOWとが相異なる場合、半導体メモリ装置を不良
であると判定し、相等しい場合は良好であると判定す
る。特に、出力ピン指定手段３３は、出力ピンDQ１乃至
DQWのうち比較器３２の出力が出力されるピンをプログ
ラマブルに可変させ、レジスタ３３１、エンコーダ３３
２及びデマルチプレクサ３３３を具備する。具体的に
は、テストモード時に、半導体メモリ装置の外部から印
加される固有番号をレジスタ３３１が貯蔵し、エンコー
ダ３３２はレジスタ３３１に貯蔵された固有番号をエン
コーディングする。デマルチプレクサ３３３は、選択手
段であって、エンコーダ３３２の出力に応答して選択さ
れる出力ピンに比較器３２の出力を出力する。即ち、テ
ストモード時には、比較器３２の出力のみが、デマルチ
プレクサ３３３とマルチプレクサ３４１乃至３４Wのう
ちの１つを経て、選択されたピンに出力される。
【００１３】つまり、前述した本発明に係る半導体メモ
リ装置は、テストモード時に、出力ピン指定手段３３に
より比較器３２の出力が出力されるピンをプログラマブ
ルに可変させうる。即ち、出力ピンDQ１乃至DQWのうち
任意の１つを指定することが出来る。図４は、図３の半
導体メモリ装置が図１のバス構造を有するメモリモジュ
ールに採用される場合の、読出方法を説明するためのブ
ロック図である。図４を参照して本発明に係るメモリモ
ジュールテスト方法を詳しく説明する。
リ装置は、テストモード時に、出力ピン指定手段３３に
より比較器３２の出力が出力されるピンをプログラマブ
ルに可変させうる。即ち、出力ピンDQ１乃至DQWのうち
任意の１つを指定することが出来る。図４は、図３の半
導体メモリ装置が図１のバス構造を有するメモリモジュ
ールに採用される場合の、読出方法を説明するためのブ
ロック図である。図４を参照して本発明に係るメモリモ
ジュールテスト方法を詳しく説明する。
【００１４】まず、各半導体メモリ装置４１乃至４nに
相異なるそれぞれの固有番号を印加して、それぞれの固
有番号に対応する相異なる出力ピンを指定した後、テス
トモードに移行する。その理由は、同一の１つのデータ
バスに連結されている同一の出力ピンを指定する場合に
は、読出時にデータバスでデータの衝突が発生するから
である。例えば、半導体メモリ装置４１には、固有番号
１を印加し、１に対応する出力ピンDQ１を内部に含まれ
た比較器の出力の出力されるピンとして指定する。半導
体メモリ装置４２には固有番号２を印加し、２に対応す
る出力ピンDQ２を内部比較器の出力の出力されるピンと
して指定する。同様に、半導体メモリ装置４nには固有
番号Wを印加し、Wに対応する出力ピンDQWを内部比較器
の出力が出力されるピンとして指定する。
相異なるそれぞれの固有番号を印加して、それぞれの固
有番号に対応する相異なる出力ピンを指定した後、テス
トモードに移行する。その理由は、同一の１つのデータ
バスに連結されている同一の出力ピンを指定する場合に
は、読出時にデータバスでデータの衝突が発生するから
である。例えば、半導体メモリ装置４１には、固有番号
１を印加し、１に対応する出力ピンDQ１を内部に含まれ
た比較器の出力の出力されるピンとして指定する。半導
体メモリ装置４２には固有番号２を印加し、２に対応す
る出力ピンDQ２を内部比較器の出力の出力されるピンと
して指定する。同様に、半導体メモリ装置４nには固有
番号Wを印加し、Wに対応する出力ピンDQWを内部比較器
の出力が出力されるピンとして指定する。
【００１５】これにより、テストモードの読出動作時、
半導体メモリ装置４１の内部比較器の出力は、出力ピン
DQ１を介してデータバスDB１に出力され、半導体メモリ
装置４２の内部比較器の出力は出力ピンDQ２を介してデ
ータバスDB２に出力される。同様に半導体メモリ装置４
nの内部比較器の出力は、出力ピンDQWを介してデータバ
スDBWに出力される。従って、テストモードの読出動作
時に、データバス上におけるデータの衝突が防止され、
一回に複数個の半導体メモリ装置４１乃至４nから同時
にデータを読出すことが出来る。仮に、メモリモジュー
ルに装着される半導体メモリ装置の数Nがデータバスの
数Wより多い場合には、前述した方法により、先にW個の
半導体メモリ装置から同時にデータを読出してテスト
し、残りの半導体メモリ装置に対してもW個ずつ順次に
同時にテストすることが出来る。
半導体メモリ装置４１の内部比較器の出力は、出力ピン
DQ１を介してデータバスDB１に出力され、半導体メモリ
装置４２の内部比較器の出力は出力ピンDQ２を介してデ
ータバスDB２に出力される。同様に半導体メモリ装置４
nの内部比較器の出力は、出力ピンDQWを介してデータバ
スDBWに出力される。従って、テストモードの読出動作
時に、データバス上におけるデータの衝突が防止され、
一回に複数個の半導体メモリ装置４１乃至４nから同時
にデータを読出すことが出来る。仮に、メモリモジュー
ルに装着される半導体メモリ装置の数Nがデータバスの
数Wより多い場合には、前述した方法により、先にW個の
半導体メモリ装置から同時にデータを読出してテスト
し、残りの半導体メモリ装置に対してもW個ずつ順次に
同時にテストすることが出来る。
【００１６】
【発明の効果】前述したように本発明に係る半導体メモ
リ装置では、テストモード時に出力データの比較器の出
力の出力されるピンをプログラマブルに可変できる。従
って、本発明に係る半導体メモリ装置がメモリモジュー
ルに装着される場合、各半導体メモリ装置の出力ピンを
別々に指定することによって、メモリモジュールテスト
時、一回に複数個の半導体メモリ装置から同時にデータ
を読出すことが出来る。これにより、モジュールテスト
時間を短縮することが出来る。
リ装置では、テストモード時に出力データの比較器の出
力の出力されるピンをプログラマブルに可変できる。従
って、本発明に係る半導体メモリ装置がメモリモジュー
ルに装着される場合、各半導体メモリ装置の出力ピンを
別々に指定することによって、メモリモジュールテスト
時、一回に複数個の半導体メモリ装置から同時にデータ
を読出すことが出来る。これにより、モジュールテスト
時間を短縮することが出来る。
【図１】ラムバスDRAMに採用されたバス構造を有するメ
モリモジュールのブロック図である。
モリモジュールのブロック図である。
【図２】図１に示された半導体メモリ装置における従来
の出力データ併合回路の概略的なブロック図である。
の出力データ併合回路の概略的なブロック図である。
【図３】本発明の実施例に係る半導体メモリ装置のブロ
ック図である。
ック図である。
【図４】図３の半導体メモリ装置が図１のバス構造を有
するメモリモジュールに採用される場合の読出方法を説
明するためのブロック図である。
するメモリモジュールに採用される場合の読出方法を説
明するためのブロック図である。
３１：メモリセルアレイ ３２：比較器 DQ１〜DQW：出力ピン ３３：出力ピン指定手段 ３４１〜３４W：マルチプレクサ
Claims (10)
- 【請求項１】 メモリセルアレイと、 前記メモリセルアレイから読出された複数個の出力デー
タを比較する比較器と、 複数個の出力ピンと、 前記複数個の出力ピンのうちの１つをプログラマブルに
選択する出力ピン指定手段とを具備し、 テストモード時には前記比較器の出力のみが前記出力ピ
ン指定手段により指定された出力ピンを介して出力され
ることを特徴とする半導体メモリ装置。 - 【請求項２】 正常モード時には前記複数個の出力デー
タが前記複数個の出力ピンを介して出力されることを特
徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記比較器は排他的ＯＲゲートを具備す
ることを特徴とする請求項１に記載の半導体メモリ装
置。 - 【請求項４】 前記出力ピン指定手段は、 前記半導体メモリ装置の外部から印加される固有番号を
貯蔵するレジスタと、 前記レジスタに貯蔵された前記固有番号に基づき前記複
数個の出力ピンのうちの１つを選択する選択手段とを具
備することを特徴とする請求項１に記載の半導体メモリ
装置。 - 【請求項５】 前記選択手段は、前記比較器の出力を前
記選択された出力ピンに提供するデマルチプレクサを具
備することを特徴とする請求項４に記載の半導体メモリ
装置。 - 【請求項６】 前記半導体メモリ装置は、前記複数個の
出力ピンに各々連結される複数個のマルチプレクサをさ
らに具備し、 前記複数個のマルチプレクサは正常モード時には前記メ
モリセルアレイを前記複数個の出力ピンに連結し、テス
トモード時には前記比較器の出力を前記選択された出力
ピンに連結することを特徴とする請求項１に記載の半導
体メモリ装置。 - 【請求項７】 前記出力ピン指定手段と前記複数個のマ
ルチプレクサとはテスト制御信号により制御されること
を特徴とする請求項６に記載の半導体メモリ装置。 - 【請求項８】 メモリセルアレイ及び複数個の出力ピン
を具備する半導体メモリ装置に対するテストモード時の
読出方法において、 前記半導体メモリ装置の外部から印加される固有番号を
貯蔵する段階と、 前記貯蔵された前記固有番号に対応して前記出力ピンの
うちの１つを選択する段階と、 前記テストモード時、前記メモリセルアレイから読出さ
れた複数個の出力データを比較する段階と、 前記比較結果を前記選択された出力ピンに出力する段階
とを具備することを特徴とするテストモード時の読出方
法。 - 【請求項９】 メモリセルアレイ及び複数個の出力ピン
を具備する複数個の半導体メモリ装置を含み、前記半導
体メモリ装置の同一の出力ピンが対応する１つのデータ
バスに共通接続されているメモリモジュールに対するテ
スト方法において、 テスト時、前記各半導体メモリ装置にそれぞれの固有番
号を印加してそれぞれの固有番号に対応する出力ピンを
指定する段階と、 前記それぞれ指定された出力ピンを介して前記各半導体
メモリ装置から同時にデータを読出す段階とを具備する
ことを特徴とするメモリモジュールテスト方法。 - 【請求項１０】 前記各半導体メモリ装置に印加される
固有番号は相異な固有番号であることを特徴とする請求
項９に記載のメモリモジュールテスト方法。
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-
2000
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- 2000-04-28 CN CNB001081098A patent/CN1157791C/zh not_active Expired - Fee Related
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