JP2007235108A - 半導体検査装置、半導体検査方法 - Google Patents
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Abstract
【課題】半導体装置の高性能化(多ピン化、高速化)にともない、当該半導体装置の検査に要する時間が長くなってきている。このため、検査項目を削除し、検査時間を短縮することで生産効率を向上させ、製品となる半導体装置の価格を下げることが重要であるが、一方で品質低下を招くことが懸念される。
【解決手段】複数の領域に分割された半導体ウエハ20から、予め決められた数の領域に形成される半導体チップを選定し、それぞれに対して全ての検査項目を検査する。選定された半導体チップにおいて、各々に備わる複数(A本)のI/Oピンの検査が終了すると、検査項目毎、およびI/Oピン毎の不良率が算出される。以降続く半導体チップの検査では、A本のI/Oピン全てではなく、予め決められた所定の本数B(B<A)のI/Oピンのみを対象として検査が行われる。
【選択図】図3A
【解決手段】複数の領域に分割された半導体ウエハ20から、予め決められた数の領域に形成される半導体チップを選定し、それぞれに対して全ての検査項目を検査する。選定された半導体チップにおいて、各々に備わる複数(A本)のI/Oピンの検査が終了すると、検査項目毎、およびI/Oピン毎の不良率が算出される。以降続く半導体チップの検査では、A本のI/Oピン全てではなく、予め決められた所定の本数B(B<A)のI/Oピンのみを対象として検査が行われる。
【選択図】図3A
Description
本発明は半導体検査装置、半導体検査方法に関し、特に検査対象となる半導体装置の検査時間を短縮し、且つ当該半導体装置の出荷品質の低下を未然に防止する半導体検査装置、半導体検査方法に関する。
従来の半導体検査装置による半導体装置の検査においては、1枚の半導体ウエハをn個の領域に分割し、そのn個の領域から任意にm個(n>m)の領域を選択する。そして、選択されたm個の領域に形成され、半導体装置を構成するチップそれぞれについて、必須検査を行う。また、それ以外の(n−m)個の領域については、全ての検査項目を必須検査とせずに、m個の領域に形成されるチップの検査に基づいて求められた累積不良率に基づいて選択検査を適用し、規定の不良率以下の検査項目については、当該検査項目を削除することにより全体としての検査時間の短縮を実現する。
従来の半導体検査装置による半導体装置の検査フローを図1Aおよび図1Bに示す。半導体装置の検査が開始されると、半導体ウエハのn個に分割された領域のうち、選択されたm個の領域について全ての検査項目(検査1〜5)が必須検査として行われる(ステップS1)。そして、実施されたそれぞれの検査結果に基づいて、m個の領域それぞれについての良否判定を行う。次に、ステップS1で行われた必須検査の結果に基づいて、同一の半導体装置についての累積不良率と、不良数とが求められる(ステップS2)。選択されたm個の必須検査が終了した時点で、選択されなかった(n−m)個の領域に形成された半導体チップについて必須検査と選択検査とが行われる(ステップS3)。図1Aおよび図1Bに示されている例においては、検査1および検査2を必須検査とし、検査3から検査5までについてを選択検査とする。(n−m)個の領域に形成された半導体チップについての検査は、最初に必須検査である検査1(ステップS4)と、検査2(ステップS5)とが行われる。それぞれの検査で合格となったものについては、選択検査が行われ、不合格となったものは不良品とされる。
選択検査3が開始されると、まず検査3の累積不良率が調べられる(ステップS6)。ここで、累積不良率が例えば0.2%以上であると実際に検査3が行われる(ステップS7)。一方、累積不良率が0.2%よりも大きいと、m個の領域に形成されたチップに不良品があったか否かが確認される(ステップS8)。ここで、不良品があった場合には実際に検査3が行われ(ステップS7)、不良品が無かった場合には、検査3は省略され、(n−m)個の領域に形成された当該半導体チップは良品として次の選択検査である検査4に受け渡される。
検査4および検査5の動作については、検査3のそれと同様であり、ここではその詳細な説明を省略する。選択検査3〜5が終了した時点で、その全ての検査に合格したものは良品とされる(ステップS15)。一方、何れか1つの検査で不良と判断されたもは、不良品とされる(ステップS16)。(n−m)個の領域に形成された半導体チップの検査が全て終了したと確認されると(ステップS17)、検査1から5までの検査結果に基づいて累積不良率が求められて(ステップS18)一連の検査が全て終了する。
上記したように、従来の半導体検査装置による半導体装置の検査においては、選択検査を組み入れることで半導体装置を構成する半導体ウエハの検査項目を省略する場合、半導体ウエハの分割領域に依存したチップの製造ばらつきが小さいことが求められる。例えば、チップの構造に係わる物理的な評価・管理のためのプロセスパラメータ(膜厚、加工寸法等)や、チップの電気性能に係わる評価・管理の為の電気パラメータ(トランジスタ素子の閾値電圧、ON電流値、抵抗素子の電気的抵抗値、容量素子のキャパシタンス等)が、半導体ウエハの分割領域における中央部に形成されているチップと外周部に形成されているチップとで異なる分布を示す場合、あるいは、製造上のトラブルによって、半導体ウエハの特定分割領域に形成されるチップのプロセスパラメータおよび電気パラメータの値が他の領域に形成されているチップの値と比較して逸脱している場合、所定数のチップを検査した時点で各テスト項目の不良率を計算し、計算された当該不良率が規定される不良率以下であることを理由にそれ以後に続く被検査チップに対して、上記規定不良率以下であった検査項目を省略することは、チップの出荷品質の低下を招くことになる。
このように、半導体ウエハの分割領域それぞれに形成されるチップの検査時間を短縮することを目的に必須検査と選択検査とを実施することは、半導体ウエハの(n−m)個の分割領域それぞれにおいて、本来選択検査により削除された検査項目により品質保証をしていた項目の品質補償が出来なくなる場合がある。
上記した技術に関連して、さらに以下に示す提案がなされている。
特開2004−266017号公報に開示されている「半導体ウエハの検査方法」では、半導体ウエハをn個の領域に分割しておき、その各領域について検査を行う半導体ウエハの検査方法であって、n個の領域のうちから任意にm個(n>m)の領域を設定し、その任意のm個の各領域については、必須検査および選択検査をそれぞれ行い、その検査結果に基づいて良否の判定を行うようにし、(n−m)個の各領域については、必須検査を行うとともに、選択検査をその選択検査の累積不良率に応じて行い、その検査結果に基づいて良否の判定を行うようにした半導体ウエハの検査方法が提案されている。
また、特開2003−332189号公報に開示されている「半導体試験システム」では、半導体ウェハに形成された半導体チップに対する複数の試験項目の試験をテストプログラムに基づいて行う半導体試験装置と、この半導体試験装置で使用されるテストプログラムを管理する管理装置と、が通信回線網を介して接続される半導体試験システムであって、管理装置は、半導体チップに対する複数の試験項目の試験結果データを収集する収集手段と、収集手段により収集された試験結果データに基づいて、全ての半導体チップに対してまたは所定の条件が成立した半導体チップに対して省略可能な試験項目を決定する決定手段と、決定手段により決定された試験項目を、全ての半導体チップに対してまたは所定の条件が成立した半導体チップに対して省略するテストプログラムを生成するテストプログラム生成手段と、テストプログラム生成手段によって生成されたテストプログラムを半導体試験装置に送信する送信手段とを備え、半導体試験装置は、送信手段により送信されたテストプログラムに従って試験を行う半導体試験システムが提案されている。
また、特開平7−37959号公報に開示されている「ウエハの検査方法」では、複数のチップを有するウエハの検査方法において、配置位置を選択して定めたウエハ上の一部分のチップについて全検査項目の検査をする第1の検査工程と、ウエハ上の残りのチップについては検査工程の検査結果により選択した検査項目のみの検査をする第2の検査工程を有するウエハの検査方法が提案されている。
近年における半導体装置の高性能化(多ピン化、高速化)にともない、当該半導体装置の検査に要する時間が長くなってきている。半導体装置を構成する半導体ウエハの検査時間を短縮することで生産効率を向上させ、製品となる半導体装置の価格を下げることが重要である。検査時間短縮の方法として、ある検査項目を予め設定した一定条件を満たした場合は削除することがある。また、複雑な検査項目の導入により、測定系の揺らぎなどによって誤って不良品と判定されることもあるので、半導体ウエハの検査工程では、意図的に測定系の揺らぎが発生しやすい検査項目を削除する場合がある。検査項目を削除することで生産性を向上させたり、測定系の揺らぎによる歩留低下を抑える場合、製品となる半導体装置を構成する半導体ウエハの品質低下を招くことがある。
以下に、[発明を実施するための最良の形態]で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の半導体検査方法は、複数の領域に分割される半導体ウエハ(20)のそれぞれの領域に形成される半導体チップ(22)から任意の数の半導体チップを選択する半導体チップ選択ステップと、半導体チップ選択ステップで選択された半導体チップそれぞれに備わる全てのI/Oピン(18)に対して、全ての検査項目を行う全検査項目実施ステップと、全検査項目実施ステップによる検査結果に基づいて、半導体チップ選択ステップで選択されなかった半導体チップそれぞれに備わる少なくとも1つのI/Oピンに対して、全ての検査項目のうち選択検査項目とした選択検査項目を抜き取りで検査する抜き取り検査ステップとを備える。
本発明により、特に検査対象となる半導体装置の検査時間を短縮し、且つ当該半導体装置の出荷時における品質の低下を未然に防止する半導体検査装置、半導体検査方法を提供することができる。
添付図面を参照して、本発明による半導体検査装置、半導体検査方法を実施するための最良の形態を以下に説明する。
1.第1の実施の形態
図2から図3Bを参照して本発明による半導体検査装置、半導体検査方法の第1の実施の形態を説明する。
図2から図3Bを参照して本発明による半導体検査装置、半導体検査方法の第1の実施の形態を説明する。
(構成)
本発明の第1の実施の形態に係わる半導体検査装置の概略構成を図2に示す。本実施の形態に係わる半導体検査装置10は、それぞれバスライン11に接続されるCPU15と、記憶部16と、指示を入力するための入力部12と、検査対象となる半導体チップ22の検査結果などを表示するための表示部13と、通信部14と、通信部14を介して検査対象となる半導体装置の有するI/O(INPUT/OUTPUT)ピン18それぞれからの入力信号を一時保存するためのレジスタ17とを有している。ここで、I/Oピンとは、チップ内部にある信号ピンのことであり、チップに対する信号の入出力を行う。このI/Oピン18は、半導体内部のトランジスタ、抵抗、容量などの素子、および素子から構成される回路(例えばインターフェース部、ロジック部、メモリ部、PLL(Phase-locked loop)、DAC(D/Aコンバータ)に、配線を介して電気的に接続されている。また、記憶部16には、予め複数の領域に分割された半導体ウエハ20から取り出され、検査対象となる半導体チップ22の検査を実施するための半導体装置検査プログラム16aが格納されている。
本発明の第1の実施の形態に係わる半導体検査装置の概略構成を図2に示す。本実施の形態に係わる半導体検査装置10は、それぞれバスライン11に接続されるCPU15と、記憶部16と、指示を入力するための入力部12と、検査対象となる半導体チップ22の検査結果などを表示するための表示部13と、通信部14と、通信部14を介して検査対象となる半導体装置の有するI/O(INPUT/OUTPUT)ピン18それぞれからの入力信号を一時保存するためのレジスタ17とを有している。ここで、I/Oピンとは、チップ内部にある信号ピンのことであり、チップに対する信号の入出力を行う。このI/Oピン18は、半導体内部のトランジスタ、抵抗、容量などの素子、および素子から構成される回路(例えばインターフェース部、ロジック部、メモリ部、PLL(Phase-locked loop)、DAC(D/Aコンバータ)に、配線を介して電気的に接続されている。また、記憶部16には、予め複数の領域に分割された半導体ウエハ20から取り出され、検査対象となる半導体チップ22の検査を実施するための半導体装置検査プログラム16aが格納されている。
なお、本実施の形態において、検査対象となる半導体チップ22のI/Oピン18それぞれから送られて来る検査結果を示すデータ信号は、当該半導体チップあるいはウエハ毎に、レジスタ17において一時保存されてから、記憶部16に格納される形態を示しているが、このデータ信号は、レジスタ17を介さずに直接記憶部16に格納される形態としても良い。
(動作)
本実施の形態に係わる半導体検査装置10による半導体検査方法は、複数の領域に分割された半導体ウエハ20から、予め決められた数の領域に形成される半導体チップを選定する。そして、選定された半導体チップそれぞれに対して、全ての検査項目が必須検査として行われる。選定された半導体チップにおいて、各々に備わる複数(A本)のI/Oピンの検査が終了すると、検査項目毎、およびI/Oピン毎の不良率が算出される。A本のI/Oピン全てにおいて、規定の不良率(パッケージに組み立て後に、同様に選別工程で検査するが、不良が後工程に流出した場合のコスト的な問題も加味して0.1%程度が好ましい)以下の検査項目については、それ以降続く半導体チップの検査で、A本のI/Oピン全てではなく、予め決められた所定の本数B(B<A)のI/Oピンのみを対象として選択検査が行われる。所定の本数Bは、例えば、1割のI/Oピン、または統計的な手法で計算したI/Oピンの本数である。ここで、統計的な手法とは、例えば、I/Оピンで検査する時に、電流値、電圧値などをモニタするが、その値のばらつき、標準偏差など計算し、規格に対して十分にマージンがあると判断した場合(予め、判断基準を設定しておく)には、検査するI/Оピンの割合を減少させる。また、規格ぎりぎりで良品となっているような場合は、検査するI/Оピンの割合を増やす、または抜き取り検査を廃止することである。
本実施の形態に係わる半導体検査装置10による半導体検査方法は、複数の領域に分割された半導体ウエハ20から、予め決められた数の領域に形成される半導体チップを選定する。そして、選定された半導体チップそれぞれに対して、全ての検査項目が必須検査として行われる。選定された半導体チップにおいて、各々に備わる複数(A本)のI/Oピンの検査が終了すると、検査項目毎、およびI/Oピン毎の不良率が算出される。A本のI/Oピン全てにおいて、規定の不良率(パッケージに組み立て後に、同様に選別工程で検査するが、不良が後工程に流出した場合のコスト的な問題も加味して0.1%程度が好ましい)以下の検査項目については、それ以降続く半導体チップの検査で、A本のI/Oピン全てではなく、予め決められた所定の本数B(B<A)のI/Oピンのみを対象として選択検査が行われる。所定の本数Bは、例えば、1割のI/Oピン、または統計的な手法で計算したI/Oピンの本数である。ここで、統計的な手法とは、例えば、I/Оピンで検査する時に、電流値、電圧値などをモニタするが、その値のばらつき、標準偏差など計算し、規格に対して十分にマージンがあると判断した場合(予め、判断基準を設定しておく)には、検査するI/Оピンの割合を減少させる。また、規格ぎりぎりで良品となっているような場合は、検査するI/Оピンの割合を増やす、または抜き取り検査を廃止することである。
通常、1つの半導体チップ内におけるI/Oピンの製造バラツキは小さいことが知られており、本実施の形態においては、選択検査を採用することにより、全ての半導体チップの全てのI/Oピンに対する検査を必須検査としないことで、半導体チップの生産効率の向上を実現する。一方、本願においては、複数の領域に分割される半導体ウエハの全ての領域に形成される半導体チップについて、少なくとも1つ以上のI/Oピンを選択検査により検査する。これにより、特定の検査項目を全て削除することに比較して、当該半導体チップの品質低下を抑制することができる。
以下、図3A、図3Bを用いて、本実施の形態に係わる半導体検査方法について説明する。入力部12に、検査対象となる半導体チップ22の検査指示が入力されると、CPU15は、予め記憶部16に格納されている半導体装置検査プログラム16aを読み込んで実行する。半導体装置検査プログラム16aが実行されると、複数(ここではn個とする)に分割された半導体ウエハ20のうち、予め設定された任意のm個の領域に形成される半導体チップ22の全てのI/Oピン18(第1I/Oピン、第2I/Oピン、・・・、第nI/Oピン)において所定の検査(例えば、複数系複数チャネルの音響信号を対象とする場合は、最高周波数試験や、電圧レベルテスト、機能テストなどの複数のテスト項目であり、ここでは、検査1〜5とする)が実行される(ステップS100)。ここで検査される半導体チップの数は、半導体ウエハにおけるチップ数に対して、1〜3割程度の数が好ましい。このように、全てのI/Oピンの検査を受ける半導体チップ18の数を1〜3割程度とすることで、試験時間の短縮と試験信頼度の向上の両方を実現することができる。
ステップS100における各検査結果(不良数及び不良率)は、レジスタ17、又は記憶部16に格納される(ステップS101)。詳細には、先ずステップS100において、予め決められた数の半導体チップ22の検査を終了した時点で各検査項目の累積不良率が、それぞれのI/Oピン18(第1I/Oピン、第2I/Oピン、・・・、第nI/Oピン)毎に計算される。次に、計算されたI/Oピン18毎の計算結果は、それぞれのI/Oピン18に接続されているレジスタ17、あるいはレジスタ17を介して記憶部16に格納される。ここで、累積不良率とは、現時点までに検査されたI/Oピンの数に対する、不良と判定されたI/Oピンの数の割合である。累積不良率は、検査される半導体チップ全てを対象とし、I/Oピン毎に求められる。
半導体ウエハ20の分割されたn個の領域のうち、上記検査で残された(n−m)個の領域(ステップS101で検査されていない残りの領域)に形成された半導体チップ22については、検査1〜5を全て必須検査として行わず、必須検査(ここでは検査1、2とする)と、選択検査(ここでは検査3〜5とする)とに区分されて行われる。
m個の領域に形成された半導体チップに対する必須検査が全て終了すると、引き続き、(n−m)個の領域(ステップS101で検査されていない残りの領域)に形成された半導体チップに対する検査が開始される(ステップS102)。(n−m)個の領域に形成された半導体チップに対しては、初めに必須検査である検査1(ステップS103)と検査2(ステップS104)とが実行される。検査1および検査2の結果、共に規定を満たす半導体チップについては、合格として次のステップに移行し、規定を満たさない半導体チップについては、不合格として不良品とされる。検査1および検査2で合格とされたものについては、以降選択検査が実施される。
選択検査である検査3が実施されると、上記必須検査の対象となったm個の領域に形成された半導体チップの検査で取得され、I/Oピン18に接続されたレジスタ17、あるいは記憶部16に格納されている各I/Oピン18毎の累積不良率が、予め設定されている不良率よりも高いか否かが調べられる(ステップS105)。検査対象となる半導体チップにおいて、検査3に対する累積不良率が予め設定されている不良率よりも高い場合には、当該半導体チップの各I/Oピン18において実際に検査3が実施される(ステップS106)。一方、検査対象となる半導体チップにおいて、検査3に対する累積不良率が予め設定されている不良率よりも低い場合には、当該半導体チップの各I/Oピン18毎に、不良率の計算が行われる(ステップS113)。そして、ステップS113の計算結果に基づいて、検査の省略が可能であるI/Oピン18が選定される(ステップS114)。例えば、計算された不良率が所定の値より低いI/Oピン18が検査の省略可能なI/Oピン18として選択される。尚、検査されないI/Oピン18を予め設定していても構わない。次に、ステップS114において、検査の省略が可能でないとされたI/Oピン18について、検査3に基づく抜き取り検査が実施される(ステップS115)。ステップS115の抜き取り検査の結果合格となると、次の選択検査である検査4に移行する。一方、ステップS115の抜き取り検査で不合格となると、不良品とされる。
選択検査である検査4が実施されると、上記必須検査の対象となったm個の領域に形成された半導体チップの検査で取得され、I/Oピン18に接続されたレジスタ17、あるいは記憶部16に格納されている各I/Oピン18毎の累積不良率が、予め設定されている不良率よりも高いか否かが調べられる(ステップS107)。検査対象となる半導体チップにおいて、検査4に対する累積不良率が予め設定されている不良率よりも高い場合には、当該半導体チップの各I/Oピン18において実際に検査4が実施される(ステップS108)。一方、検査対象となる半導体チップにおいて、検査4に対する累積不良率が予め設定されている不良率よりも低い場合には、当該半導体チップの各I/Oピン18毎に、不良率の計算が行われる(ステップS116)。そして、ステップ116の計算結果に基づいて、検査の省略が可能であるI/Oピン18が選定される(ステップS117)。例えば、計算された不良率が所定の値より低いI/Oピン18が検査の省略可能なI/Oピン18として選択される。尚、検査されないI/Oピン18を予め設定していても構わない。次に、ステップS114において、検査の省略が可能でないとされたI/Oピン18について、検査3に基づく抜き取り検査が実施される(ステップS118)。ステップS118の抜き取り検査の結果合格となると、次の選択検査である検査5に移行する。一方、ステップS118の抜き取り検査で不合格となると、不良品とされる。
選択検査である検査5が実施されると、上記必須検査の対象となったm個の領域に形成された半導体チップの検査で取得され、I/Oピン18に接続されたレジスタ17、あるいは記憶部16に格納されている各I/Oピン18毎の累積不良率が、予め設定されている不良率よりも高いか否かが調べられる(ステップS109)。検査対象となる半導体チップにおいて、検査5に対する累積不良率が予め設定されている不良率よりも高い場合には、当該半導体チップの各I/Oピン18において実際に検査5が実施される(ステップS110)。一方、検査対象となる半導体チップにおいて、検査5に対する累積不良率が予め設定されている不良率よりも低い場合には、当該半導体チップの各I/Oピン18毎に、不良率の計算が行われる(ステップS119)。そして、ステップ119の計算結果に基づいて、検査の省略が可能であるI/Oピン18が選定される(ステップS120)。例えば、計算された不良率が所定の値より低いI/Oピン18が検査の省略可能なI/Oピン18として選択される。尚、検査されないI/Oピン18を予め設定していても構わない。次に、ステップS120において、検査の省略が可能でないとされたI/Oピン18について、検査5に基づく抜き取り検査が実施される(ステップS121)。ステップS121の抜き取り検査の結果合格となると、当該半導体チップは良品とされる。一方、ステップS121の抜き取り検査で不合格となると、不良品とされる。そして、上記に説明してきた必須検査、および選択検査が(n−m)個の領域(ステップS101で検査されていない残りの領域)に形成された半導体チップについて順次行われる(ステップS111)。
(n−m)個の領域に形成された半導体チップにおける必須検査および選択検査が全て終了すると、これらの検査結果に基づいて、各I/Oピン18に接続されているレジスタ17、あるいは記憶部16における検査1〜5までの累積不良率が更新される(ステップS112)。
このように、本実施の形態に係わる半導体装置の検査方法においては、規定の不良率以下であった検査項目について、それ以降の当該検査項目を単に削除するのではなく、I/Oピンの抜き取りテストへ変更する。すなわち、所定の本数のI/Oピンはテストするのでテスト項目は削除されない。また、本実施の形態においては、各I/Oピン毎にテスト結果を保持するレジスタ(記録ユニット)を備えており、テスト省略する場合は、I/Oピン単位で実施し、規定の不良率以下であった検査項目を一括して削除するという方法を取らない。また、本実施の形態においては、各テスト項目のI/Oピン毎の不良率に基づき、他の半導体チップの検査において、抜き取りでI/Oピンを検査するかどうか判断する。抜き取りではあるが、チップ単位のテストを実施するので、ウエハ面内の複数のチップ間の製造上のばらつきがあっても問題にはならない。これにより、本実施の形態においては、複数に分割されるウエハ面内のそれぞれの領域に形成されるチップ間に製造上のばらつきが生じていても問題にはならない。
2.第2の実施の形態
図2、図4A乃至図6を参照して、本発明による半導体検査装置及び半導体検査方法の第2の実施の形態を説明する。第2の実施の形態における半導体検査装置10は、半導体ウエハ20内の検査対象の半導体チップを、形成された全てのI/Oピンに対し用意された全ての検査を実施する半導体チップと、一部のI/Oピンに対し用意された全ての検査を実施する半導体チップとに分けて検査を実施する。第2の実施の形態における半導体検査装置の構成は第1の実施の形態と同様であるので説明は省略する。
図2、図4A乃至図6を参照して、本発明による半導体検査装置及び半導体検査方法の第2の実施の形態を説明する。第2の実施の形態における半導体検査装置10は、半導体ウエハ20内の検査対象の半導体チップを、形成された全てのI/Oピンに対し用意された全ての検査を実施する半導体チップと、一部のI/Oピンに対し用意された全ての検査を実施する半導体チップとに分けて検査を実施する。第2の実施の形態における半導体検査装置の構成は第1の実施の形態と同様であるので説明は省略する。
(動作)
本実施の形態に係わる半導体検査装置10による半導体検査方法は、複数の領域に分割された半導体ウエハ20から、予め決められた領域に形成される半導体チップを選定する。そして、選定された半導体チップそれぞれの全てのI/Oピン18に対して、全ての検査項目が検査される。選定された半導体チップにおいて、各々に備わる複数(A本)のI/Oピンの全ての検査が終了すると、検査項目毎、およびI/Oピン毎の累積不良率が算出される。A本のI/Oピン全てにおいて、規定の不良率以下の検査項目については、それ以降続く半導体チップの検査で、A本のI/Oピン全てではなく、予め決められた所定の本数B(B<A)のI/Oピンのみを対象として選択検査が行われる。所定の本数Bは、検査精度や検査時間によって異なり、少なくとも1つ以上で、A本(全てのピン数)より小さい数である。例えば、A本の1割、又は統計的な手法で計算したI/Oピンの本数でも良い。又、ここで、統計的な手法とは、例えば、I/Оピンで検査する時に、電流値、電圧値などをモニタするが、その値のばらつき、標準偏差など計算し、規格に対して十分にマージンがあると判断した場合(予め、判断基準を設定しておく)には、検査するI/Оピンの割合を減少させる。また、規格ぎりぎりで良品となっているような場合は、検査対象のI/Оピンの割合を増やすことが好ましい。
本実施の形態に係わる半導体検査装置10による半導体検査方法は、複数の領域に分割された半導体ウエハ20から、予め決められた領域に形成される半導体チップを選定する。そして、選定された半導体チップそれぞれの全てのI/Oピン18に対して、全ての検査項目が検査される。選定された半導体チップにおいて、各々に備わる複数(A本)のI/Oピンの全ての検査が終了すると、検査項目毎、およびI/Oピン毎の累積不良率が算出される。A本のI/Oピン全てにおいて、規定の不良率以下の検査項目については、それ以降続く半導体チップの検査で、A本のI/Oピン全てではなく、予め決められた所定の本数B(B<A)のI/Oピンのみを対象として選択検査が行われる。所定の本数Bは、検査精度や検査時間によって異なり、少なくとも1つ以上で、A本(全てのピン数)より小さい数である。例えば、A本の1割、又は統計的な手法で計算したI/Oピンの本数でも良い。又、ここで、統計的な手法とは、例えば、I/Оピンで検査する時に、電流値、電圧値などをモニタするが、その値のばらつき、標準偏差など計算し、規格に対して十分にマージンがあると判断した場合(予め、判断基準を設定しておく)には、検査するI/Оピンの割合を減少させる。また、規格ぎりぎりで良品となっているような場合は、検査対象のI/Оピンの割合を増やすことが好ましい。
1枚の半導体ウエハ20に着目すると、ウエハ中央、ウエハ上部領域、ウエハ下部領域などでは、トランジスタ素子の出来栄え(スレッショルド電圧、ON抵抗、容量、配線抵抗など)は、大きなバラツキがある。例えば、300mmウエハでは、ウエハ中央とウエハ外周では、約150mm離れている。このため、従来例のように、テスト項目を省略した場合、検査位置によってはウエハ内のバラツキによる不良を見逃してしまう可能性が高まる。これに対して、本発明では、ウエハ20内の全ての半導体チップ22において、少なくとも1ピン以上のI/Oピン18に対し、用意した全てのテスト項目の検査が実施される。例えば、64チャネルのインターフェースがあり、各チャネルが1つのI/Oピンに対応しているとすれば、1チャネル以上がテストされる。
この64チャネルのインターフェースは、物理的に非常に近い位置に配置される。例えば、7mm×7mmの半導体チップの場合、7mmの範囲内に配置されます。すなわち、インタフェース部に接続されるI/Oピン18同士も近接して配置される。形成される位置が物理的に近いほど、トランジスタの製造バラツキは小さくなる。従って、I/Oピン18を抜き取りでテストすることで、そのチップの品質は保証される(1チップ内のインターフェース部に位置する複数のチャネルの出来栄えは、ほとんど同じとみなされる)。よって、I/Oピンを抜き取りでテストすることで、スクリーニングが可能となる。
又、例えば、インターフェース部の各チャネルの出力電圧値を測定する場合、接触抵抗など、測定系のゆらぎが原因で、誤判定される場合がある。複数個のチャネルのうち、1チャネルでも出力電圧を満たさない場合は、そのチップは不良判定と誤判定される。つまり良品が不良品と判定されてしまうことがある(その逆に、不良品が良品と判定されることは通常起こり得ない)。このような問題は、テスト項目を省略する従来技術では解決することができない。
以下、図4A乃至図6を参照して第2の実施の形態における半導体検査方法の詳細を説明する。以下では、インタフェース部に接続するI/Oピン18の検査を一例に、半導体検査方法を説明する。
インターフェース部のI/Oピン18の検査項目の一例を以下に示す。
(1)DCテスト:電気特性のうち、DC(直流電流)の項目のテスト
電源電流テスト
出力電流/電圧テスト
入出力リーク電流テスト
抵抗値テスト
(2)ACテスト:電気特性のうちAC(交流)の項目のテスト
伝播遅延時間テスト
動作周波数テスト
(3)機能テスト:論理的に正常に動作しているかのテスト
テストパタンを用いて、正しい動作をするかのテスト
電源電圧マージンテスト
スピードテスト
(1)DCテスト:電気特性のうち、DC(直流電流)の項目のテスト
電源電流テスト
出力電流/電圧テスト
入出力リーク電流テスト
抵抗値テスト
(2)ACテスト:電気特性のうちAC(交流)の項目のテスト
伝播遅延時間テスト
動作周波数テスト
(3)機能テスト:論理的に正常に動作しているかのテスト
テストパタンを用いて、正しい動作をするかのテスト
電源電圧マージンテスト
スピードテスト
本実施の形態では、上記のような検査項目が用意され、その検査対象となるI/Oピンは、インターフェースの64チャネルの各々に接続された64本のI/Oピン18である。本実施の形態では、検査対象となる64本全てのI/Oピン18に対して上記の全ての検査が行われる半導体チップ22(以下、半導体チップ22Aと称す)と、検査対象となる64本より小さい所定数(例えば1本)、及び所定の種類のI/Oピン18に対して上記の全ての検査が行われる半導体チップ22(以下、半導体チップ22Bと称す)とが選択される。
図5及び図6に、全ピン検査される半導体チップ22Aと、所定数のI/Oピンが検査される半導体チップ22Bの半導体ウエハ20における配置例を示す。ここで、半導体ウエハ20は、同じ工程(例えば同一のパターン製造工程)で近接して形成された複数(k個)の半導体チップ22を有する複数(n個)の領域30に分割することができる。尚、半導体ウエハ20周辺部における半導体チップの配置状態などにより、必ずしも各領域30内の半導体チップ22の数(k)は等しくならない場合がある。すなわち、複数の領域30のそれぞれが有する半導体チップ22の数(k)は、全て同じ数でも良いし、異なる数でも良い。ここでは、半導体ウエハ20はn=16個の領域30を有し、それぞれの領域30には、k=9個又はk=4個の半導体チップ22が形成される。本実施の形態では、n個の領域のうち、m個(1≦m≦n)の領域が選択され、m個の領域のそれぞれに形成された所定の数(i:1≦i≦k)の半導体チップ22が、半導体チップ22Aとして検査される。又、半導体ウエハ20内のその他の半導体チップ22が半導体チップ22Bとして検査される。
図5に示す一例は、一部(m個)の領域30に形成された全ての半導体チップ22が、全ピン検査される半導体チップ22Aとして選択され、その他の領域((n−m)個の領域30に形成された全ての半導体チップ22が、所定数のI/Oピンを検査される半導体チップ22Bとして選択される。すなわち、図5に示される一例では、選択されたm個の領域のそれぞれに形成された全て(k個)の半導体チップ22Aにおける全I/Oピンの検査が行われ、その他のn−m個の領域に形成された全ての半導体チップ22Bに対してI/Oピンの抜き取り検査が行われる(1<m<n、i=k)。ここでは、選択された2つの領域30内に形成された全て(2×9=18個)の半導体チップ22Aの全I/Oピンが検査され、その他の106個の半導体チップ22Bの一部のI/Oピンが検査される(m=2、i=k=9)。
図5に示す一例によれば、全てのI/Oピンに対して検査を施す半導体チップ22A、及びI/Oピンの抜き取り検査を施す半導体チップ22B、がそれぞれまとまった位置に配置されているので、検査時間を短縮することができる。
図6に示す一例では、半導体ウエハ20内の全ての領域30のそれぞれにおいて、所定の数(i)の半導体チップ22が、全ピン検査される半導体チップ22Aとして選択され、その他の半導体チップ22が所定数のI/Oピンが検査される半導体チップ22Bとして選択される(m=n、1≦i<k)。ここでは、各領域30の所定の位置に形成された半導体チップ22が半導体チップ22Aとして選択されて検査される(m=n=16、i=1)。
図6に示す一例によれば、半導体ウエハ20の面内分布を更に考慮してI/Oピンの検査を実行できる。このため、半導体ウエハ20における半導体チップ22の形成位置による製造バラツキを統計的に分散して検査することができる。
半導体ウエハ20に形成される半導体チップ22の一部が全ピン検査される半導体チップ22Aとして選択されれば、半導体チップ22Aの選択方法は上記に限定されない。又、全ピン検査される半導体チップ22Aは、1枚の半導体ウェハ20に形成される半導体チップ20全体の1〜3割が選択されることが好ましい。
図4A及び図4Bを参照して、本発明による半導体検査装置10の第2の実施の形態における動作の詳細を説明する。第1の実施の形態と同様に、予め設定された任意のm個の領域に形成されるi個の半導体チップ22Aのそれぞれにおいて、検査対象となる全てのI/Oピン18(インタフェース部に接続された64本のI/Oピン18)に対し、用意された上述のDCテスト、ACテスト、機能テストが実施される(ステップS200)。
次に、第1の実施の形態におけるステップS101と同様に、ステップS200における各検査結果(不良数及び不良率)が、レジスタ17、又は記憶部16に格納される(ステップS201)。この際、既に累積不良率が格納されている場合、その値は更新される。m個の領域内の全ての半導体チップ22Aに対する全ての検査(DCテスト、ACテスト、機能テスト)が終了するまで、ステップS200及びS201の動作は繰り返される(ステップS202)。
m個の領域内の全ての半導体チップ22Aが検査されると、現時点におけるI/Oピン18毎のDCテストの累積不良率と、予め設定された不良率とが比較される(ステップS203)。ステップS203において、累積不良率が予め設定された不良率より高いI/Oピンが存在する場合、未検査の(n−m)個の領域に形成された半導体チップ22Bにおける検査対象のI/Oピンの全てに対し、DCテストが行われる(ステップS204)。ステップS204において不合格のI/Oピン18がある場合、不良品とされ(ステップS212)、検査結果に基づきI/Oピン18毎の累積不良率は更新される(ステップS214)。ここでは、不良と判定されたI/Oピン18に対応する累積不良率は増加し、その他、不良のないI/Oピンの累積不良率は減少するように更新される。
一方、ステップS203において、全てのI/Oピン18の累積不良率が予め設定された不良率より低い場合、未検査の(n−m)個の領域に形成された半導体チップ22Bにおける検査対象のI/Oピンの一部(少なくとも1本の所定の数、所定の種類のI/Oピン)に対し、DCテストが行われる(ステップS205)。ステップS205においてDCテストしたI/Oピン18が不合格である場合、不良品とされ(ステップS212)、不良と判定された当該I/Oピン18に対応する累積不良率は更新される(ステップS214)。この場合、不良と判定されたI/Oピン18に対応する累積不良率は増加するように更新され、その他の検査されないI/Oピン18に対応する累積不良率は更新されない。
ステップS204又はステップS205において合格である場合、すなわち、DCテストにおいて不良と判定されたI/Oピン18がない場合、次のACテストに移行する。ACテストに移行する際、現時点におけるI/Oピン18毎のACテストの累積不良率と、予め設定された不良率とが比較される(ステップS206)。ステップS206において、累積不良率が予め設定された不良率より高いI/Oピンが存在する場合、未検査の(n−m)個の領域に形成された半導体チップ22Bにおける検査対象のI/Oピンの全てに対し、ACテストが行われる(ステップS207)。ステップS207において不合格のI/Oピン18がある場合、不良品とされ(ステップS212)、検査結果に基づきI/Oピン18毎の累積不良率は更新される(ステップS214)。ここでは、不良と判定されたI/Oピン18に対応する累積不良率は増加し、その他、不良のないI/Oピンの累積不良率は減少するように更新される。
一方、ステップS206において、全てのI/Oピン18の累積不良率が予め設定された不良率より低い場合、未検査の(n−m)個の領域に形成された半導体チップ22Bにおける検査対象のI/Oピンの一部(少なくとも1本の所定の数、所定の種類のI/Oピン)に対し、ACテストが行われる(ステップS208)。ステップS208においてACテストしたI/Oピン18が不合格である場合、不良品とされ(ステップS212)、不良と判定された当該I/Oピン18に対応する累積不良率は更新される(ステップS214)。この場合、不良と判定されたI/Oピン18に対応する累積不良率は増加するように更新され、その他の検査されないI/Oピン18に対応する累積不良率は更新されない。
ステップS207又はステップS208において合格である場合、すなわち、ACテストにおいて不良と判定されたI/Oピン18がない場合、次の機能テストに移行する。ACテストに移行する際、現時点におけるI/Oピン18毎の機能テストの累積不良率と、予め設定された不良率とが比較される(ステップS209)。ステップS209において、累積不良率が予め設定された不良率より高いI/Oピンが存在する場合、未検査の(n−m)個の領域に形成された半導体チップ22Bにおける検査対象のI/Oピンの全てに対し、機能テストが行われる(ステップS210)。ステップS210において不合格のI/Oピン18がある場合、不良品とされ(ステップS212)、検査結果に基づきI/Oピン18毎の累積不良率は更新される(ステップS214)。ここでは、不良と判定されたI/Oピン18に対応する累積不良率は増加し、その他、不良のないI/Oピンの累積不良率は減少するように更新される。
一方、ステップS209において、全てのI/Oピン18の累積不良率が予め設定された不良率より低い場合、未検査の(n−m)個の領域に形成された半導体チップ22Bにおける検査対象のI/Oピンの一部(少なくとも1本の所定の数、所定の種類のI/Oピン)に対し、機能テストが行われる(ステップS208)。ステップS208において機能テストしたI/Oピン18が不合格である場合、不良品とされ(ステップS212)、不良と判定された当該I/Oピン18に対応する累積不良率は更新される(ステップS214)。この場合、不良と判定されたI/Oピン18に対応する累積不良率は増加し、その他の検査されないI/Oピン18に対応する累積不良率は更新されない。
ステップS210又はステップS211において合格である場合、すなわち、機能テストにおいて不良と判定されたI/Oピン18がない場合、良品とされ(ステップS213)、検査結果に基づきI/Oピン18毎の累積不良率は更新される(ステップS214)。ここでは、検査されたI/Oピン18毎、及び検査項目毎の累積不良率は減少するように更新される。(n−m)個の領域に形成された全ての半導体チップ22Bに対して全ての検査(DCテスト、ACテスト、機能テスト)が実行されるまで、ステップS203からステップS214が繰り返される(ステップS215)。尚、上述のDCテスト、ACテスト、機能テストの順は、これに限らない。
半導体チップ22Bにおいて検査されるI/Oピンの数及び種類は、I/Oピンの種類、テストの種類、検査装置の規格に応じて決まる。I/Oピンの種類、テストの種類、検査装置の規格によっては、複数のI/Oピン(たとえば10個のI/Oピン)をまとめて同時に検査することが可能な場合や、1つ1つのI/Oピンを別々にテストせざるをえない場合もある。このため、上述のステップS205、S208、S211(I/Oピンの抜き取り検査)において検査されるI/Oピン18の数は、それぞれ検査項目に応じた値となる。複数のI/Oピンを同時に検査可能な場合、これらのI/Oピンのうち1本を選択して検査しても複数選択して検査しても時間的には同じであるため、これらのI/Oピンの全てを選択して検査しても良い。これにより検査精度を向上しつつ、検査時間の短縮を図ることができる。ただし、他の検査項目においてI/Oピンを1つ1つ別々にテストする必要がある場合、I/Oピンの抜き取り検査されるI/Oピン18の数は、1本とすることが好ましい。これにより、用意された検査項目の全てを検査することができるとともに、複数のI/Oピン(従来技術であれば全てのI/Oピン)の検査をする場合に比べ、時間短縮の効果が非常に大きくなる。
更に、I/Oピン抜き取り検査されるI/Oピンの数及び種類は、全項目検査を考慮しない場合、第1の実施の形態と同様に、累積不良率の大きさに応じて決定されても、検査項目毎に異なる数及び種類に設定されても構わない。
以上のように、本発明による半導体検査装置は、検査対象の全てのI/Oピンを検査する半導体チップと一部のI/Oピンを検査する半導体チップとに分けて検査を行う。この際、I/Oピンの抜き取り検査においても用意された検査項目の全ての検査を実施することが好ましい。これにより、検査の信頼性を維持したまま検査時間の短縮を図ることができる。
本実施の形態により、特に検査対象となる半導体装置の検査時間を短縮し、且つ当該半導体装置の出荷時における品質の低下を未然に防止する半導体検査装置、半導体検査方法を提供することができる。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
10…半導体検査装置
11…バスライン
12…入力部
13…表示部
14…通信部
15…CPU
16…記憶部
16a…半導体装置検査プログラム
17…レジスタ
18…I/Oピン
20…半導体ウエハ
22、22A、22B…半導体チップ
30…領域
11…バスライン
12…入力部
13…表示部
14…通信部
15…CPU
16…記憶部
16a…半導体装置検査プログラム
17…レジスタ
18…I/Oピン
20…半導体ウエハ
22、22A、22B…半導体チップ
30…領域
Claims (21)
- 複数の領域に分割される半導体ウエハのそれぞれの領域に形成される半導体チップから任意の数の前記半導体チップを選択する半導体チップ選択ステップと、
前記半導体チップ選択ステップで選択された前記半導体チップそれぞれに備わる全てのI/Oピンに対して、全ての検査項目を行う全検査項目実施ステップと、
前記全検査項目実施ステップによる検査結果に基づいて、前記半導体チップ選択ステップで選択されなかった前記半導体チップそれぞれに備わる少なくとも1つのI/Oピンに対して、前記全ての検査項目のうち選択検査項目とした選択検査項目を抜き取りで検査する抜き取り検査ステップとを具備する半導体検査方法。 - 複数の領域に分割される半導体ウエハのそれぞれの領域に形成される半導体チップから任意の数の前記半導体チップを選択する半導体チップ選択ステップと、
前記半導体チップ選択ステップで選択された前記半導体チップに対して、全ての検査項目を行う全検査項目実施ステップと、
前記全ての検査項目を必須検査項目と選択検査項目とに識別し、前記半導体チップ選択ステップで選択されなかった前記半導体チップに対して、前記必須検査項目を行う必須検査実施ステップと、
前記選択検査項目それぞれの累積不良率と、予め設定されている不良率とを比較して、前記半導体チップ選択ステップで選択されなかった前記半導体チップに対して前記選択検査項目を行うか否かを判断する選択検査項目実施判断ステップと、
前記選択検査項目実施判断ステップにおいて、前記選択検査項目の累積不良率が、予め設定されている前記不良率よりも高いと判断された場合、前記選択検査項目の検査を実施する選択検査実施ステップと、
前記選択検査項目実施判断ステップにおいて、前記選択検査項目の累積不良率が、予め設定されている不良率よりも低いと判断された場合、前記半導体チップ選択ステップで選択されなかった前記半導体チップのI/Oピン単位の不良率を算出するI/Oピン不良率算出ステップと、
前記I/Oピン不良率算出ステップの算出結果に基づいて、前記半導体チップ選択ステップで選択されなかった前記半導体チップそれぞれの検査省略可能なI/Oピンを選定する検査省略対象I/Oピン選定ステップと、
前記検査省略対象I/Oピン選定ステップにより選定されなかった前記I/Oピンに対して、前記選択検査項目の検査を実施する抜き取り検査ステップと、
前記選択検査項目実施判断ステップから前記抜き取り検査ステップまでが全ての前記選択検査項目に対して行われた後、前記全ての検査項目の累積不良率を更新する累積不良率更新ステップとを具備する半導体検査方法。 - 請求項1または2に記載の半導体検査方法において、
前記半導体チップ選択ステップで選択される前記任意の数は、前記半導体ウエハの前記複数の領域の数の1〜3割に設定される半導体検査方法。 - 請求項2に記載の半導体検査方法において、
前記検査省略対象I/Oピン選定ステップで選定される前記I/Oピンは、前記I/Oピン不良率算出ステップの算出結果が0.1%以下のものである半導体検査方法。 - (A)複数の半導体チップが形成された半導体ウエハから第1の半導体チップを選択するステップと、
(B)前記第1の半導体チップに備わる全てのI/Oピンに対し、検査を実施するステップと、
(C)前記複数の半導体チップから前記第1の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のI/Oピンの一部に対し、検査を実施するステップと、
を具備する半導体検査方法。 - 請求項5に記載の半導体検査方法において、
前記(B)ステップは、前記第1の半導体チップに備わる全てのI/Oピンに対し、用意された検査項目の全てについて検査を実施するステップを備え、
前記(C)ステップは、前記複数の半導体チップから前記第1の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のI/Oピンの一部に対し、用意された前記検査項目の全てについて検査を実施するステップを備える半導体検査方法。 - 請求項5又は6に記載の半導体検査方法において、
前記半導体ウエハは、n個の領域に分けられ、前記n個の領域のそれぞれには、複数の半導体チップが形成され、
前記(A)ステップは、
(a1)前記n個の領域からm個の領域を選択するステップと、
(a2)前記m個の領域のそれぞれからi個の前記第1の半導体チップを選択するステップとを備え、
前記mは前記nより小さい整数、前記iは前記m個の領域のそれぞれに形成された半導体チップの数と同じ値である半導体検査方法。 - 請求項5又は6に記載の半導体検査方法において、
前記半導体ウエハは、n個の領域に分けられ、前記n個の領域のそれぞれには、複数の半導体チップが形成され、
前記(A)ステップは、
(a1)前記n個の領域からm個の領域を選択するステップと、
(a2)前記m個の領域のそれぞれからi個の前記第1の半導体チップを選択するステップとを備え、
前記mは前記nと同じ値、前記iは、前記m個の領域のそれぞれに形成された半導体チップの数より小さく1以上の整数である半導体検査方法。 - 請求項7又は8に記載の半導体検査方法において、
前記iは、前記半導体ウエハの前記複数の領域の数の1〜3割に設定される半導体検査方法。 - 請求項5から9いずれか1項に記載の半導体検査方法において、
(D)前記(B)ステップにおける検査項目毎の累積不良率を求めるステップを更に具備し、
前記(C)ステップは、前記累積不良率が、予め設定されている設定不良率より低い場合、前記複数の半導体チップから前記第1の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のI/Oピンの一部に対し、検査を実施することを決定するステップを更に備える半導体検査方法。 - 複数の領域に分割される半導体ウエハのそれぞれの領域に形成される半導体チップを検査するための半導体検査装置であって、
それぞれバスラインに接続されるCPUと、予め前記半導体チップの検査を行うための半導体検査プログラムを格納する記憶部と、検査対象となる半導体チップから送られて来るデータ信号を受信するための通信部とを具備し、
前記CPUが前記記憶部に格納されている前記半導体検査プログラムを読み込んで実行することにより、前記CPUは、複数の領域に分割される前記半導体ウエハのそれぞれの領域に形成される前記半導体チップから任意の数の前記半導体チップを選択し、選択された前記半導体チップそれぞれに備わる全てのI/Oピンに対して、全ての検査項目の検査を行い、前記通信部を介して前記全ての検査項目の前記データ信号を取得して前記記憶部に格納し、前記検査の結果に基づいて、選択されなかった前記半導体チップそれぞれに備わる少なくとも1つのI/Oピンに対して、前記全ての検査項目のうち選択検査項目とした検査項目について抜き取りで検査する半導体検査装置。 - 複数の領域に分割される半導体ウエハのそれぞれの領域に形成される半導体チップを検査するための半導体検査装置であって、
それぞれバスラインに接続されるCPUと、予め前記半導体チップの検査を行うための半導体検査プログラムを格納する記憶部と、検査対象となる半導体チップから送られて来るデータ信号を受信するための通信部とを具備し、
前記CPUが前記記憶部に格納されている前記半導体検査プログラムを読み込んで実行することにより、前記CPUは、複数の領域に分割される前記半導体ウエハのそれぞれの領域に形成される前記半導体チップから任意の数の前記半導体チップを選択し、選択された前記半導体チップに対して、全ての検査項目の検査を行い、さらに、選択されなかった前記半導体チップに対して、必須検査項目と選択検査項目とに識別された前記全ての検査項目のうち前記必須検査項目の検査を行い、前記選択検査項目それぞれの累積不良率と、予め設定されている不良率とを比較して、選択されなかった前記半導体チップに対して前記選択検査項目の検査を行うか否かを判断し、前記選択検査項目の前記累積不良率が、予め設定されている不良率よりも高いと判断された場合、前記選択検査項目の検査を実施し、前記選択検査項目の前記累積不良率が、予め設定されている不良率よりも低いと判断された場合、選択されなかった前記半導体チップのI/Oピン単位の不良率を算出し、算出された前記I/Oピン単位の前記不良率に基づいて、選択されなかった前記半導体チップの検査省略可能なI/Oピンを選定し、選定されなかった前記I/Oピンに対して、前記選択検査項目を抜き取り検査し、前記選択検査項目の検査を行うか否かの判断から前記抜き取り検査までの工程を全ての前記選択検査項目に対して行った後、前記全ての検査項目の累積不良率を更新する半導体検査装置。 - 請求項11または12に記載の半導体検査装置において、
複数の領域に分割される前記半導体ウエハのそれぞれの領域に形成される前記半導体チップから選択される前記任意の数を、前記半導体ウエハの前記複数の領域の数の2〜3割に設定する半導体検査装置。 - 請求項12に記載の半導体検査装置において、
選択されなかった前記半導体チップそれぞれにおいて選定される前記検査省略可能なI/Oピンを、前記半導体チップのI/Oピン単位の不良率の算出結果が0.1%以下のものに設定する半導体検査装置。 - CPUと、
半導体チップに形成されたI/Oピンの検査を行うための半導体検査プログラムを格納する記憶部と、
検査対象となる半導体チップのI/Oピンからのデータ信号を受信する通信部と、
を具備し、
前記CPUは、複数の半導体チップが形成された半導体ウエハから第1の半導体チップを選択し、
前記通信部は、前記第1の半導体チップに備わる全てのI/Oピンと、前記複数の半導体チップから前記第1の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のI/Oピンの一部とからデータ信号を受信し、
前記CPUは、前記データ信号に基づいて前記第1の半導体チップに備わる全てのI/Oピンと、前記複数の半導体チップから前記第1の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のI/Oピンの一部の検査を実施する
半導体検査装置。 - 請求項15に記載の半導体検査装置において、
前記CPUは、前記第1の半導体チップに備わる全てのI/Oピンに対し、用意された検査項目の全てについて検査を実施し、前記複数の半導体チップから前記第1の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のI/Oピンの一部に対し、用意された前記検査項目の全てについて検査を実施する半導体検査装置。 - 請求項15又は16に記載の半導体検査装置において、
前記半導体ウエハは、n個の領域に分けられ、前記n個の領域のそれぞれには、複数の半導体チップが形成され、
前記CPUは、前記n個の領域からm個の領域を選択し、m個の領域のそれぞれからi個の前記第1の半導体チップを選択し、
前記mは前記nより小さい整数、前記iは前記m個の領域のそれぞれに形成された半導体チップの数と同じ値である半導体検査装置。 - 請求項15又は16に記載の半導体検査装置において、
前記半導体ウエハは、n個の領域に分けられ、前記n個の領域のそれぞれには、複数の半導体チップが形成され、
前記CPUは、前記n個の領域からm個の領域を選択し、前記m個の領域のそれぞれからi個の前記第1の半導体チップを選択し、
前記mは前記nと同じ値、前記iは、前記m個の領域のそれぞれに形成された半導体チップの数より小さく1以上の整数である半導体検査装置。 - 請求項17又は18に記載の半導体検査装置において、
前記iは、前記半導体ウエハの前記複数の領域の数の1〜3割に設定される半導体検査装置。 - 請求項15から19いずれか1項に記載の半導体検査装置において、
検査項目毎の累積不良率を格納する記憶装置を更に具備し、
前記CPUは、前記累積不良率が、予め設定されている設定不良率より低い場合、前記複数の半導体チップから前記第1の半導体チップを除く全ての半導体チップのそれぞれに備わる複数のI/Oピンの一部に対し、検査を実施することを決定する半導体検査装置。 - 請求項1から10いずれか1項に記載の半導体検査方法を実行するための、コンピュータ読み込み可能な半導体検査プログラム。
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Cited By (1)
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