KR100319887B1 - 프로그래머블 출력핀 지정 수단을 구비하는 반도체 메모리장치 및 이의 테스트 모드시의 독출방법 - Google Patents

프로그래머블 출력핀 지정 수단을 구비하는 반도체 메모리장치 및 이의 테스트 모드시의 독출방법 Download PDF

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Abstract

테스트 모드시 출력 데이터인 비교기의 출력이 출력되는 핀을 프로그래머블하게 가변시킬 수 있는 반도체 메모리장치 및 이의 테스트 모드시의 독출방법이 개시된다. 상기 반도체 메모리장치는, 메모리셀 어레이로부터 독출된 복수개의 출력 데이터를 비교하는 비교기, 및 테스트 모드시 복수개의 출력핀들중 상기 비교기의 출력이 출력되는 핀을 프로그래머블하게 가변시키기 위한 출력핀 지정 수단을 구비하는 것을 특징으로 한다. 따라서 상기 반도체 메모리장치가 메모리 모듈에 장착될 경우, 상기 출력핀 지정 수단을 이용하여 각 반도체 메모리장치의 출력핀을 서로 다르게 지정함으로써 메모리 모듈 테스트시 한번에 여러개의 반도체 메모리장치들로부터 동시에 데이터를 독출할 수 있다. 이에 따라 모듈 테스트 시간이 단축될 수 있다.

Description

프로그래머블 출력핀 지정 수단을 구비하는 반도체 메모리장치 및 이의 테스트 모드시의 독출방법{Semiconductor Memory Device including means for designating output pin programmably and read method thereof}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치 및 메모리 모듈에 대한 테스팅에 관한 것이다.
최근에 일부 고속 반도체 메모리장치는 시스템에서 데이터 또는 어드레스 등의 입출력 신호를 버스 형태의 전송선로를 통해 주고 받을 수 있도록 설계되어 있다. 이와 같은 버스 구조에서는, 하나의 버스에 여러개의 반도체 메모리장치가 공통 접속되고, 한번에 한개의 반도체 메모리장치만이 상기 버스에 데이터를 실을 수 있다. 만약 동시에 두개 이상의 반도체 메모리장치가 상기 버스에 데이터를 실을 경우에는 데이터가 서로 충돌함으로 인하여 오동작이 발생된다.
고속 반도체 메모리장치의 하나인 램버스(Rambus) 디램도 상기와 같은 버스 구조를 채용하고 있으며, 이와 같은 버스 구조를 지원하기 위하여 독특한 형태의 모듈이 제안되었다.
도 1은 램버스 디램에 의해 채용된 버스 구조를 갖는 메모리 모듈의 블락도이다.
도 1을 참조하면, 메모리 모듈(200)은 복수개의 입출력핀들(DQ1 내지 DQW)을 갖는 복수개의 반도체 메모리장치들(11 내지 1n), 즉 램버스 디램들을 포함하고, 상기 반도체 메모리장치들(11 내지 1n)의 동일한 입출력핀들은 대응되는 하나의 데이터 버스에 공통 접속된다. 즉 상기 반도체 메모리장치들(11 내지 1n)의 제1입출력핀들(DQ1)은 데이터 버스(DB1)에 공통 접속되고 제2입출력핀들(DQ2)는 데이터 버스(DB2)에 공통 접속된다. 이와 마찬가지로 상기 반도체 메모리장치들(11 내지 1n)의 W번째 입출력핀들(DQW)는 데이터 버스(DBW)에 공통 접속된다. 또한 마스터인 콘트롤러(100)의 대응되는 입출력핀들도 대응되는 데이터 버스에 접속된다.
그런데 도 1에 도시된 버스 구조를 갖는 메모리 모듈에서는, 기입동작시 동일한 데이터를 여러개의 반도체 메모리장치들에 동시에 기입하는 것이 가능하다. 그러나 독출동작시에는 상술하였듯이 동시에 두개 이상의 반도체 메모리장치로부터 데이터를 독출할 경우 데이터 버스에서 데이터가 서로 충돌하게 되며, 이를 피하기위해서는 한번에 한개의 반도체 메모리장치로부터만 데이터를 독출하여야 한다.
도 2는 도 1에 도시된 반도체 메모리장치에서의 종래기술에 따른 출력 데이터 병합(Merge) 회로의 개략적인 블락도이다.
도 2를 참조하면, 종래기술에서는 정상 모드시에는 메모리셀 어레이(21)로부터 독출되는 복수개의 출력 데이터(DO1 내지 DOW)가 복수개의 출력핀들(DQ1 내지 DQW)을 통해 동시에 출력된다. 반면에 테스트 모드시에는 비교기(22)가, 상기 메모리셀 어레이(21)로부터 독출되는 복수개의 출력 데이터(DO1 내지 DOW)를 병합(Merge)하여 정해진 하나의 출력핀, 예컨데 DQ1으로 출력한다.
이에 따라 상기 도 2에 도시된 출력 데이터 병합 회로를 포함하는 반도체 메모리장치들이 도 1에 도시된 메모리 모듈에 채용될 경우에는, 테스트 모드의 독출동작시 모든 반도체 메모리장치들이 정해진 출력핀(DQ1)을 통해 동일한 하나의 데이터 버스, 예컨데 데이터 버스(DB1)로 데이터를 출력하게 된다. 이로 인하여 동시에 두개 이상의 반도체 메모리장치로부터 데이터를 독출할 경우 상기 데이터 버스(DB1) 상에서 데이터의 충돌이 일어나게 된다.
따라서 상기 종래의 출력 데이터 병합 회로를 포함하는 반도체 메모리장치들이 도 1에 도시된 메모리 모듈에 채용될 경우에는, 메모리 모듈 테스트시 한번에 한개의 반도체 메모리장치로부터만 데이터를 독출하여야 하므로 다시말해 한번에 한개의 반도체 메모리장치만 테스트가 가능함으로 인하여 모듈 테스트 시간이 길어지는 단점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 상기와 같은 버스 구조를 갖는 메모리 모듈 테스트시 한번에 여러개의 반도체 메모리장치로부터 동시에 데이터를 독출할 수 있도록, 테스트 모드시 출력 데이터가 출력되는 핀을 프로그래머블하게 가변시킬 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 버스 구조를 갖는 메모리 모듈 테스트시 한번에 여러개의 반도체 메모리장치로부터 동시에 데이터를 독출하는 것을 가능하게 하기 위한 반도체 메모리장치의 테스트 모드의 독출방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기와 같은 버스 구조를 갖는 메모리 모듈 테스트시 테스트 시간을 줄일 수 있는 메모리 모듈 테스트 방법을 제공하는 데 있다.
도 1은 램버스 디램에 의해 채용된 버스 구조를 갖는 메모리 모듈의 블락도
도 2는 도 1에 도시된 반도체 메모리장치에서의 종래기술에 따른 출력 데이터 병합 회로의 개략적인 블락도
도 3은 본 발명의 실시예에 따른 반도체 메모리장치의 블락도
도 4는 도 3에 도시된 반도체 메모리장치가 도 1에 도시된 버스 구조를 갖는 메모리 모듈에 채용될 경우 독출방법을 설명하기 위한 블락도
상기 기술적 과제를 달성하기 위하여, 메모리셀 어레이, 상기 메모리셀 어레이로부터 독출된 복수개의 출력 데이터를 비교하는 비교기, 복수개의 출력핀들, 및 테스트 모드시 상기 출력핀들중 상기 비교기의 출력이 출력되는 핀을 프로그래머블하게 가변시키기 위한 출력핀 지정 수단을 구비하는 것을 특징으로 하는 반도체 메모리장치가 제공된다.
테스트 모드시에는 상기 비교기의 출력만이 상기 출력핀 지정 수단에 의해 지정된 핀을 통해 출력되고, 정상 모드시에는 상기 복수개의 출력데이터가 상기 복수개의 출력핀들을 통해 출력된다.
바람직한 실시예에 의하면, 상기 출력핀 지정 수단은, 상기 반도체 메모리장치의 외부에서 인가되는 고유 번호를 저장하는 레지스터, 및 상기 레지스터에 저장된 상기 고유 번호에 응답하여, 상기 출력핀들중 상기 고유 번호에 대응되는 출력핀을 상기 비교기의 출력이 출력되는 핀으로 선택하는 선택 수단을 구비한다.
상기 다른 기술적 과제를 달성하기 위하여, 반도체 메모리장치의 외부에서 고유 번호를 인가하여 저장하는 단계, 저장된 상기 고유 번호에 응답하여, 복수개의 출력핀들중 상기 고유 번호에 대응되는 출력핀을 지정하는 단계, 테스트 모드시 메모리셀 어레이로부터 독출된 복수개의 출력 데이터를 비교하는 단계, 및 상기 비교된 결과만을 상기 지정된 출력핀으로 출력하는 단계를 구비하는 것을 특징으로 하는 테스트 모드의 독출방법이 제공된다.
상기 또 다른 기술적 과제를 달성하기 위하여, 복수개의 반도체 메모리장치들을 포함하고 상기 반도체 메모리장치들의 동일한 출력핀들이 대응되는 하나의 데이터 버스에 공통 접속되어 있는 메모리 모듈에 대한 테스트 방법에 있어서, 테스트시 상기 각 반도체 메모리장치에 서로다른 각각의 고유 번호를 인가하여 각각의 고유 번호에 대응되는 서로 다른 출력핀을 지정하는 단계, 및 상기 서로 다른 출력핀에 연결되어 있는 서로 다른 데이터 버스를 통해 상기 각 반도체 메모리장치로부터 동시에 데이터를 독출하는 단계를 구비하는 것을 특징으로 하는 메모리 모듈 테스트 방법이 제공된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며,본 발명의 범위가 아래에서 설명하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 동일한 참조부호 및 참조번호는 동일한 요소를 지칭한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리장치의 블락도이다.
도 3을 참조하면, 상기 본 발명의 실시예에 따른 반도체 메모리장치는, 메모리셀 어레이(31), 비교기(32), 복수개의 출력핀들(DQ1 내지 DQW), 출력핀 지정 수단(33), 및 복수개의 멀티플렉서들(341 내지 34W)를 구비한다.
상기 반도체 메모리장치의 정상 모드시에는 상기 메모리셀 어레이(31)로부터 독출되는 복수개의 출력 데이터(DO1 내지 DOW)가 상기 복수개의 출력핀들(DQ1 내지 DQW)로 출력된다. 좀더 상세하게는 정상 모드시에는 테스트 제어신호(TEST)가 비활성화 상태가 되며, 이에 따라 상기 복수개의 멀티플렉서들(341 내지 34W)을 통해 상기 복수개의 출력 데이터(DO1 내지 DOW)가 상기 복수개의 출력핀들(DQ1 내지 DQW)로 동시에 출력된다.
상기 비교기(32)는, 상기 반도체 메모리장치의 테스트 모드시 상기 메모리셀 어레이(31)로부터 독출되는 복수개의 출력 데이터(DO1 내지 DOW)를 합병(Merge)하여 하나의 출력핀으로 출력하기 위한 것으로서, 테스트 모드시 상기 복수개의 출력 데이터(DO1 내지 DOW)를 비교하여 하나의 비교결과를 출력한다. 도 3에는 상기 비교기(32)가 상기 출력 데이터(DO1 내지 DOW)만을 서로 비교하는 배타적 오아게이트(Exclusive OR Gate)로 구성된 경우가 도시되어 있으며, 이 경우는 상기메모리셀 어레이(31)로부터 독출하고자 하는 상기 출력 데이터(DO1 내지 DOW)가 모두 동일한 경우이다. 이 경우에는 상기 비교기(32)의 비교결과가 논리'하이'일 때 상기 출력 데이터(DO1 내지 DOW)에 서로 상이한 데이터가 존재하는 것으로 판정하여 상기 반도체 메모리장치가 불량(Fail)인 것으로 판정되고, 상기 비교기(32)의 비교결과가 논리'로우'일 때는 상기 출력 데이터(DO1 내지 DOW)가 모두 동일한 것으로 판정하여 상기 반도체 메모리장치가 양호(Good)한 것으로 판정된다.
한편 상기 메모리셀 어레이(31)로부터 독출하고자 하는 상기 출력 데이터(DO1 내지 DOW)가 서로 동일하지 않은 경우에는, 상기 비교기(32)는 소정의 레지스터에 저장되어 있는 비교 데이터와 상기 출력 데이터(DO1 내지 DOW)를 비교하는 비교회로로 구성된다. 이 경우에는 상기 비교 데이터와 상기 출력 데이터(DO1 내지 DOW)가 다를 때 상기 반도체 메모리장치가 불량인 것으로 판정되고 동일할 때는 양호한 것으로 판정된다.
특히 상기 출력핀 지정 수단(33)은, 상기 출력핀들(DQ1 내지 DQW)중 상기 비교기(32)의 출력이 출력되는 핀을 프로그래머블하게 가변시키며, 레지스터(331), 인코더(332), 및 디멀티플렉서(333)을 구비한다. 좀더 상세하게는 테스트 모드시 상기 반도체 메모리장치의 외부에서 인가되는 고유 번호를 상기 레지스터(331)가 저장하고, 상기 인코더(332)는 상기 레지스터(331)에 저장된 상기 고유 번호를 인코딩한다. 상기 디멀티플렉서(333)는, 선택수단으로서, 상기 인코더(332)의 출력들에 응답하여 선택되는 출력핀으로 상기 비교기(32)의 출력을 출력한다. 즉 테스트 모드시에는 상기 비교기(32)의 출력만이 상기 디멀티플렉서(333)와 상기 멀티플렉서들(341 내지 34W)중의 하나를 경유하여 상기 선택된 핀으로 출력된다.
결론적으로 상술한 본 발명에 따른 반도체 메모리장치는, 테스트 모드시 상기 출력핀 지정 수단(33)에 의해 상기 비교기(32)의 출력이 출력되는 핀을 프로그래머블하게 가변시킬 수 있다. 즉 상기 출력핀들(DQ1 내지 DQW)중의 임의의 하나를 지정할 수 있다.
도 4는 도 3에 도시된 반도체 메모리장치가 도 1에 도시된 버스 구조를 갖는 메모리 모듈에 채용될 경우 독출방법을 설명하기 위한 블락도이다. 도 4를 참조하여 본 발명에 따른 메모리 모듈 테스트 방법을 상세히 설명하겠다.
먼저 각 반도체 메모리장치(41 내지 4n)에 서로다른 각각의 고유 번호를 인가하여 각각의 고유 번호에 대응되는 서로 다른 출력핀을 지정한 다음 테스트 모드로 진입한다. 그 이유는, 동일한 하나의 데이터 버스에 연결되어 있는 동일한 출력핀을 지정할 경우에는 독출시 데이터 버스에서 데이터의 충돌이 발생하기 때문이다. 예컨데 반도체 메모리장치(41)에는 고유 번호 1을 인가하여 1에 대응되는 출력핀(DQ1)을 내부에 포함된 비교기의 출력이 출력되는 핀으로 지정한다. 반도체 메모리장치(42)에는 고유 번호 2를 인가하여 2에 대응되는 출력핀(DQ2)을 내부 비교기의 출력이 출력되는 핀으로 지정한다. 마찬가지 방법에 의해 반도체 메모리장치(4n)에는 고유 번호 W을 인가하여 W에 대응되는 출력핀(DQW)을 내부 비교기의 출력이 출력되는 핀으로 지정한다.
이에 따라 테스트 모드의 독출동작시, 상기 반도체 메모리장치(41)의 내부 비교기의 출력은 상기 출력핀(DQ1)을 통해 데이터 버스(DB1)으로 출력되고 상기 반도체 메모리장치(42)의 내부 비교기의 출력은 상기 출력핀(DQ2)을 통해 데이터 버스(DB2)로 출력된다. 마찬가지로 상기 반도체 메모리장치(4n)의 내부 비교기의 출력은 상기 출력핀(DQW)을 통해 데이터 버스(DBW)으로 출력된다. 따라서 테스트 모드의 독출동작시 데이터 버스상에서 데이터의 충돌이 방지되고 한번에 상기 여러개의 반도체 메모리장치들(41 내지 4n)로부터 동시에 데이터를 독출하는 것이 가능하다.
만약 상기 메모리 모듈에 장착되는 반도체 메모리장치의 수(N)가 데이터 버스의 수(W)보다 많은 경우에는, 상술한 방법에 의해 먼저 W개의 반도체 메모리장치들로부터 동시에 데이터를 독출하여 테스트하고 나머지 반도체 메모리장치들에 대해서도 W개씩 차례로 동시에 테스트할 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치는, 테스트 모드시 출력 데이터인 비교기의 출력이 출력되는 핀을 프로그래머블하게 가변시킬 수 있다. 따라서 상기 본 발명에 따른 반도체 메모리장치가 메모리 모듈에 장착될 경우, 각 반도체 메모리장치의 출력핀을 서로 다르게 지정함으로써 메모리 모듈 테스트시 한번에 여러개의 반도체 메모리장치들로부터 동시에 데이터를 독출할 수 있다. 이에 따라 모듈 테스트 시간이 단축될 수 있다.

Claims (6)

  1. 메모리셀 어레이;
    상기 메모리셀 어레이로부터 독출된 복수개의 출력 데이터를 비교하는 비교기;
    복수개의 출력핀들; 및
    상기 출력핀들중 하나를 프로그래머블하게 선택하는 출력핀 지정 수단을 구비하고,
    테스트 모드시에는 상기 비교기의 출력이 상기 출력핀 지정 수단에 의해 선택되는 핀을 통해 출력되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 반도체 메모리장치의 정상 모드시에는 상기 복수개의 출력데이터가 상기 복수개의 출력핀들을 통해 출력되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 출력핀 지정 수단은,
    상기 반도체 메모리장치의 외부에서 인가되는 고유 번호를 저장하는 레지스터; 및
    상기 레지스터에 저장된 상기 고유 번호에 응답하여, 상기 출력핀들중 상기 고유 번호에 대응되는 출력핀을 상기 비교기의 출력이 출력되는 핀으로 선택하는 선택 수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 메모리셀 어레이 및 복수개의 출력핀들을 구비하는 반도체 메모리장치에 대한 테스트 모드의 독출방법에 있어서,
    외부에서 상기 반도체 메모리장치에 고유 번호를 인가하여 저장하는 단계;
    저장된 상기 고유 번호에 응답하여, 상기 출력핀들중 상기 고유 번호에 대응되는 출력핀을 지정하는 단계;
    상기 테스트 모드시 상기 메모리셀 어레이로부터 독출된 복수개의 출력 데이터를 비교하는 단계; 및
    상기 비교된 결과만을 상기 지정된 출력핀으로 출력하는 단계를 구비하는 것을 특징으로 하는 테스트 모드의 독출방법.
  5. 복수개의 데이터버스 라인들에 연결되는 복수개의 출력핀들과 메모리셀 어레이를 구비하는 복수개의 반도체 메모리장치들이 장착되고 상기 반도체 메모리장치들의 동일한 출력핀들이 대응되는 하나의 데이터 버스에 공통 접속되어 있는 메모리 모듈에 대한 테스트 방법에 있어서,
    테스트시 상기 각 반도체 메모리장치에 서로다른 각각의 고유 번호를 인가하여 각각의 고유 번호에 대응되는 서로 다른 출력핀을 지정하는 단계; 및
    상기 서로 다른 출력핀에 연결되어 있는 서로 다른 데이터 버스를 통해 상기 각 반도체 메모리장치로부터 동시에 데이터를 독출하는 단계를 구비하는 것을 특징으로 하는 메모리 모듈 테스트 방법.
  6. 제2항에 있어서, 상기 반도체 메모리장치는,
    각각 상기 복수개의 출력핀들의 하나에 연결되는 복수개의 멀티플렉서들을 더 구비하고,
    상기 복수개의 멀티플렉서들은 상기 정상 모드시에는 상기 복수개의 출력데이터를 상기 복수개의 출력핀으로 출력하고 상기 테스트 모드시에는 상기 비교기의 출력을 상기 선택된 핀으로 출력하는 것을 특징으로 하는 반도체 메모리장치.
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TW088120983A TW455876B (en) 1999-05-04 1999-12-01 Semiconductor memory device including programmable output pin determining unit and method of reading the same during test mode
US09/540,988 US6252805B1 (en) 1999-05-04 2000-03-31 Semiconductor memory device including programmable output pin determining unit and method of reading the same during test mode
CNB001081098A CN1157791C (zh) 1999-05-04 2000-04-28 半导体存储器器件以及在测试模式中读取该器件的方法
JP2000132724A JP3657498B2 (ja) 1999-05-04 2000-05-01 半導体メモリ装置及びそのテストモード時の読出方法
DE10021347A DE10021347A1 (de) 1999-05-04 2000-05-02 Halbleiterspeicherbauelement sowie Testmodus-Leseverfahren und Testverfahren hierfür

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3874653B2 (ja) * 2001-11-29 2007-01-31 富士通株式会社 圧縮テスト機能を有するメモリ回路
DE10226585C1 (de) * 2002-06-14 2003-12-11 Infineon Technologies Ag RAM-Speicherschaltung
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
KR100541048B1 (ko) * 2003-06-16 2006-01-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
US7246280B2 (en) * 2004-03-23 2007-07-17 Samsung Electronics Co., Ltd. Memory module with parallel testing
US7389452B2 (en) * 2004-06-29 2008-06-17 Electronics For Imaging, Inc. Methods and apparatus for monitoring internal signals in an integrated circuit
US7500162B2 (en) * 2005-06-02 2009-03-03 Cpu Technology, Inc. Sourcing internal signals to output pins of an integrated circuit through sequential multiplexing
JP4773791B2 (ja) * 2005-09-30 2011-09-14 富士通セミコンダクター株式会社 半導体記憶装置、およびメモリテスト回路
JP2007235108A (ja) * 2006-02-02 2007-09-13 Nec Electronics Corp 半導体検査装置、半導体検査方法
JP2009070456A (ja) * 2007-09-12 2009-04-02 Renesas Technology Corp 半導体記憶装置
JP2009266317A (ja) * 2008-04-25 2009-11-12 Elpida Memory Inc 半導体記憶装置、およびデータ縮約テスト方法
JP5448698B2 (ja) 2009-10-09 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのテスト方法
JP5623088B2 (ja) * 2010-01-28 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びそのテスト方法並びにシステム
US8327199B1 (en) * 2010-03-05 2012-12-04 Altera Corporation Integrated circuit with configurable test pins
KR102031074B1 (ko) * 2013-05-28 2019-10-15 에스케이하이닉스 주식회사 집적회로 칩 및 이를 포함하는 멀티 칩 시스템
TWI497309B (zh) * 2013-12-17 2015-08-21 Inventec Corp 資料傳輸裝置及方法
JP2014096197A (ja) * 2013-12-24 2014-05-22 Ps4 Luxco S A R L 半導体装置及びそのテスト方法
KR20160057182A (ko) * 2014-11-13 2016-05-23 에스케이하이닉스 주식회사 저항변화 메모리 장치, 이를 위한 읽기 회로부 및 동작 방법
US10523596B1 (en) * 2015-02-06 2019-12-31 Xilinx, Inc. Circuits for and methods of merging streams of data to generate sorted output data
CN107025947B (zh) * 2016-11-24 2021-08-03 联发科技（新加坡）私人有限公司 线序测试方法、装置及电子设备
KR102401182B1 (ko) * 2018-01-19 2022-05-24 삼성전자주식회사 메모리 장치 및 메모리 패키지
CN109801666B (zh) * 2019-01-23 2020-12-29 西安微电子技术研究所 一种混合电路中存储器芯片的测试装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050056A (ja) * 1996-07-31 1998-02-20 Sharp Corp 半導体記憶装置

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