CN1272696A - 半导体存储器器件以及在测试模式中读取该器件的方法 - Google Patents

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Abstract

一种在测试模式期间可编程地改变发送来自比较器的输出数据的输出管脚的半导体存储器器件,以及用于该测试模式的读取方法。所述器件包括对从存储器单元阵列中读取的多个输出数据进行比较的比较器,和在测试模式期间可编程地改变发送比较器的输出的管脚的输出管脚确定单元。当将多个所述器件安装在单个存储器模块中时,利用输出管脚确定单元不同地确定所述器件的输出管脚,以便在模块测试期间一次同时从多于一个的器件中读取数据,从而减小模块测试时间。

Description

半导体存储器器件以及在测试 模式中读取该器件的方法
本申请所依赖的优先权文本是1999年5月4日提交的韩国专利申请No.99-16008，在此将该优先权文本的全文以参考方式包含在本文中。
本发明涉及半导体存储器器件，特别涉及具有存储器模块的半导体存储器器件的测试。
高速半导体存储器器件部分设计成通过总线型的传输线路接收或发送比如数据或地址等的输入和输出信号。在总线型结构中，将各种半导体存储器器件共同连接到一条总线，并且一次仅能有一个半导体存储器器件将数据装载到该总线上。如果两个或多个半导体存储器器件同时想要将数据装载到总线上，则数据发生相互冲突，这样会造成误操作。
Rambus动态随机存取存储器(DRAM)是一种类型的高速半导体存储器器件，它采用上面所述的总线型结构以及推荐的用于支持该总线型结构的特殊模块。图1是具有总线型结构的Rambus DRAM存储器模块的方框图。
参照图1，存储器模块200包括多个半导体存储器器件M1到Mn，其每一个存储器器件都具有多个输入和输出管脚DQ1到DQW，这些存储器器件即为Rambus DRAM。此外，这些半导体存储器器件M1到Mn的相同输入和输出管脚共同连接到一条相应的数据总线。换言之，半导体存储器器件M1到Mn中的每一个器件的第一输入和输出管脚DQ1共同连接到数据总线DB1；第二输入和输出管脚DQ2共同连接到数据总线DB2；依次类推，直到半导体存储器器件M1到Mn的第W个输入和输出管脚DQW共同连接到第W条数据总线DBW。控制器100是主控制器，其输入和输出管脚连接到相应的数据总线。
在具有图1的总线型结构的存储器模块中，在写入操作期间可将相同的数据同时写入各种半导体存储器器件。然而，当在读取操作期间从两个或多个半导体存储器器件同时读取数据时，数据在数据总线上相互冲突。结果，一次只能从一个半导体存储器器件中读取数据。
图2是传统的在图1的每个半导体存储器器件中的输出数据合并电路的方框图。参照图2，在正常模式中，通过多个输出管脚DQ1到DQW同时输出从存储器单元阵列21中读取的多个输出数据DO1到DOW。然而，在测试模式中，比较器22合并从存储器单元阵列21中读取的多个输出数据DO1到DOW，并将结果输出到单个预定输出管脚，例如DQ1。
因此，当将包括图2的输出数据合并电路的半导体存储器器件用作图1的存储器模块时，在测试模式的读取操作期间，所有的半导体存储器器件都通过一个预定输出管脚(例如DQ1)将它们的数据输出到一条数据总线，例如输出到数据总线DB1。因此，当从两外或多个半导体存储器器件中读取数据时，数据在数据总线DB1上相互冲突。
结果，当将包括上述传统的输出数据合并电路的半导体存储器器件用在图1的存储器模块中时，在该存储器模块的测试期间，一次必须只能从一个半导体存储器器件中读取数据。换言之，一次只能测试一个半导体存储器器件，因而加长了存储器模块时间。
本发明的一个目的是提供一种能够在测试模式期间可编程地改变发送输出数据的管脚的半导体存储器器件，从而在具有上述总线型结构的存储器模块的测试期间，可以同时从各种半导体存储器器件中读取数据。
本发明的另一个目的是提供一种半导体存储器器件的测试模式中的读取方法，利用该方法，在具有上述总线型结构的存储器模块的测试期间，能够同时从各种半导体存储器器件读取数据。
本发明的再一个目的是提供一种测试存储器模块的方法，该方法能够减小具有上述总线型结构的存储器模块的测试时间。
相应地，为达到所述第一个目的，本发明提供了一种半导体存储器器件，该器件包括：一存储器单元阵列，提供多个输出数据；多个输出管脚，连接到该存储器单元阵列；一比较器，对所述多个输出数据进行比较，并提供一比较结果信号；以及，一输出管脚确定单元，可编程地选择所述多个输出管脚中的一个。在测试模式期间，所述比较结果信号通过所选择的输出管脚输出。
在测试模式期间，只有所述比较结果信号通过所选择的输出管脚发送。在正常模式期间，所述多个输出数据通过所述多个输出管脚输出。
所述比较器可包含一异或门。所述输出管脚确定单元可包含：一寄存器，存储从所述半导体存储器器件外部提供的一预定号码；和一选择单元，根据所述预定号码选择所述多个输出管脚中的一个管脚。所述选择单元本身还可以包含一多路分解器，用于将所述比较结果信号只提供到所述选择的输出管脚。
所述半导体存储器器件还可以包含多个多路复用器，其每一个多路复用器连接到所述多个输出管脚中的一个，所述多个多路复用器用于在正常操作模式期间将所述存储器单元阵列连接到所述多个输出管脚，并用于在测试模式期间将所述比较结果信号提供给所述选择的输出管脚。所述输出管脚确定单元和所述多个多路复用器最好都是由测试控制信号控制的。
为达到本发明的第二个目的，提供了一种关于半导体存储器器件的测试模式的读取方法，所述半导体存储器器件包括一存储器单元阵列和多个输出管脚，所述方法包含步骤：存储从所述半导体存储器器件的外部提供的一预定号码；选择相应于所述预定号码的所述多个输出管脚中的一个管脚；在测试模式期间比较从所述存储器单元阵列读出的多个输出数据，以产生一比较结果信号；以及，将所述比较结果信号输出到所述选择的输出管脚。
为达到本发明的第三个目的，提供了一种用于测试包含多个半导体存储器器件的存储器模块的方法，所述半导体存储器器件具有一存储器单元阵列和多个输出管脚，所述半导体存储器器件共同连接到相应于所述半导体存储器器件的输出管脚的多条数据总线。所述方法包含步骤：在测试模式期间，将多个预定号码中的一个号码提供给每一个所述半导体存储器器件，以确定每个存储器器件的相应输出管脚；和通过相应于所述提供给每一个存储器器件的预定号码的输出管脚，同时从每一个半导体存储器器件中读取数据。如果可能，所述预定号码应当全部是彼此唯一的。
通过参照附图详细描述本发明的优选实施例，本发明的上述目的和优点将变得更明白，附图中：
图1是具有Rambus DRAM总线型结构的存储器器件的方框图；
图2是图1的半导体存储器器件的传统输出数据合并电路的方框图；
图3是按照本发明一个优选实施例的半导体存储器器件的方框图；和
图4是说明由图1的具有总线型结构的存储器模块使用的图3的半导体存储器器件的读取方法的方框图。
下面将参照附图更充分地描述本发明，附图中示出了本发明的一个优选实施例。然而，本发明可以体现为多种不同的形式，而不应当限制为这里所描述的实施例；而且，本实施例的提供是为了充分和全面地公开本发明，并且向本领域技术人员充分表达本发明的概念。不同附图中的相同标号表示相同的单元，因而省略了对其的重复描述。
图3是按照本发明一个优选实施例的半导体存储器器件的方框图。
参照图3，本发明的半导体存储器器件包括存储器单元阵列31、比较器32、多个输出管脚DQ1到DQW、输出管脚确定单元33和多个多路复用器MX1到MXW。
在半导体存储器器件的正常模式期间，从存储器单元阵列31读取的多个输出数据DO1到DOW输出到多个输出管脚DQ1到DQW。详细讲，在正常模式期间，测试控制信号TEST无效，因此，多个输出数据DO1到DOW通过多个多路复用器MX1到MXW输出到多个输出管脚DQ1到DQW。
然而，在测试模式期间，比较器32进行操作，以合并从存储器单元阵列31读取的多个输出数据DO1到DOW，并将所合并的数据输出到一输出管脚。比较器32比较所述多个输出数据DO1到DOW，以输出一比较结果信号。图3示出了比较器32的一个优选实施例，该比较器32包含用于比较输出数据DO1到DOW的一异或门，其中，要从存储器单元阵列31读取的输出数据DO1到DOW都相同。这里，当比较器32的比较结果为逻辑高时，判断为输出数据DO1到DOW中有不同数据，从而确定半导体存储器器件有故障，另外，当比较器32的比较结果为逻辑低时，判断为输出数据DO1到DOW都相同，从而确定半导体存储器器件状态良好。
具体地讲，比较器32将其输出输出到用于可编程地改变输出管脚DO1到DOW中的管脚的输出管脚确定单元33，该输出管脚确定单元33包括寄存器331、编码器332和多路分解器333。更具体地讲，在测试模式期间，寄存器331存储从半导体存储器器件的外部提供的一特定号码，并且编码器332对存储在寄存器331中的该特定号码进行编码。作为选择单元的多路分解器333将比较器32的输出输出到响应于编码器332的输出而选择的输出管脚。换言之，在测试模式期间，比较器32的输出通过多路分解器333和多路复用器MX1到MXW中的一个仅输出到所选择的管脚。多路分解器333的其余输出保持悬空，因此，即使其余多路复用器MX1到MXW有效，它们也只是通过一个悬空信号。
结果，在本发明的半导体存储器器件中，在测试模式期间，能够由输出管脚确定单元33可编程地改变比较器32的输出所输出的管脚。这就意味着能够确定输出管脚DO1到DOW中的任意输出管脚。
图4是说明由图1的具有总线型结构的存储器模块使用的图3的半导体存储器器件的读取方法的方框图。下面将参照图4描述本发明的用于测试存储器模块的方法。
将彼此不同的特定号码提供给每一个半导体存储器器件MD1到MDn的寄存器331，并确定相应于各个特定号码的输出管脚，然后激活存储器模块的测试模式。例如，将号码1提供给第一个半导体存储器器件MD1，从而将第一个输出管脚DQ1确定为发送第一个比较器的输出的管脚；将号码2提供给第二个半导体存储器器件MD2，从而将第二个输出管脚DQ2确定为发送第二个比较器的输出的管脚；依次类推，对每一个存储器器件进行处理。
因此，在测试模式的读取操作期间，第一个半导体存储器器件MD1的第一个比较器的输出通过第一个输出管脚DQ1输出到第一条数据总线DB1。第二个半导体存储器器件MD2的第二个比较器的输出通过第二个输出管脚DQ2输出到第二条数据总线DB2。依次类推，直到第n个半导体存储器器件MDn的第n个比较器的输出通过第n个输出管脚DQn输出到第n条数据总线DBn。因此，在测试模式中的读取操作期间，可以避免数据总线上的数据冲突，并且可以同时从各种半导体存储器器件MD1到MDn中读取数据。
如果安装在存储器模块中的半导体存储器器件的数目n大于数据总线的数目W，则可以同时从要测试的W个半导体存储器器件中读取数据，然后可顺序每次测试W个其它半导体存储器器件。
如上所述，按照本发明的半导体存储器器件，在测试模式期间，能够可编程地改变输出来自比较器的输出的管脚。因此，当将该半导体存储器器件安装在存储器模块中时，可以不同地确定每个半导体存储器器件的输出管脚，从而可同时从各种半导体存储器器件中读取数据。因此，模块测试时间可以减小。

Claims (10)

1.一种半导体存储器器件，包括：
一存储器单元阵列，提供多个输出数据；
多个输出管脚，连接到所述存储器单元阵列；
一比较器，对所述多个输出数据进行比较，并提供一比较结果信号；和
一输出管脚确定单元，可编程地选择所述多个输出管脚中的一个管脚，
其中，在测试模式期间，所述比较结果信号通过所述选择的输出管脚输出。
2.如权利要求1所述的半导体存储器器件，其中，在正常模式期间，所述多个输出数据通过所述多个输出管脚输出。
3.如权利要求1所述的半导体存储器器件，其中，所述比较器包含一异或门。
4.如权利要求1所述的半导体存储器器件，其中，所述输出管脚确定单元包含：
一寄存器，存储从所述半导体存储器器件外部提供的一预定号码；和
一选择单元，根据所述预定号码选择所述多个输出管脚中的一个管脚。
5.如权利要求1所述的半导体存储器器件，其中，所述选择单元还包含一多路分解器，用于将所述比较结果信号只提供到所述选择的输出管脚。
6.如权利要求1所述的半导体存储器器件，还包含多个多路复用器，其每一个多路复用器连接到所述多个输出管脚中的一个，所述多个多路复用器用于在正常操作模式期间将所述存储器单元阵列连接到所述多个输出管脚，并用于在测试模式期间将所述比较结果信号提供给所述选择的输出管脚。
7.如权利要求6所述的半导体存储器器件，其中，所述输出管脚确定单元和所述多个多路复用器都是由测试控制信号控制的。
8.一种关于半导体存储器器件的测试模式的读取方法，所述半导体存储器器件包括一存储器单元阵列和多个输出管脚，所述方法包含步骤：
存储从所述半导体存储器器件的外部提供的一预定号码；
选择相应于所述预定号码的所述多个输出管脚中的一个管脚；
在测试模式期间比较从所述存储器单元阵列读出的多个输出数据，以产生一比较结果信号；和
将所述比较结果信号输出到所述选择的输出管脚。
9.一种用于测试包含多个半导体存储器器件的存储器模块的方法，所述半导体存储器器件具有一存储器单元阵列和多个输出管脚，所述半导体存储器器件共同连接到相应于所述半导体存储器器件的输出管脚的多条数据总线，所述方法包含步骤：
在测试模式期间，将多个预定号码中的一个号码提供给每一个所述半导体存储器器件，以确定每个存储器器件的相应输出管脚；和
通过相应于所述提供给每一个存储器器件的预定号码的输出管脚，同时从每一个半导体存储器器件中读取数据。
10.如权利要求9所述的方法，其中，所述预定号码全部是彼此唯一的。
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