CN1832020A - 集成存储装置和存储模块 - Google Patents

集成存储装置和存储模块 Download PDF

Info

Publication number
CN1832020A
CN1832020A CNA2005100230362A CN200510023036A CN1832020A CN 1832020 A CN1832020 A CN 1832020A CN A2005100230362 A CNA2005100230362 A CN A2005100230362A CN 200510023036 A CN200510023036 A CN 200510023036A CN 1832020 A CN1832020 A CN 1832020A
Authority
CN
China
Prior art keywords
memory
data
output port
cushions
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005100230362A
Other languages
English (en)
Inventor
C·西歇尔特
H·鲁克鲍尔
D·萨维纳克
P·格雷戈里乌斯
P·瓦尔纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1832020A publication Critical patent/CN1832020A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/6022—Using a prefetch buffer or dedicated prefetch cache

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明涉及一种集成存储装置，包括：排列在字线和位线处的存储单元，其中存储单元可以2n位组寻址，其中n是整数；预取读出单元，并行地从被寻址的存储区域预取被寻址的2n数据位组；缓冲存储器，缓冲该数量的预取数据位；m个输出端口，输出在缓冲存储器里缓冲的数据位；输出控制器，控制在缓冲存储器里缓冲的数据位以m位组在一个或多个连续的周期输出到m个输出端口，其特征在于输出端口数m和可寻址存储单元组的任何可能数目2n都不同。

Description

集成存储装置和存储模块
技术领域
本发明涉及到包括多个存储单元的集成存储装置，存储单元可由地址来寻址，其中数据以2n位组来预取。本发明进一步涉及包括多个存储装置的存储模块。
背景技术
在DDR(双倍数据速率)存储装置中，存储单元里的数据通常可以以2n位组或其倍数由地址来寻址。当从存储单元取回数据的时候，每个用该地址寻址的位组在预取缓冲器内被预取。一旦在预取缓冲器中存有来自于被寻址的存储区域的数据，该数据通常经由输出端口以连续周期序列，即所谓的数据组(databurst)输出。数据依据双倍数据速率技术与时钟信号的上升沿和下降沿一起输出，并且输出周期的数目依赖于相应存储装置所使用的输出端口的数目。例如，当预取大小为128位并且存储装置有16个输出端口时，缓冲数据可以在8个连续周期中输出。
在先进的DDR-3技术中，输出端口输出数据的比特率达到每秒1.6Gbit。当转到更先进的技术数据网代时，例如DDR-4，通常比特率会增加一倍，因此在数据端口数据将以每秒3.2Gbit的比特率输出。考虑到技术和设计方面，以这个比特率使用单端数据发信号是困难的。为了克服这些困难，最有可能的是转向差分信号，其缺陷是数据端口的引脚数目将增长一倍，会影响到这种装置的可靠性和制造成本。减少数据端口的数目将意味着比特率又加倍，这将导致在DDR-4中每引脚每秒6.4Gbit。然而，这样高的比特率不能由技术方面来处理，不管是通过存储装置的数据端口，还是通过总线信道和存储器控制器都不行，因此根据上述的DDR-4方法，要么接受引线数增加，要么接受比特率增加。
与对存储装置提及的同样的问题也存在于附加了多个存储装置的存储模块中。
发明内容
本发明的一个方面提供了一种存储装置，其能够用最少的引脚数目处理增加的比特率。
本发明进一步的方面提供了一种存储模块，其适合于操作存储装置使用最少的引脚数目来提供增加的比特率。
根据本发明另一方面，提供一种集成存储装置，其包括设置在字线和位线上的存储单元，其中存储单元可以2n位组由地址寻址，其中n是整数。此外，提供预取读出单元，用于从被寻址存储区域并行地预取被寻址的2n数据位组，并且提供了缓冲存储器来缓冲该数量的预取数据位。该存储装置进一步包括m个输出端口，用于输出在缓冲存储器里缓冲的数据位，输出端口数m由输出控制器进行控制。在一个或多个连续周期中以n位的组进行数据位输出。输出端口数m和可寻址存储单元组的任何可能数目2n或其倍数都不同。
根据本发明的另一个方面，设置于字线和位线处的存储单元被分组，使得它们可以以位组寻址，每组包括k个位，其中数k和数2n是不同的，这里n是整数。此外，提供了预取读出单元、缓冲存储器和m个输出端口，每个如上述设计。输出端口数m等于预取数据位数k。
根据本发明的另一方面，输出控制器控制数据位的输出，以在多个连续的周期中以m位组形成m个输出端口，其中预取数据位数k等于或小于输出端口数m的倍数。
根据本发明的另一方面，输出端口数m等于5、6或7中的一个或是5、6，7中的一个的任何倍数。
根据本发明的又一方面，提供存储模块，其包括一些存储装置。该存储模块具有以并行的方式传送一些从所述存储装置读出的位的数据接口。该数据接口包括j个数据输出端口，j与数2n不同，这里n是整数。
根据本发明的另一方面，提供存储模块，其包括一些这样的存储装置，其中数据接口包括j个数据输出端口，j和2n不同，这里n是整数。
根据本发明的一个优选实施例，上述任意存储装置的输出端口都被设计成差分输出端口，每个差分输出端口有两条差分信号线。
此外，存储装置可以被设计成双倍数据速率存储装置。
根据存储模块的一个优选实施例，模块包括一些存储装置，其数目等于数据接口的输出端口数j除以每个存储装置的数据输出端口数m。
根据本发明的另一个实施例，存储模块包括42、48或54个输出端口。
附图说明
本发明的优选实施例将在下面的说明中参照附图详细描述，其中：
图1是根据本发明优选实施例的集成存储装置的框图；
图2示意性示出了根据本发明另一实施例的包括多个存储装置的存储模块；
图3示意性示出了本发明的存储模块的另一个实施例。
具体实施方式
图1表示包括存储器阵列2的存储装置1。该存储器阵列包括设置在字线4和位线5上的存储单元3。存储单元例如可以为DRAM存储单元、SRAM单元等。
存储装置1被设计成例如双倍数据速率存储装置，数据能够以成组存取(burst access)从该存储装置中读出，这意味着通过向存储器阵列2应用地址，在内部提供一些数据位，从而在一些连续的周期中以一些并行数据位的组输出。
这可以通过例如同时寻址多个存储区域(存储体等)来实现，所述存储区域提供待从被寻址的存储单元3读出的数据并将读出的数据附送到预取缓冲器6，其中数据被锁存直到其通过一些输出端口8被附送至输出。预取由预取读出单元9执行。
在传统的存储装置里，预取数据位数为2n或者是2n的倍数，其中n是整数。这是由存储器阵列的内部结构和与其相关的二进制运算逻辑所导致的结果。预取数据数意思是排除从保留存储空间取回的附加数据，其用于对从存储单元读出的数据进行纠错。在这里使用的预取数据，要理解成数据并且待从存储器读出并要在数据处理系统里作为应用数据提供。此外，通常假设存储装置1的数据输出端口8的数目m等于数n，n通常是由预取数据位数除以成组存取中的连续周期数定义的。
虽然在传统存储装置里，上述结构通常由于二进制运算逻辑用作例如多路复用器、多路分解器、开关等，根据本发明的存储装置不依照这种方法，提出了将数据输出端口8的数目减少到m，m和2n不同，其中n是整数。
为了增加经由输出端口8输出数据的比特率，输出端口8优选地被设计成差分输出端口，其中数据经由两条差分信号线传输。然而，这样的缺点在于，存储装置1的数据引脚数目加倍，因此增加了存储装置1的整体引脚数。此外，当转变到新的双倍数据速率技术时比特率加倍时，比特率将达到每秒3.2Gbit。为了维持数据能够以其从存储装置1传输的数据整体比特率，当减少数据输出端口8的整体引脚数以限制存储装置1的引脚数时，比特率必须进一步增加。使比特率增长一倍到每秒6.4Gbit以及将存储装置的数据输出端口数减少一半在技术上是难以实现的，这是因为该比特率需要高频率，这使得存储装置、总线信道和存储器控制器的设计都变得困难。此外，将比特率增加到6.4Gbit将允许在不到5纳秒的时间内输出64比特×128比特(预取数据)，因此存在一时隙，其中在下一个组的开始之前不能输出数据。
本发明建议的方法是选择数据输出端口8的数目，该数目在以前的传统双倍数据速率技术(例如传统的DDR-3技术)中使用的输出端口数之间，并且当转换到更高级的双倍数据速率技术时，将该数目减少到不是输出端口数目的一半而是在一半和以前的双倍数据速率技术的输出端口数之间的某一个数字。当切换到差分发信号时，整体引脚数目并不增加输出端口数量不减少的情况下的那样多。例如，如果DDR-3技术有16个数据输出端口，数据输出端口的数目能减少到例如12而不是减少到8(当引入差分发信号，来保持引脚数量)。由于当切换到新的双倍数据速率技术(为了能够维持内部设计方案)时，在预取缓冲器6内预取的位数通常不应当改变，将数据输出端口的数目减少到不同于一半的数将需要依赖和对应于数据输出端口数目的减少来增加比特率。
下表(TABLE)表示预测的有8个数据输出端口、位组长度为16的DDR-4存储装置和每输出端口3.2Gbit每秒、4.266Gbit/s以及4.8Gbit/s的不同的比特率之间的关系，其中预取128比特数据并且将其在一组存取内发送。该TABLE表示在相应的配置里能够在成组存取中输出的数据的最大量。该TABLE也表示了数据输出端口的数目能被减少到以前的双倍数据速率技术中的存储装置的数据输出端口数和该数据输出端口数的一半之间的任意数，该数和2n或其倍数不同，其中n是整数。突发数据(burst data)的最大量和预取数据之间的位数差能用于同步和纠错。
  比特率   组长度(burst length)   突发数据的最大量
  3.2Gbit/s   16   128
  4.266Gbit/s   22   132
  4.8Gbit/s   22   132
TABLE
图1的存储装置1是一个内部设计和传统存储装置的设计基本相同的存储装置，然而，预取缓冲器能被输出控制器7以如下方式控制：一组数据位并行输出，其中该组的数据位数和2n或其倍数不同，和输出端口数m相对应。
为了使预取数据位数和已修改的数据输出端口数相适应，可根据本发明的另一实施例改变存储装置1的内部结构，使得预取数据位数是存储装置1内提供的数据输出端口8的数目m的倍数，使得成组周期中最后一组数据位输出不包括其中不包含数据的空白空间。
在本发明的优选实施例里，数据输出端口数可以选自数5、6、7或者5、6、7的倍数之一。然而，可选择其它的和2n或其倍数不同的数字(其中n为整数)，例如13或者15。
按照本发明的另一个实施例，提供如图2所示的具有减少的总线宽度的存储模块10。存储模块10包括一些存储装置1，存储装置1经由数据接口11和数据总线12相连，并且包括j个数据端口，通过这些端口，数据能传送入和传送出存储装置1。通常，在存储模块10中，数据端口数j等于2n或其倍数，这是因为它包括的存储装置通常也包括一些数据输出端口，其数量等于2n或其倍数。使用与其不同(例如上述的存储装置)并具有不同的输出端口数j的存储装置10，可实现不同的总线宽度。例如，基于设于其上的存储装置的输出端口数，存储模块10的数据接口11的数据端口数等于42、48或54位中的一个。在示出的例子里，每个存储装置包括6个输出端口，存储模块10包括48个数据端口。
减少存储模块的数据接口的数据输出数的另一个可能性是，将存储模块10上的存储装置1的数量自身从2n或其倍数(其中n是整数)减少到不同的数，例如5、6、7中的一个，如图3所示。要注意的是，参照了存储模块，而没有计数可提供的一个或多个纠错装置(ECC)，所述纠错装置会使存储模块上的存储装置的数量增加一个或多个。可选择提供的额外的存储装置并不意味着要被计数成提供可用于提供相关数据的存储装置的数目。
通过减少存储模块中的存储装置1的数目，由成组存取传输的比特量相应减少，使得可以获得40、48或者56位的数据总线。这将减少存储器控制器(没有示出)以及存储模块的数据接口11的引脚数。作为存储模块的数据端口，使用数据输出端口数和2n或其倍数不同的存储装置的存储装置的数据输出端口数的倍数，将导致和前述存储模块的实施例相比不同的数据接口的数据端口数。例如，使用有6个数据输出端口的存储装置1，能够获得42、48或54位的总线宽度(或6的其他倍数)，这允许从不同替换物的广泛范围选择比特率和数据传输的并行(输出端口的数目)，因此可以根据使用的合适的技术对其进行选择。
尽管在前的描述针对本发明的实施例，但是本发明其他和更进一步的实施例将可以不脱离其基本范围而设计，其范围由下面的权利要求所决定。

Claims (22)

1、一种集成存储装置，包括：
多个排列在字线和位线处的存储单元；其中存储单元可以以2n位组寻址，其中n是整数；
预取读出单元，从存储单元并行地预取被寻址的2n数据位组；
缓冲存储器，缓冲该数量的预取数据位；
m个输出端口，输出在缓冲存储器里缓冲的数据位；以及
输出控制器，控制在缓冲存储器里缓冲的数据位以m位组在一个或多个连续的周期输出到m个输出端口；其中输出端口数m不同于被寻址的组里的数据位的任何可能数目2n或其倍数。
2、根据权利要求1所述的存储装置，其中输出端口是差分端口，每一个具有两条差分信号线。
3、根据权利要求1所述的存储装置，其中该存储装置是双倍数据速率(DDR)存储装置。
4、一种集成存储装置，包括：
多个排列在字线和位线处的存储单元；其中存储单元可以以位组寻址，每组包括k个位，其中数k和数2n不同，其中n是整数；
预取读出单元，并行地从被寻址的存储单元预取被寻址的k个数据位的组；
缓冲存储器，缓冲该k个预取的数据位；
m个输出端口，输出在缓冲存储器里缓冲的数据位；以及
输出控制器，控制在缓冲存储器里缓冲的数据位以m位组在一个或多个连续的周期输出到m个输出端口；其中输出端口数m和预取数据位数k相等。
5、根据权利要求4所述的存储装置，其中输出端口是差分输出端口，每一个具有两条差分信号线。
6、根据权利要求4所述的存储装置，其中存储装置是DDR存储装置。
7、一种集成存储装置，包括：
多个排列在字线和位线处的存储单元；其中存储单元可以以位组寻址，每组包括k位，其中数k和数2n不同，其中n是整数；
预取读出单元，并行地从被寻址的存储单元预取被寻址的数据位组；
缓冲存储器，缓冲该k个预取数据位；
m个输出端口，输出在缓冲存储器里缓冲的数据位；以及
输出控制器，控制在缓冲存储器里缓冲的数据位以m位组在一个或多个连续的周期输出到m个输出端口；其中预取数据位数k是输出端口数m的倍数。
8、根据权利要求7所述的存储装置，其中输出端口是差分输出端口，每一个具有两条差分信号线。
9、根据权利要求7所述的存储装置，其中存储装置是DDR存储装置。
10、一种集成存储装置，包括：
多个排列在字线和位线处的存储单元；其中存储单元可以以2n位组寻址，其中n是整数；
预取读出单元，并行地从被寻址的存储单元预取被寻址的2n数据位组；
缓冲存储器，缓冲该数量的预取数据位；
m个输出端口，输出在缓冲存储器里缓冲的数据位；以及
输出控制器，控制在缓冲存储器里缓冲的数据位以m位组在一个或多个连续的周期输出到m个输出端口；其中输出端口数m是5、6、7中的一个或是5、6、7中的一个的任意倍数。
11、根据权利要求10所述的存储装置，其中输出端口是差分输出端口，每一个具有两条差分信号线。
12、根据权利要求10所述的存储装置，其中存储装置是DDR存储装置。
13、一种存储模块，包括：
(a)多个存储装置，每一个都包括：
多个排列在字线和位线处的存储单元；其中存储单元可以以2n位组寻址，其中n是整数；
预取读出单元，并行地从存储单元预取被寻址的2n数据位组；
缓冲存储器，缓冲该数量的预取数据位；
m个输出端口，输出在缓冲存储器里缓冲的数据位；以及
输出控制器，控制在缓冲存储器里缓冲的数据位以m位组在一个或多个连续的周期输出到m个输出端口，其中输出端口数m至少是以下之一：
不同于被寻址的组中的数据位的任何可能的数目2n或其倍数；以及
5、6、7或者5、6、7中的一个的任意倍数；以及
(b)数据接口，以并行的方式传输从存储装置读出的一些位；其中该数据接口包括j个数据输出端口，j与数2n不同。
14、根据权利要求13所述的存储模块，其中存储装置的数目等于数据接口的输出端口数j除以每个存储装置的数据输出端口数m。
15、根据权利要求13所述的存储模块，其中该模块包括42、48或者54个输出端口。
16、根据权利要求13所述的存储模块，其中该模块的输出端口是差分输出端口。
17、根据权利要求13所述的存储模块，其中存储装置为DDR存储装置。
18、一种存储模块，包括：
(a)一些存储装置，每一个都包括：
多个排列在字线和位线处的存储单元；其中存储单元可以以位组寻址，每组包括k位，其中数k和数2n不同，其中n是整数；
预取读出单元，并行地从被寻址的存储单元预取被寻址的k个数据位的组；
缓冲存储器，缓冲该k个预取的数据位；
m个输出端口，输出在缓冲存储器里缓冲的数据位；以及
输出控制器，控制在缓冲存储器里缓冲的数据位以m位组在一个或多个连续的周期输出到m个输出端口；其中输出端口数m至少是以下之一：
等于预取数据位数k；以及
输出端口数m的倍数；以及
(b)数据接口，以并行的方式传送从存储装置读出的一些位；其中该数据接口包括j个数据输出端口，j与数2n不同。
19、根据权利要求18所述的存储模块，其中存储装置的数目等于数据接口的输出端口数j除以每个存储装置的数据输出端口数m。
20、根据权利要求18所述的存储模块，其中该模块包括42、48或者54个输出端口。
21、根据权利要求18所述的存储模块，其中该模块的输出端口是差分输出端口。
22、根据权利要求18所述的存储模块，其中存储装置为DDR存储装置。
CNA2005100230362A 2004-11-24 2005-11-24 集成存储装置和存储模块 Pending CN1832020A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/996,956 US20060112230A1 (en) 2004-11-24 2004-11-24 Integrated memory device and memory module
US10/996956 2004-11-24

Publications (1)

Publication Number Publication Date
CN1832020A true CN1832020A (zh) 2006-09-13

Family

ID=36462216

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005100230362A Pending CN1832020A (zh) 2004-11-24 2005-11-24 集成存储装置和存储模块

Country Status (3)

Country Link
US (1) US20060112230A1 (zh)
CN (1) CN1832020A (zh)
DE (1) DE102005051943A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BRPI0510494B8 (pt) 2004-07-12 2022-06-28 Kk Toshiba Toshiba Corporation Dispositivo de armazenagem e aparelho hospedeiro
US7480184B2 (en) * 2007-01-07 2009-01-20 International Business Machines Corporation Maximum likelihood statistical method of operations for multi-bit semiconductor memory
US8131909B1 (en) * 2007-09-19 2012-03-06 Agate Logic, Inc. System and method of signal processing engines with programmable logic fabric
US8380943B2 (en) * 2008-01-07 2013-02-19 Rambus Inc. Variable-width memory module and buffer
KR101882681B1 (ko) * 2011-10-27 2018-07-31 삼성전자 주식회사 메모리 장치 및 그 구동 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100289386B1 (ko) * 1997-12-27 2001-06-01 김영환 멀티 포트 에스램
US7061821B2 (en) * 1998-10-20 2006-06-13 International Business Machines Corporation Address wrap function for addressable memory devices
US7260685B2 (en) * 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
JP4370507B2 (ja) * 2003-11-27 2009-11-25 エルピーダメモリ株式会社 半導体集積回路装置
US7082067B2 (en) * 2004-09-03 2006-07-25 Lsi Logic Corporation Circuit for verifying the write speed of SRAM cells

Also Published As

Publication number Publication date
DE102005051943A1 (de) 2006-07-06
US20060112230A1 (en) 2006-05-25

Similar Documents

Publication Publication Date Title
EP1929482B1 (en) Portable data storage using slc and mlc flash memory
US7574555B2 (en) Memory system having daisy chained memory controllers
US20050055493A1 (en) [method for accessing large block flash memory]
CN1197162C (zh) 具有差分信号线平衡扭绞的集成电路
EP0165822A2 (en) Memory access control system
US20080177929A1 (en) System, method and storage medium for a memory subsystem command interface
US7099202B1 (en) Y-mux splitting scheme
CN101840383B (zh) 支持连续/离散地址多数据并行访问的可配置存储器
WO2011048522A2 (en) Neighborhood operations for parallel processing
CN1825466A (zh) 存储器装置,存储器控制器及其操作方法
CN1819056A (zh) 集成dram存储器件
US7075850B2 (en) Compact decode and multiplexing circuitry for a multi-port memory having a common memory interface
CN1832020A (zh) 集成存储装置和存储模块
US7580313B2 (en) Semiconductor memory device for reducing cell area
US8301850B2 (en) Memory system which writes data to multi-level flash memory by zigzag interleave operation
CN1092385C (zh) 用于成组存取的半导体存储装置
US20100070676A1 (en) Memory Data Bus Placement and Control
KR0158112B1 (ko) 다수개의 뱅크들을 가지는 반도체 메모리 장치
US20140189201A1 (en) Flash Memory Interface Using Split Bus Configuration
JPS59178538A (ja) シフタ回路のアレイ
US20220027131A1 (en) Processing-in-memory (pim) devices
US9589605B1 (en) Semiconductor memory device with input/output line
CN1285077C (zh) 用于顺序脉冲串方式的同步动态随机存取存储器结构
CN1489153A (zh) 具有9的倍数位的数据输入/输出结构的半导体存储装置
KR20040111368A (ko) 불휘발성 반도체 기억장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication