KR0158112B1 - 다수개의 뱅크들을 가지는 반도체 메모리 장치 - Google Patents

다수개의 뱅크들을 가지는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은, 매트릭스 형태로 배열된 다수개의 단위쎌어레이들과, 컬럼방향으로 배열된 상기 단위쎌어레이들 사이에 배치된 다수개의 센스앰프블럭들과, 로우방향으로 배열된 상기 단위쎌어레이들 사이에 배치된 다수개의 분할워드라인 드라이버 블럭들을 가지는 반도체 메모리 장치에 관한 것으로써, 다수개의 단위쎌어레이들을 포함하는 다수개의 분할된 그룹으로서 컬럼방향으로 배열된 다수개의 뱅크들과, 상기 뱅크들을 선택하고 선택된 뱅크에 속하는 단위쎌어레이의 워드라인을 선택하는 하나의 로우디코더와, 상기 선택된 워드라인에 연결된 단위 메모리쎌로부터 독출된 데이터를 데이터 입출력패드로 전송하며 상기 데이타 입출력패드까지의 거리가 모두 일정한 다수개의 데이타라인들을 구비한다.

Description

다수개의 뱅크들을 가지는 반도체 메모리 장치
제1도는 대용량의 반도체 메모리 장치의 구성을 보여주는 도면.
제2도는 종래 기술의 의하여 제1도의 반도체 메모리 장치를 복수개의 뱅크들로 구성한 상태를 보여주는 도면.
제3도는 본 발명에 따라 제1도의 반도체 메모리 장치를 복수개의 뱅크들로 구성한 상태를 보여주는 도면.
제4도는 본 발명에 따른 반도체 메모리 장치에서 메모리쎌의 데이타를 데이타라인에 전달하는 방식에 관한 몇 가지 실시예들을 보여주는 도면.
* 도면의 주요부분에 대한 부호의 설명
UCA : 단위쎌어레이 DP : 데이타입출력패드
SWD : 분할워드라인드라이버블럭 DL : 데이타라인
SA : 센스앰프 BL : 비트라인
WL : 워드라인 CSL : 컬럼선택라인
RAL : 로우어드레스라인 B- : 메모리뱅크
RD : 로우디코더 BIL : 뱅크정보라인
CD : 컬럼디코더 RDL : 래치내장로우디코더
MUX : 멀티플렉서 (래치를 가지는 로우디코더)
SAB : 센스앰프블럭
RCB : 로우컨트롤블럭(래치 및 뱅크정보디코더와 로우디코더가 내장된 블럭)
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 다수개의 뱅크들을 가지는 반도체 메모리 장치에 관한 것이다.
제1도는 대용량의 반도체 메모리 장치의 일반적인 구성을 보여준다. 전체의 메모리쎌어레이는, 다수개의 단위쎌어레이(UCA)들과, 단위쎌어레이(UCA)들 사이에 배치된 분할워드라인드라이버블럭(SWD)들과, 센스앰프(SA)들로 이루어진다. 로우디코더(RD)가 로우어드레스라인(RAL)으로부터 로우어드레스를 입력하여 하나의 워드라인(WL)을 선택 구동하게 되면, 그 워드라인(WL)에 연결된 모든 메모리쎌에 저장된 데이타에 의해 대응하는 비트라인(BL)의 전하량이 변하게 되고, 상기 변화된 전하량은 대응하는 센스앰프(SA)에 의하여 증폭된다. 이때, 컬럼어드레스라인(CAL)으로부터 컬럼어드레스를 입력하는 컬럼디코더(CD)에 의해 컬럼선택라인(CSL)이 선택되어 구동되면, 센스앰프(SA)에 의해 증폭된 하나 또는 둘 이상의 데이타가 데이타라인(DL)으로 전달된다.
제1도에서는, 컬럼방향의 8개의 단위쎌어레이(UCA)당 1개의 컬럼선택라인(CSL)이 구동되고, 1개의 컬럼선택라인(CSL)은 센스앰프(SA)로부터 출력된 2비트의 데이타를 각각 대응하는 데이트라인(DL)에 전달하는 구조를 보여준다. 한번의 컬럼엑세스 동작에서 총 16비트의 데이타가 출력된다. 만약 제1도의 메모리 장치가 4비트의 데이타를 출력하도록 설계되었다면, 이 16비트의 데이타는 4:1 멀티플렉서(MUX)와 데이타입출력패드(DP)를 통하여 칩의 외부로 출력한다.
최근 메모리 분야에서 고속화에 대한 요구가 증대되고, 또한 단일 메모리 장치의 용량이 증대되면서 메모리 장치의 쎌어레이를 다수개의 뱅크로 나누어 데이타를 처리하려는 경향이 있다. 특히 로우체인의 데이타 엑세스 동작에 의하여 최초의 데이타가 출력될 때까지 상당한 레이턴시(latency)가 필연적인 다이나믹 램의 경우에는, 하나의 뱅크에서 로우프리차이지로부터 로우엑세스동작을 수행하는 동안 다른 뱅크로부터의 데이타를 출력하는 것에 의해 레이턴시를 칩의 외부로부터 감출 수 있기 때문에 다수개의 뱅크로 된 구조가 필연적으로 요구된다. 여기서, 레이턴시를 칩의 외부로부터 감출 수 있다는 의미는 외부로부터 입력되는 독출 제어신호들이 입력될 때 초기에만 레이턴시를 가지며, 이후로부터는 상기 독출 제어신호의 입력에 의해 다수의 뱅크로부터 연속적으로 데이타가 외부로 출력되어 데이타의 출력시간의 지연이 없음을 의미한다. 이러한 레이턴시, 즉, 로우 어드레스 스트로브(Row Address Strobe:) 레이턴시 및 컬럼어드레스 스트로브(Column Address Strobe:)에 관한 내용에 대하여서는 본원 출원인에 의해 1993년 4월 27일자로 특허 출원되어 1994년 5월 24일자로 공개된 공개번호 제94-10100호 동기 다이나믹 랜덤 액세스 메모리에 매우 상세하게 기재되어 있다.
다수개의 뱅크를 가지는 반도체 메모리 장치에서 분할된 뱅크의 수는 메모리 장치의 성능에 있어서 중요한 요소가 된다. 즉, 뱅크수의 역수는 메모리 장치 내에서 동일한 뱅크를 엑세스할 확률이 되고, 동일한 뱅크를 연속적으로 엑세스하게 되면 전술한 레이턴시가 메모리 장치의 외부로 그대로 노출된다. 즉, 외부로부터 연속적으로 엑세스하기 위한 어드레스가 입력되더라도 상기 어드레스에 의해 동일 뱅크 내의 메모리쎌을 선택하여 출력하는 시간이 필요로 하게 되어 상기 입력 어드레스에 대응하는 메모리쎌의 데이타의 출력이 지연되어 출력된다는 것이다. 이러한 동작 역시 상기 선 출원되어 공개된 동기 다이나믹 랜덤 액세스 메모리에 매우 상세하게 기재되어 있다.
따라서, 더 많이 분할된 뱅크의 개수를 가지는 반도체 메모리 장치는 상기와 같은 레이턴시를 감출 수 있기 때문에 더 우수한 데이타 엑세스 성능을 보장한다. 특히, 메모리 장치의 용량이 증대되어 메모리 시스템이 하나 또는 둘 이상의 단일 메모리 장치들로 구성되는 경우에는, 메모리 시스템 즉, 메모리 모듈에서의 뱅크 엑세스 동작이 어려워지기 때문에, 다수개의 뱅크들을 갖는 메모리 장치가 필수적이다.
한편, 메모리 장치 내에서 각 뱅크의 구성은 서로 독립적이어야 한다. 즉, 각 뱅크는 독립된 어드레스 전달수단과 독립된 로우 및 컬럼디코더, 그리고 독립된 센스앰프(SA)와 독립된 데이타 전달수단 및 메모리쎌들로 구성되어야 한다. 이러한 연유로 메모리 장치 내에서 뱅크 수의 증가는 칩사이즈를 증가시키기 때문에, 칩사이즈를 증가시키지 않으면서도 가능한 한 많은 수의 뱅크들을 구성하는 것이 설계 상에서의 중요한 고려사항이다.
제2도는 제1도에 보인 메모리 장치를 종래의 기술에 따라 다수개의 뱅크로 구성한 예를 보여준다. 제2도에서는 메모리쎌어레이가 4개의 뱅크들(B0∼B3)로 분할되어 있다. 전술한 바와 같이, 각 뱅크는 독립된 로우디코더[여기서는 래치내장로우디코더(RDL)를 사용함]와 컬럼디코더(CD)를 갖고 있다. 래치내장로우디코더(RDL)가 로우어드레스라인 및 뱅크정보라인(RAL BIL)으로부터 로우어드레스와 뱅크 선택신호를 각각 입력하여 해당하는 뱅크의 워드라인을 선택하여 구동하게 되면, 그 워드라인에 연결된 메모리쎌들로부터의 데이타가 비트라인(BL)과 센스앰프(SA)를 통하여 증폭된다.
제2도에서 로우디코더에 래치가 내장된 이유는, 예컨대 첫 번째로 선택된 뱅크의 워드라인이 구동하고 있는 동안에 두 번째로 선택된 뱅크에서 로우 엑세스동작이 진행되더라도 첫 번째로 선택된 뱅크에서 이미 선택된 워드라인이 현재의 구동상태를 유지하도록 하기 위함이다. 메모리쎌들로부터의 데이타가 센스앰프(SA)에 의해 증폭된 후, 컬럼어드레스라인 및 뱅크정보라인(CAL BIL)을 통하여 컬럼어드레스 및 뱅크선택신호가 각각 컬럼디코더(CD)를 인가되면, 선택된 뱅크에서 2개의 선택된 컬럼선택라인(CSL)이 구동되어 1개의 컬럼선택라인(CSL)에 의해 2비트 데이타가 데이타라인(DL)으로 전달된다. 하나의 선택된 뱅크에서 2개의 컬럼선택라인(CSL)이 구동되므로, 선택된 하나의 뱅크로부터는 모두 4비트의 데이타가 출력된다.
그러나, 제2도와 같은 다수개의 뱅크를 가진 메모리 장치에서는, 뱅크의 수 보다 하나 더 적은 수의 래치내장로우디코더(RDL)와 분할워드라인드라이버블럭(SWD)이 더 필요하고, 뱅크수의 절반에 해당하는 개수만큼의 로우어드레스라인 및 뱅크정보라인(RAL BIL)이 추가되어 뱅크들의 사이에서 신장되어야 한다. 또한, 각 뱅크로부터 나오는 데이타라인(DL)들을 데이타패드(DP)로 연결하기 위한 데이타버스(DB)와 같은 별도의 배선이 적어도 칩외부로 출력되는 데이타의 비트수 만큼 더 필요하다.
이러한, 구성요소들의 추가는 메모리 장치의 구성 밀도를 증가시켜 레이아웃상의 여유도를 저하시킬 뿐만 아니란 칩의 크기를 증가시키는 요인이 된다.
더욱이, 제2도에서는, 각각의 데이타라인(DL)이 해당하는 데이타버스(DB)에 도달하기까지의 길이가 서로 상이하다. 예컨대, 제2도에 보인 바와 같이, 뱅크(BD)에서 i번째의 데이타라인이 데이타 패드(DP)까지 이르는 길이를 DOi라 하고, j번째의 데이타라인에 대하여는 DOj, k번째의 데이타라인에 대하여는 DOk, 1번째의 데이타라인에 대하여는 DO1이라고 한다면, DOi≠DOj≠DOk≠DO1로 된다. 이는 결국, 데이타라인간의 라인스큐(line skew)가 발생된다는 것을 의미한다. 어느 데이타라인으로 데이타가 전송되는가에 따라 전송시간이 다르게 되면 고속동작에 불리하다.
따라서, 본 발명의 목적은 칩의 크기를 더 이상 증가시키지 않고도 다수개의 뱅크들을 가질 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 칩의 크기를 더 이상 증가시키지 않고도 고속의 데이타 엑세스 동작을 실현할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 데이타 라인간의 스큐를 제거할 수 있는 멀티 뱅크구조의 반도체 메모리 장치를 제공함에 있다.
이와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은, 매트릭스형태로 배열된 다수개의 단위쎌어레이들과, 컬럼방향으로 배열된 상기 단위쎌어레이들 사이에 배치된 다수개의 센스앰프블럭들과, 로우방향으로 배열된 상기 단위쎌어레이들 사이에 배치된 다수개의 분할워드라인드라이버블럭들을 가지는 반도체 메모리 장치에 있어서, 다수개의 단위쎌어레이들을 포함하는 다수개의 분할된 그룹으로서 컬럼방향으로 배열된 다수개의 뱅크들과, 상기 뱅크들을 선택하고 선택된 뱅크에 속하는 단위쎌어레이의 워드라인을 선택하는 하나의 로우디코더와, 상기 선택된 워드라인에 연결된 단위메모리쎌로부터 독출된 데이타를 데이터입출력패드로 전송하며 상기 데이타입출력패드까지의 거리가 모두 일정한 다수개의 데이타라인들을 구비함을 특징으로 한다.
상기와 같은 특징을 갖는 본 발명에 의하면, 칩의 크기를 증가시키지 않고도 고속동작이 가능한 멀티뱅크구조의 반도체 메모리 장치를 제공할 수 있다. 또한 데이타라인간의 스큐편차를 제거할 수 있다.
그러면 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.
본 발명에 따른 멀티뱅크구조의 반도체 메모리 장치를 보여주는 제3도를 참조하면, 매트릭스 형태로 로우와 컬럼방향으로 배열된 다수개의 단위쎌어레이(UCA)들 사이에, 로우방향으로는 분할워드라인드라이버블럭(SWD)들이 배열되고 컬럼방향으로는 센스앰프블럭(SAB)들이 배열되어 있다. 단위쎌어레이(UCA)들과 분할워드라인드라이버블럭(SWD)들 및 센스앰프(SAB)들의 배치와 이들간의 연결 및 내부의 동작 방식에 관하여는 본 발명의 기술분야에서 이미 잘 알려져 있고, 본 발명은 그러한 것에 초점을 두고 있지 않다. 전술한 제2도의 구조와는 달리, 제3도에서는 뱅크들(B0, B1, B2, B3)이 로우방향으로 배열되어 있다(제2도에서는 컬럼방향으로 분할되어 로우 방향으로 배열되어 있음). 뱅크와 뱅크사이에는 센스앰프블럭(SAB)이 하나 더 추가된다. 그리고, 전체 메모리쎌어레이는 멀티뱅크 구조임에도 불구하고 하나의 로우디코더만을 사용하고 있으며, 이 로우디코더는 기존의 로우디코딩 기능은 물론 래치와 뱅크 정보디코더로서의 기능을 가진 것이다(본 발명에서는 이하 로우컨트롤블럭(RCB)라 칭함). 로우컨트롤블럭(RCB)으로부터는 뱅크정보디코딩라인(DBIL)이 인출되어 단위쎌어레이(UCA)들의 상부를 로우방향으로 신장한다. 뱅크정보디코딩라인(DBIL)에는, 뱅크선택에 필요한 디코딩신호가 전송된다. 로우컨트롤블럭(RCB)에는 로우어드레스라인 및 뱅크정보라인(RAL BIL)이 연결되어 있으며, 뱅크정보라인(BIL)을 통하여 입력된 뱅크선택용 신호등에 따라 전술한 디코딩신호가 뱅크정보디코딩라인(DBIL)으로 전송된다. 로우컨트롤블럭(RCB)에 내장된 래치는 전술한 제2도의 것과 동일한 기능을 가진다. 컬럼디코더(CD)에는 컬럼어드레스라인(CAL)과 뱅크정보라인(BIL)이 함께 연결되어 있다. 제2도와는 달리, 제3도의 데이타라인(DL)은 멀티플렉서(MUX)에 직접 연결된다. 데이타입출력패드(DP)에 이르는 데이타라인(DL)들의 길이가 모두 동일하므로, 제2도와 같은 데이타라인간의 스큐편차가 발생되지 않음을 알 수 있다.
여기서, 본 발명에 따른 데이터라인(DL)은, 제2도의 경우와는 달리, 각뱅크들에 공유되어 있음에 유의하여야 한다. 또한, 한번의 컬럼엑세스 동작에서 보다 많은 데이타를 빠르게 처리하도록 하기 위하여, 하나의 컬럼선택라인(CSL)이 뱅크(B0∼B3)들에 공통으로 사용되어 하나의 뱅크에서 2비트에 해당하는 데이타라인을 구동시키도록 한다. 따라서, 하나의 컬럼선택라인(CSL)이 활성화되었다면, 각 뱅크(B0∼B3)로부터 2비트씩의 데이타가 엑세스됨에 의해 모두 8비트의 데이타가 하나의 멀티플렉서(이 경우에는 8:1멀티플렉서로 동작함)를 통하여 데이타 입출력패드(DP)로 전송된다. 하나의 컬럼선택라인(CSL)에 의해 구동되는 데이타라인의 수(또는 데이타의 비트수)를 더 증가하는 것은 본 발명의 기술분야에서 통상의 지식을 가진 자에게는 용이할 것이다.
로우컨트롤블럭(RCB)이 로우어드레스라인(RAL)과 뱅크정보라인(BIL)으로 부터 로우어드레스와 뱅크선택용 신호들을 입력함에 의해 선택된 뱅크(B0∼B3중의 하나)에서 선택된 워드라인이 구동하게 되면, 그 선택된 워드라인에 연결된 메모리쎌에 저장된 데이타에 의해 해당하는 비트라인상의 전하량이 변하게 된다. 이 변화된 비트라인상의 전하량에 의한 전압은 센스앰프블럭(SAB)에 의해 증폭된다. 메모리쎌로부터의 데이타가 센스앰프블럭에 의해 증폭된 후, 컬럼어드레스라인 및 뱅크정보라인(CAL BIL)을 통하여 컬럼어드레스 및 뱅크선택신호가 각각 컬럼디코더(CD)로 인가되면, 선택된 뱅크에서 예컨대, 8개의 선택된 컬럼선택라인(CSL)이 구동되어 1개의 컬럼선택라인(CSL)에 의해 2비트의 데이타가 데이타라인(DL)으로 전달된다. 하나의 선택된 뱅크에서 8개의 컬럼선택라인(CSL)이 구동되므로, 선택된 하나의 뱅크로부터는 모두 16비트의 데이타가 출력된다. 한번의 컬럼엑세스 동작에 의해 독출된 복수개의 데이타를 칩외부로 출력하는 것은 쉬프트 레지스터등을 이용하여 실현할 수 있으며, 이는 기존의 멀티뱅크구조의 반도체 메모리 장치에서 통상적으로 사용하는 기술이다.
제4도는 본 발명에 따른 반도체 메모리 장치에서 메모리쎌의 데이타를 데이타라인에 전달하는 방식에 관한 몇 가지 실시예들을 보여주는 도면으로서, 선택된 메모리쎌로부터의 데이타가 데이타라인(DL)으로 전달되는 실시예들의 구성이다.
먼저, 제4도(a)를 참조하면, 비트라인쌍(BL/BLB)과 데이타라인쌍(DL/DLB) 사이에는, 컬럼선택라인(CSL)에 제어전극인 게이트가 공통으로 접속된 하나의 컬럼선택트랜지스터쌍(CST1/CST2)과 뱅크정보디코딩라인(DBIL)에 제어전극인 게이트가 접속된 하나의 뱅크선택 트랜지스터쌍(BST1/BST2)이 직렬로 연결된다. 워드라인(WL)이 선택됨에 의해 단위메모리쎌(UMC)에 저장된 1비트의 데이타가 비트라인(BL)으로 전하분배(charge sharing)과정을 통하여 전달되면, 비트라인쌍(BL/BLB)사이에 연결된 센스앰프(SA)를 통하여 증폭된 1비트의 데이타가 컬럼선택트랜지스터(CST1/CST2)와 뱅크선택트랜지스터(BST1/BST2)를 통하여 데이타라인쌍(DL/DLB)으로 전송된다.
한편, 제4도(b)는 제4도(a)에서처럼 뱅크선택트랜지스터쌍(BST1/BST2)이 데이타라인쌍(DL/DLB)에 직접 연결되지 않고, 데이타라인증폭기(40)에 연결된 로컬데이타라인쌍(LDL/LDLB)에 연결된다. 상기 데이타라인증폭기(40)는 로컬데이타라인쌍(LDL/LDLB)과 데이타라인상(DL/DLB)사이에 배치되어, 로컬데이타라인상의 데이타 전위를 증폭시켜 데이타라인(DL/DLB)으로 보내는 역할을 한다.
전술한 바와 같이, 본 발명은, 뱅크들의 사이에서 추가되는 분할워드라인드라이버블럭(SWD)과 로우디코더에 포함되는 뱅크정보디코더만을 부가함으로써 종래 기술에 비해 훨씬 작은 칩크기로 멀티뱅크구조의 반도체 메모리 장치를 제공하는 효과가 있다.
또한, 본 발명은 데이타 라인간의 스큐 편차가 발생되지 않도록 하는 이점이 있다. 그리고, 본 발명은 종래의 기술에 비해 한번의 컬럼 엑세스 동작에서 각 뱅크들로부터 읽혀진 데이타를 처리할 수 있음으로, 고속의 데이타 엑세스 동작을 실현하는 이점이 있다.
본 발명은 전술한 실시예에 한정되지 않으며, 본 발명의 범위내에서 구성 등을 단순하게 변경하거나 부가하는 것에 의해 본 발명을 달리 실시하는 것은 본 발명의 기술분야에서 통상의 지식을 가진 자에게는 용이할 것이다.

Claims (7)

  1. 매트릭스 형태로 배열된 다수개의 단위쎌어레이들과, 컬럼방향으로 배열된 상기 단위쎌어레이들 사이에 배치된 다수개의 센스앰프블럭과, 로우방향으로 배열된 상기 단위쎌어레이들 사이에 배치된 다수개의 분할워드라인 드라이버블럭들을 가지는 반도체 메모리 장치에 있어서, 다수개의 단위쎌어레이들을 포함하는 다수개의 분할된 그룹으로서 컬럼방향으로 배열된 다수개의 뱅크들과, 상기 뱅크들을 선택하고 선택된 뱅크에 속하는 단위쎌어레이의 워드라인을 선택하는 하나의 로우디코더와, 상기 뱅크들중 적어도 둘 이상에 공유되며 상기 데이터 입출력패드까지의 거리가 모두 일정하게 컬럼방향으로 신장하는 다수개의 데이타 라인들을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이타라인이, 상기 뱅크들을 선택하는 신호와 상기 컬럼을 선택하는 신호에 응답하는 스위칭수단을 통하여 상기 단위 메모리쎌에 대응하는 비트라인에 연결됨을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 스위칭수단은, 상기 뱅크선택신호가 인가되는 뱅크정보디코딩라인에 제어전극이 접속되고 상기 데이타라인에 일측이 연결된 뱅크스위칭수단과, 상기 컬럼선택신호가 인가되는 컬럼선택라인에 제어전극이 접속되고 상기 뱅크스위칭수단의 타측과 상기 비트라인사이에 연결된 컬럼스위칭수단을 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 데이타라인은, 상기 뱅크들을 선택하는 신호와 상기 컬럼을 선택하는 신호에 응답하는 스위칭수단을 통하여 상기 단위메모리쎌에 대응하는 비트라인에 연결된 로컬데이타 라인으로부터 증폭기를 통하여 연결됨을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 스위칭수단은, 상기 뱅크선택신호가 인가된 뱅크정보코딩라인에 제어전극이 접속되고 상기 로컬데이타라인에 일측이 연결된 뱅크스위칭수단과, 상기 컬럼선택신호가 인가되는 컬럼선택라인에 제어전극이 접속되고 상기 뱅크스위칭수단의 타측과 상기 비트라인 사이에 연결된 컬럼스위칭수단을 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 반도체 메모리 장치에 있어서, 매트릭스 형태로 배열된 다수개의 단위쎌어레이들과, 컬럼방향으로 배열된 상기 단위쎌어레이들 사이에 배치된 다수개의 센스앰프블럭들과, 로우방향으로 배열된 상기 단위쎌어레이들 사이에 배치된 다수개의 분할워드라인 드라이버블럭과, 다수개의 단위쎌어레이들을 포함하는 다수개의 분할된 그룹으로서 컬럼방향으로 배열된 다수개의 뱅크들과, 상기 뱅크들을 선택하고 선택된 뱅크에 속하는 단위쎌어레이의 워드라인을 선택하는 하나의 로우디코더와, 상기 워드라인에 연결된 메모리쎌에 대응하는 컬럼을 선택하는 하나의 컬럼디코더와, 상기 뱅크들 중 적어도 둘 이상에 공유되며 데이타 입출력패드까지의 거리가 모두 일정하게 컬럼방향으로 신장하는 다수개의 데이타 라인들을 구비하며, 상기 데이타 입출력패드들의 수가 상기 데이타라인들의 수 보다 적어도 적음을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 데이타라인들과 상기 데이타입출력사이에 위치하며 상기 데이타출력패드들의 수와 동일한 수의 멀티플렉서들을 더 구비함을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE36532E (en) * 1995-03-02 2000-01-25 Samsung Electronics Co., Ltd. Synchronous semiconductor memory device having an auto-precharge function
US6119226A (en) * 1998-01-06 2000-09-12 Macronix International Co., Ltd. Memory supporting multiple address protocols
JP2000021169A (ja) 1998-04-28 2000-01-21 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100332469B1 (ko) * 1998-05-29 2002-07-18 박종섭 뱅크 동작제어에 의한 전력절감형 메모리 소자
US7026718B1 (en) 1998-09-25 2006-04-11 Stmicroelectronics, Inc. Stacked multi-component integrated circuit microprocessor
KR100336563B1 (ko) * 1999-12-22 2002-05-11 박종섭 입력 신호 스큐 보상회로
KR100384559B1 (ko) * 2000-06-30 2003-05-22 주식회사 하이닉스반도체 반도체 메모리 소자의 컬럼 디코딩 장치
US6728159B2 (en) * 2001-12-21 2004-04-27 International Business Machines Corporation Flexible multibanking interface for embedded memory applications
US7738307B2 (en) 2005-09-29 2010-06-15 Hynix Semiconductor, Inc. Data transmission device in semiconductor memory device
KR20110100464A (ko) * 2010-03-04 2011-09-14 삼성전자주식회사 반도체 메모리 장치
US9201727B2 (en) 2013-01-15 2015-12-01 International Business Machines Corporation Error protection for a data bus
US9021328B2 (en) * 2013-01-15 2015-04-28 International Business Machines Corporation Shared error protection for register banks
US9041428B2 (en) 2013-01-15 2015-05-26 International Business Machines Corporation Placement of storage cells on an integrated circuit
US9043683B2 (en) 2013-01-23 2015-05-26 International Business Machines Corporation Error protection for integrated circuits

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5951075B2 (ja) * 1980-03-31 1984-12-12 富士通株式会社 半導体記憶装置
JPS60115099A (ja) * 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置
US5226147A (en) * 1987-11-06 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for simple cache system
JPH01146187A (ja) * 1987-12-02 1989-06-08 Mitsubishi Electric Corp キヤッシュメモリ内蔵半導体記憶装置
US5428574A (en) * 1988-12-05 1995-06-27 Motorola, Inc. Static RAM with test features
JPH0646513B2 (ja) * 1989-07-12 1994-06-15 株式会社東芝 半導体記憶装置のデータ読出回路
JP2586187B2 (ja) * 1990-07-16 1997-02-26 日本電気株式会社 半導体記憶装置
US5245572A (en) * 1991-07-30 1993-09-14 Intel Corporation Floating gate nonvolatile memory with reading while writing capability
JP3577112B2 (ja) * 1994-09-08 2004-10-13 株式会社ルネサステクノロジ 同期型半導体記憶装置

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