JP3577112B2 - 同期型半導体記憶装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
この発明は同期型半導体記憶装置に関し、特に、外部クロック信号に同期して外部制御信号およびアドレス信号を含む外部信号を取込む同期型半導体記憶装置に関する。
【０００２】
【従来の技術】
マイクロプロセッサ（ＭＰＵ）は近年ますます高速化されてきている。一方、主記憶として用いられるダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す）は高速化されてきてはいるものの、その動作速度は依然ＭＰＵの動作速度に追随することはできない。このため、ＤＲＡＭのアクセスタイムおよびサイクルタイムがボトルネックとなり、システム全体の性能が低下するということがよく言われる。
【０００３】
システムの性能を向上させるために、ＤＲＡＭとＭＰＵとの間に、高速のスタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと称す）からなるキャッシュメモリと呼ばれる高速メモリを配置する手法がよく用いられる。キャッシュメモリに使用頻度の高いデータを格納しておき、ＭＰＵが必要とするデータがキャッシュメモリ内に記憶されている場合には高速のキャッシュメモリへアクセスする。キャッシュメモリにＭＰＵが要求するデータがないときのみＤＲＡＭへアクセスする。使用頻度の高いデータが高速のキャッシュメモリに格納されているため、ＤＲＡＭへのアクセス頻度が大幅に低減され、これによりＤＲＡＭのアクセスタイムおよびサイクルタイムの影響を排除してシステムの性能を向上させる。
【０００４】
このキャッシュメモリを用いる方法は、ＳＲＡＭがＤＲＡＭに比べて高価であるため、パーソナルコンピュータなどの比較的安価な装置には適していない。したがって、安価なＤＲＡＭを用いてシステムの性能を向上させることが求められている。
【０００５】
これに対する１つの答として、クロック信号に同期して連続した数ビット（たとえば８ビット）に高速アクセスすることが可能な同期型ＤＲＡＭ（シンクロナスＤＲＡＭ；以下、ＳＤＲＡＭと称す）と呼ばれるものが提案されている。以下、従来のＳＤＲＡＭについて詳細に説明する。
【０００６】
〔ＳＤＲＡＭの機能的構成〕
図７は従来のＳＤＲＡＭの主要部の構成を機能的に示すブロック図である。図７においては、×８ビット構成のＳＤＲＡＭの１ビットの入出力データに関連する機能的部分の構成が示される。データ入出力端子ＤＱｉに関連するアレイ部分は、バンク＃１を構成するメモリアレイ１ａとバンク＃２を構成するメモリアレイ１ｂを含む。
【０００７】
バンク＃１のメモリアレイ１ａに対しては、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリアレイ１ａの対応の行を選択する複数のロウデコーダを含むＸデコーダ群２ａと、列アドレス信号Ｙ３〜Ｙｋをデコードしてメモリアレイ１ａの対応の列を選択する列選択信号を発生する複数のコラムデコーダを含むＹデコーダ群４ａと、メモリアレイ１ａの選択された行に接続されるメモリセルのデータを検知し増幅するセンスアンプ群６ａを含む。
【０００８】
Ｘデコーダ群２ａは、メモリアレイ１ａの各ワード線に対応して設けられるロウデコーダを含む。アドレス信号Ｘ０〜Ｘｊに従って対応のロウデコーダが選択状態となり、選択状態とされたロウデコーダに対して設けられたワード線が選択状態となる。
【０００９】
Ｙデコーダ群４ａは、メモリアレイ１ａの列選択線それぞれに対して設けられるコラムデコーダを含む。１本の列選択線は、後に説明するように８対のビット線を選択状態とする。Ｘデコーダ群２ａおよびＹデコーダ群４ａにより、メモリアレイ１ａにおいて８ビットのメモリセルが同時に選択状態とされる。Ｘデコーダ群２ａおよびＹデコーダ群４ａはそれぞれバンク指定信号Ｂ１により活性化されるように示される。
【００１０】
バンク＃１には、さらに、センスアンプ群６ａにより検知増幅されたデータを伝達するとともに書込みデータをメモリアレイ１ａの選択されたメモリセルへ伝達するための内部データ伝達線（グローバルＩＯ線）のバスＧＩＯが設けられる。グローバルＩＯ線バスＧＩＯは同時に選択された８ビットのメモリセルと同時にデータの授受を行なうために８対のグローバルＩＯ線を含む。
【００１１】
データ読出しのために、バンク＃１においてグローバルＩＯ線バスＧＩＯ上のデータをプリアンプ活性化信号φＰＡ１に応答して活性化されて増幅するプリアンプ群８ａと、プリアンプ群８ａで増幅されたデータを格納するためのリード用レジスタ１０ａと、リード用レジスタ１０ａに格納されたデータを順次出力するための出力バッファ１２ａとが設けられる。
【００１２】
プリアンプ群８ａおよびリード用レジスタ１０ａは、８対のグローバルＩＯ線に対応してそれぞれ８ビット幅の構成を備える。リード用レジスタ１０ａは、レジスタ活性化信号φＲｒ１に応答してプリアンプ群８ａの出力するデータをラッチしかつ順次出力する。
【００１３】
出力バッファ１２ａは、出力イネーブル信号φＯＥ１に応答して、リード用レジスタ１０ａから順次出力される８ビットのデータをデータ入出力端子ＤＱｉへ伝達する。図７においては、データ入出力端子ＤＱｉを介してデータ入力およびデータ出力が行なわれるように示される。このデータ入力およびデータ出力は別々の端子を介して行なわれる構成であってもよい。
【００１４】
データの書込みを行なうために、入力バッファ活性化信号φＤＢ１に応答して活性化され、データ入出力端子ＤＱｉに与えられた入力データから内部書込みデータを生成する１ビット幅の入力バッファ１８ａと、レジスタ活性化信号φＲｗ１に応答して活性化され、入力バッファ１８ａから伝達された書込みデータを順次（ラップアドレスに従って）格納するライト用レジスタ１６ａと、書込みバッファ活性化信号φＷＢ１に応答して活性化され、ライト用レジスタ１６ａに格納されたデータを増幅してグローバルＩＯ線対バスＧＩＯへ伝達するライトバッファ群１４ａを含む。
【００１５】
ライトバッファ群１４ａおよびライト用レジスタ１６ａはそれぞれ８ビット幅を有する。
【００１６】
バンク＃２も同様に、メモリアレイ１ｂ、Ｘデコーダ群２ｂ、Ｙデコーダ群４ｂ、センスアンプ活性化信号φＳＡ２に応答して活性化されるセンスアンプ群６ｂ、プリアンプ活性化信号φＰＡ２に応答して活性化されるプリアンプ群８ｂ、レジスタ活性化信号φＲｒ２に応答して活性化されるリード用レジスタ１０ｂ、出力イネーブル信号φＯＥ２に応答して活性化される出力バッファ１２ｂ、バッファ活性化信号φＷＢ２に応答して活性化されるライトバッファ群１４ｂ、レジスタ活性化信号φＲｗ２に応答して活性化されるライト用レジスタ１６ｂ、およびバッファ活性化信号φＤＢ２に応答して活性化される入力バッファ１８ｂを含む。
【００１７】
バンク＃１の構成とバンク＃２の構成は同一である。リード用レジスタ１０ａおよび１０ｂならびにライト用レジスタ１６ａおよび１６ｂを設けることにより１つのデータ入出力端子ＤＱｉに対し高速のクロック信号に同期してデータの入出力を行なうことが可能となる。
【００１８】
バンク＃１および＃２に対する各制御信号については、バンク指定信号Ｂ１およびＢ２に従っていずれか一方のバンクに対する制御信号のみが発生される。
【００１９】
図７に示す機能ブロック２００が各データ入出力端子に対して設けられる。×８ビット構成のＳＤＲＡＭの場合、機能ブロック２００を８個含む。
【００２０】
バンク＃１およびバンク＃２をほぼ同一構成とし、バンク指定信号Ｂ１およびＢ２により一方のみを活性化することにより、バンク＃１および＃２は互いにほぼ完全に独立して動作することが可能となる。
【００２１】
データ読出し用のレジスタ１０ａおよび１０ｂとデータ書込み用のレジスタ１６ａおよび１６ｂと別々に設けるとともにそれぞれバンク＃１および＃２に対して設けることにより、データ読出しおよび書込みの動作モード切換え時およびバンク切換え時においてデータが衝突することがなく、正確なデータの読出しおよび書込みを実行することができる。
【００２２】
バンク＃１および＃２をそれぞれ独立に駆動するための制御系として、第１の制御信号発生回路２０、第２の制御信号発生回路２２およびクロックカウンタ２３が設けられる。
【００２３】
第１の制御信号発生回路２０は、外部から与えられる制御信号、すなわち、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号ｅｘｔ．／ＯＥ、外部書込みイネーブル信号（書込み許可信号）ｅｘｔ．／ＷＥおよびマスク指示信号ＷＭをたとえばシステムクロックである外部クロック信号ＣＬＫに同期して取込み、内部制御信号φｘａ、φｙａ、φＷ、φＯ、φＲ、およびφＣを発生する。
【００２４】
第２の制御信号発生回路２２は、バンク指定信号Ｂ１およびＢ２と、内部制御信号φＷ、φＯ、φＲおよびφＣとクロック信号ＣＬＫに応答してバンク＃１および＃２をそれぞれ独立に駆動するための制御信号、すなわち、センスアンプ活性化信号φＳＡ１、φＳＡ２、プリアンプ活性化信号φＰＡ１、φＰＡ２、ライトバッファ活性化信号φＷＢ１、φＷＢ２、入力バッファ活性化信号φＤＢ１、φＤＢ２、および出力バッファ活性化信号φＯＥ１、φＯＥ２を発生する。
【００２５】
ＳＤＲＡＭはさらに、周辺回路として、内部制御信号φｘａに応答して外部アドレス信号ｅｘｔ．／Ａ０ないしｅｘｔ．／Ａｉを取込み、内部アドレス信号ｘ０〜ｘｊとバンク選択信号Ｂ１およびＢ２を発生するＸアドレスバッファ２４と、内部制御信号φｙａに応答して活性化され、列選択線を指定するための列選択信号Ｙ３〜Ｙｋと、連続アクセス時における最初のビット線対（列）を指定するラップアドレス用ビットＹ０〜Ｙ２と、バンク指定信号Ｂ１およびＢ２を発生するＹアドレスバッファ２６と、ラップアドレスＷＹ０〜ＷＹ７とリード用レジスタ１０ａおよび１０ｂを制御するためのレジスタ駆動用信号φＲｒ１およびφＲｒ２ならびにライト用レジスタ１６ａおよび１６ｂを駆動するための制御信号φＲｗ１およびφＲｗ２を発生するレジスタ制御回路２８を含む。
【００２６】
レジスタ制御回路２８へは、またバンク指定信号Ｂ１およびＢ２が与えられ、選択されたバンクに対してのみレジスタ駆動用信号が発生される。
【００２７】
〔チップレイアウト〕
図８は、従来のＳＤＲＡＭのチップレイアウトを示す図である。図８においては、一例として、２Ｍワード×８ビット構成の１６ＭビットＳＤＲＡＭのチップレイアウトが示される。
【００２８】
ＳＤＲＡＭは、各々が４Ｍビットの記憶容量を有する４つのメモリマットＭＭ１ないしＭＭ４を含む。メモリマットＭＭ１ないしＭＭ４の各々は、それぞれ２５６Ｋビットの記憶容量を有する１６個のメモリアレイＭＡ１〜ＭＡ１６を含む。
【００２９】
メモリマットＭＭ１ないしＭＭ４の一方側にチップ長辺方向に沿ってロウデコーダＲＤ１ないしＲＤ４がそれぞれ配置される。また、メモリマットＭＭ１ないしＭＭ４のチップ中央側に、短辺方向に沿ってコラムデコーダＣＤ１ないしＣＤ４がそれぞれ配置される。コラムデコーダＣＤ（コラムデコーダＣＤ１ないしＣＤ４を総称的に示す場合、符号ＣＤを用いる）の出力には、それぞれ、対応のメモリマットＭＭ（メモリマットＭＭ１ないしＭＭ４を総称的に示す）の各アレイを横切って延びる列選択線ＣＳＬが配置される。１本の列選択線ＣＳＬは、８対のビット線を同時に選択状態とする。
【００３０】
内部データを伝達するためのグローバルＩＯ線対ＧＩＯがまた、メモリマットＭＭ４の長辺方向に沿って各アレイを横切るように配置される。
【００３１】
メモリマットＭＭ１ないしＭＭ４のそれぞれに対して、チップ中央側に、選択されたメモリセルから読出されたデータの増幅を行なうためのプリアンプＰＡと選択されたメモリセルへの書込みデータを伝達するためのライトバッファＷＢとからなる入出力回路ＰＷ１ないしＰＷ４が配置される。
【００３２】
チップ中央部には、アドレス信号を発生するための回路および制御信号を発生するための回路などを含む周辺回路ＰＨが配置される。
【００３３】
図８に示すＳＤＲＡＭは、図７に示すように、互いに独立にプリチャージ動作および活性化動作（ワード線選択およびセンス動作ならびに列選択動作）を行なうことのできる２つのバンク＃１および＃２を備える。バンク＃１は、メモリマットＭＭ１およびＭＭ２を含み、バンク＃２はメモリマットＭＭ３およびＭＭ４を含む。このバンクの数は、変更可能である。
【００３４】
メモリマットＭＭ１ないしＭＭ４の各々は、２つのアレイブロック（記憶容量２Ｍビット）を備える。１つのアレイブロックはメモリアレイＭＡ１ないしＭＡ８から構成され、他方のアレイブロックはメモリアレイＭＡ９ないしＭＡ１６から構成される。１つのアレイブロックにおいて最大１つのメモリアレイが選択される。
【００３５】
同時に活性化されるメモリアレイの数は４個であり、図８においては、メモリマットＭＭ３のメモリアレイＭＡ８およびＭＡ１６と、メモリマットＭＭ４のメモリアレイＭＡ８およびＭＡ１６が活性化された状態が示される。すなわち、選択されたバンクにおいて、各メモリマットの各アレイブロックから１つのメモリアレイが選択される。
【００３６】
同時に選択される列選択線ＣＳＬの数は８本である。１本の列選択線ＣＳＬは８対のビット線を選択する。したがって、同時に８×８＝６４ビットのメモリセルが選択される。
【００３７】
入出力回路ＰＷは、対応のメモリマットＭＭの各メモリアレイに対し共通に利用される。１つの入出力回路ＰＷに含まれるプリアンプＰＡおよびライトバッファＷＢの数は、それぞれ３２個であり、ＳＤＲＡＭ全体ではそれぞれ１２８個（＝３２×４）である。
【００３８】
チップ中央部に集中的に配置されるプリアンプＰＡおよびライトバッファＷＢ（入出力回路ＰＷ）は、周辺回路ＰＨに含まれる制御回路により駆動される。これにより、プリアンプＰＡおよびライトバッファＷＢの動作を制御するための信号線が短くなり、したがって信号線の負荷が小さくなり、高速動作を実現することができる。
【００３９】
また、周辺回路ＰＨをチップ中央部に集中的に配置することにより、データの入出力はこのチップ中央部を介して行なわれることとなり、パッケージ実装時におけるピン配置としては、データ入出力端子がパッケージ中央部に配置されることになる。したがって、周辺回路ＰＨとデータ入出力端子との距離が短くなり、高速でデータの入出力を行なうことができる。
【００４０】
図９は、図８に示すＳＤＲＡＭのＩＯ線の配置を具体的に示す図である。図９において、２つの２ＭビットメモリアレイＭＳＡ１およびＭＳＡ２が示される。２ＭビットメモリアレイＭＳＡ２は、チップ中央部から遠い位置に配置される２Ｍビットアレイブロックであり、２ＭビットメモリアレイＭＳＡ１は、チップ中央部に近い２Ｍビットアレイブロックを示す。
【００４１】
２ＭビットメモリアレイＭＳＡ１およびＭＳＡ２は、ともに、８行８列に配置された６４個の３２ＫビットメモリアレイＭＫを含む。２ＭビットメモリアレイＭＳＡ（メモリアレイＭＳＡ１およびＭＳＡ２を総称的に示す）は、ワード線ＷＬの延びる方向に沿って４つのアレイブロックＡＧ１、ＡＧ２、ＡＧ３およびＡＧ４に分割される。ワード線ＷＬの方向に沿って隣接する３２ＫビットメモリアレイＭＫの間にはワード線シャント領域ＷＳが設けられる。通常、ＤＲＡＭにおいては、ワード線の抵抗を下げるためにポリシリコンで構成されるワード線ＷＬと平行にアルミニウムなどの低抵抗の金属配線を配置し、このポリシリコンワード線と低抵抗金属配線とを所定の間隔で電気的に接続する。このポリシリコンワード線と低抵抗金属配線とを接続するための領域をワード線シャント領域と称す。このワード線シャント領域においては、ビット線ＢＬの下層に存在するポリシリコンワード線とビット線の上層に存在する低抵抗金属配線層とを接続する必要があるため、この領域においてはビット線すなわちメモリセルが存在しない。
【００４２】
１つのワード線シャント領域ＷＳにおいて、チップ中央部に近い２ＭビットメモリアレイＭＳＡ１においては４つのグローバルＩＯ線対が配置される。この４対のグローバルＩＯ線のうち２対のグローバルＩＯ線はさらにチップ中央部より遠い２Ｍビットメモリアレイ領域ＭＳＡ２にまで延びる。すなわち、チップ中央部よりも遠い２Ｍビットメモリアレイ領域ＭＳＡ２におけるワード線シャント領域においては、２つのグローバルＩＯ線対ＧＩＯが配設される。２つのグローバルＩＯ線対が１つの２ＭビットメモリアレイＭＳＡにより利用される。
【００４３】
グローバルＩＯ線対ＩＧＯと選択されたメモリアレイとを接続するためにローカルＩＯ線対ＬＩＯが設けられる。アレイグループＡＧ１、ＡＧ２、ＡＧ３およびＡＧ４それぞれにおいて各アレイブロックＭＫに対しローカルＩＯ線対ＬＩＯが設けられる。
【００４４】
１つの３２ＫビットメモリアレイＭＫに対して、一方側に配設される２つのローカルＩＯ線対ＬＩＯと他方側に配接される２つのローカルＩＯ線対ＬＩＯと合計４対のローカルＩＯ線対が配置される。ローカルＩＯ線対ＬＩＯは、ワード線ＷＬの延びる方向に沿って隣接する同一のアレイグループ内の３２ＫビットメモリアレイＭＫにより共有されるとともに、ビット線ＢＬの延在する方向に沿って隣接する３２ＫビットメモリアレイＭＫによっても共有される。
【００４５】
メモリアレイＭＫは、後にその構成を説明するように、交互配置型シェアードセンスアンプ構成を備える。ビット線ＢＬの延在する方向において隣接する２つの３２ＫビットメモリアレイＭＫの間の領域にセンスアンプが配置される。グローバルＩＯ線対ＧＩＯとローカルＩＯ線対ＬＩＯとを接続するためにブロック選択スイッチＢＳが配置される。ブロック選択スイッチＢＳはワード線シャント領域ＷＳとセンスアンプ列との交点に配置される。
【００４６】
コラムデコーダからの列選択信号を伝達する列選択線ＣＳＬは、アレイグループＡＧ１〜ＡＧ４各々において１本が選択状態とされる。１本の列選択線ＣＳＬはチップ中央部から遠い２ＭビットメモリアレイＭＳＡ２において４つのビット線対ＢＬＰを選択して対応のローカルＩＯ線対ＬＩＯへ接続しかつチップ中央部に近い２ＭビットメモリアレイＭＳＡ１において４つのビット線対ＢＬＰを選択して対応のローカルＩＯ線対ＬＩＯへ接続する。
【００４７】
すなわち、１本の列選択線ＣＳＬにより８つのビット線対ＢＬＰが選択状態とされ、ローカルＩＯ線対ＬＩＯを介して８個のグローバルＩＯ線対ＧＩＯに接続される。２つのメモリマットが選択され、かつ１つのメモリマットＭＭにおいて８×４＝３２個のビット線対ＢＬＰが選択されるため、合計６４個のビット線対ＢＬＰが選択されることになり、全体で合計６４ビットのメモリセルに同時にアクセスすることが可能である。
【００４８】
〔メモリセルの配置〕
図１０は、１つの３２Ｋビットメモリアレイに関連する部分の構成を示す図である。図１０において、３２ＫビットメモリアレイＭＫ２は、ロウデコーダからの行選択信号が伝達されるワード線ＷＬと、このワード線ＷＬと交差する方向に配置されるビット線対ＢＬＰと、ワード線ＷＬとビット線対ＢＬＰとの交差部に対応して配置されるダイナミック型メモリセルＭＣを含む。
【００４９】
メモリセルＭＣは、アクセス用のトランジスタと、情報記憶用のキャパシタとを含む。ビット線対ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬおよび／ＢＬを含む。図１０においては、ビット線ＢＬとワード線ＷＬとの交差部に対応してメモリセルＭＣが配置されている状態が示される。
【００５０】
メモリアレイＭＫの両側に、アレイ選択ゲートＳＡＧ１およびＳＡＧ２が配置される。アレイ選択ゲートＳＡＧ１とアレイ選択ゲートＳＡＧ２とはビット線対ＢＬＰに対して交互に配置される。アレイ選択ゲートＳＡＧ１は、アレイ選択信号φＡ１に応答して導通状態となり、アレイ選択ゲートＳＡＧ２はアレイ選択信号φＡ２に応答して導通状態となる。
【００５１】
ビット線対ＢＬＰはそれぞれアレイ選択ゲートＳＡＧ１およびＳＡＧ２を介してセンスアンプＳＡ１およびＳＡ２に接続される。すなわち、センスアンプＳＡ１は、メモリアレイＭＫ２の一方側にワード線ＷＬと平行に配置され、センスアンプＳＡ２は、メモリアレイＭＫ２の他方側にワード線ＷＬと平行に配置される。センスアンプＳＡ１およびＳＡ２は、メモリアレイＭＫ２のビット線対ＢＬＰに対して交互に両側に配置される。センスアンプＳＡ１は、メモリアレイＭＫ１とメモリアレイＭＫ２とで共有される。センスアンプＳＡ２は、メモリアレイＭＫ２とメモリアレイＭＫ３とで共有される。
【００５２】
センスアンプＳＡ１の列と平行に、ローカルＩＯ線対ＬＩＯ１およびＬＩＯ２が配置される。センスアンプＳＡ２の列と平行に、ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４が配置される。図１０においては、２つのローカルＩＯ線対がセンスアンプＳＡの一方側に設けられている配置が示される。ローカルＩＯ線対は、センスアンプＳＡの両側に配置されてもよい。
【００５３】
センスアンプＳＡ１に対し、このセンスアンプＳＡ１により検知増幅されたデータをローカルＩＯ線対ＬＩＯ１およびＬＩＯ２へ伝達するための列選択ゲートＣＳＧ１が設けられる。同様に、センスアンプＳＡ２に対しては、センスアンプＳＡ２により検知増幅されたデータをローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ伝達するための列選択ゲートＣＳＧ２が設けられる。
【００５４】
コラムデコーダからの信号を受ける列選択線ＣＳＬは２つの列選択ゲートＣＳＧ１と２つの列選択ゲートＣＳＧ２を同時に導通状態とする。これにより４つのビット線対ＢＬＰがローカルＩＯ線対ＬＩＯ１、ＬＩＯ２、ＬＩＯ３およびＬＩＯ４へ同時に接続される。センスアンプＳＡ１で検知増幅されたデータはローカルＩＯ線対ＬＩＯ１およびＬＩＯ２へ伝達される。センスアンプＳＡ２により検知増幅されたデータはローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ伝達される。
【００５５】
ローカルＩＯ線対ＬＩＯとグローバルＩＯ線対ＧＩＯとの間に、ブロック選択信号φＢに応答して導通するブロック選択スイッチＢＳが設けられる。図１０においては、ローカルＩＯ線対ＬＩＯ１をグローバルＩＯ線対ＧＩＯ１へ接続するためのブロック選択スイッチＢＳ１と、ローカルＩＯ線対ＬＩＯ２をグローバルＩＯ線対ＧＩＯ２へ接続するブロック選択スイッチＢＳ２とが示される。
【００５６】
ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４は図９に示すように、隣接する２つのグローバルＩＯ線対ＧＩＯへそれぞれブロック選択スイッチＢＳを介して接続される（図１０には示さず）。
【００５７】
次に動作について簡単に説明する。選択されたワード線ＷＬがメモリアレイＭＫ２に含まれる場合、アレイ選択信号φＡ１およびφＡ２が活性状態となり、メモリアレイＭＫ２に含まれるビット線対ＢＬＰがセンスアンプＳＡ１およびＳＡ２へ接続される。メモリアレイＭＫ１およびＭＫ３に対して設けられたアレイ選択ゲートＳＡＧ０およびＳＡＧ３は非導通状態となる。メモリアレイＭＫ１およびＭＫ３はプリチャージ状態を維持する。
【００５８】
メモリアレイＭＫ２においては、各ビット線対ＢＬＰにおいてメモリセルデータが現れた後、センスアンプＳＡ１およびＳＡ２が活性化され、このメモリセルデータを検知し増幅する。
【００５９】
次いで、列選択線ＣＳＬ上の信号が活性状態の“Ｈ”に立上がると、列選択ゲートＣＳＧ１およびＣＳＧ２が導通し、センスアンプＳＡ１およびＳＡ２で検知増幅されたデータがローカルＩＯ線対ＬＩＯ１ないしＬＩＯ４へ伝達される。
【００６０】
続いてまたは同時にブロック選択信号φＢが活性状態の“Ｈ”となり、ローカルＩＯ線対ＬＩＯ１ないしＬＩＯ４がグローバルＩＯ線対ＧＩＯ１ないしＧＩＯ４へ接続される。データ読出し時においては、このグローバルＩＯ線対のデータがプリアンプＰＡを介して増幅されて読出し用レジスタに格納された後に順次出力される。データ書込み時においては、ライトバッファＷＢから与えられた書込みデータがグローバルＩＯ線対ＧＩＯ、およびローカルＩＯ線対ＬＩＯを介して選択ビット線対ＢＬＰへ伝達され、メモリセルへのデータの書込みが実行される。
【００６１】
ブロック選択信号φＢは、選択ワード線ＷＬが属するメモリアレイＭＫ２に対してのみ活性状態となる。アレイ選択信号φＡ１およびφＡ２も同様である。ブロック選択信号φＢならびにアレイ選択信号φＡ１およびφＡ２は、行アドレス信号の所定数のビット（たとえば４ビット）を用いて生成することができる。
【００６２】
〔動作モードの指定〕
ＳＤＲＡＭの動作モードは、クロック信号ＣＬＫの立上がりエッジでの外部制御信号の状態により決定される。外部制御信号は、パルスの形態で動作モードを指定するサイクルにおいてのみ与えられる。すべての制御信号、アドレス信号および書込データはすべてクロック信号ＣＬＫの立上がりエッジで内部に取込まれる。クロック信号ＣＬＫの立上がりエッジにおける外部制御信号の状態の組合わせに従って装置内部で指定された動作モードの判別が行なわれ、該判別結果に従って指定された動作モードに対応する動作制御が実行される。次に、外部制御信号と動作モードとの対応関係について説明する。
【００６３】
（ａ） ／ＲＡＳ＝“Ｌ”かつ／ＣＡＳ＝／ＷＥ＝“Ｈ”
この状態はアクティブコマンドと称し、行アドレスの取込みが指定されかつアレイの活性化が指定される。すなわち、行アドレスを取込みかつ合わせてバンクアドレスも取込み、選択されたバンクにおいて行選択に関連する動作が実行される。
【００６４】
（ｂ） ／ＣＡＳ＝“Ｌ”かつ／ＲＡＳ＝／ＷＥ＝“Ｈ”
この状態はリードコマンドと称し、列アドレスの取込みが指定されかつデータ読出し動作モードが指定される。この動作モードにおいては、またバンクアドレスも列アドレスの取込みとともに取込まれ、選択されたバンクに対応する読出しデータレジスタが選択され、選択されたメモリセルの読出しデータレジスタへのデータ転送動作が選択されたバンクにおいて実行される。
【００６５】
（ｃ） ／ＣＡＳ＝／ＷＥ＝“Ｌ”かつ／ＲＡＳ＝“Ｈ”
この外部制御信号の状態の組合わせは、ライトコマンドと称し、列アドレスの取込みおよびデータ書込み動作を指定する。この動作モードにおいては、選択されたバンクにおいて書込みレジスタの活性化が行なわれ、与えられたデータの書込みレジスタおよび選択メモリセルへの書込みが行なわれる。
【００６６】
（ｄ） ／ＲＡＳ＝／ＷＥ＝“Ｌ”かつ／ＣＡＳ＝“Ｈ”
この外部制御信号の状態の組合わせは、プリチャージコマンドと称し、アレイがプリチャージ状態とされる。
【００６７】
この他にもオートリフレッシュコマンドなど種々のコマンドがあるが、説明は省略される。
【００６８】
〔具体的動作シーケンス〕
〔データ読出し〕
図１１は、ＳＤＲＡＭの通常のデータ読出し時（Ｒａｍｄｏｍ Ｒｅａｄ Ｃｙｃｌｅ ）における外部信号の状態を示すタイミングチャート図である。以下、図１１を参照して、このデータ読出し動作について簡単に説明する。
【００６９】
サイクル１において、クロック信号ＣＬＫの立上がりエッジにおいて、信号／ＲＡＳが“Ｌ”、信号／ＣＡＳおよび／ＷＥがともに“Ｈ”に設定され、“アクティブコマンド”が与えられる。このとき、行アドレス信号ビットＡｄｄ．が行アドレス信号Ｘａとして取込まれ内部アドレスが生成される。このときまた同時に、バンクアドレス信号ＢＡも取込まれ、バンク指定信号Ｂ１またはＢ２が発生される。以下の説明において、バンクアドレス信号ＢＡが“０”のときに、バンク＃１が指定され、バンクアドレス信号ＢＡが“１”のとき、バンク＃２が指定されるものとする。
【００７０】
バンク＃１において、行デコーダ動作およびアレイの活性化が実行される。
クロックサイクル４において、クロック信号ＣＬＫの立上がりエッジで信号／ＲＡＳおよび／ＷＥが“Ｈ”に設定され、信号／ＣＳが“Ｌ”に設定され、“リードコマンド”が与えられる。データ読出しが指定されるとともに、このサイクル３のクロック信号ＣＬＫの立上がりエッジでアドレス信号ビットＡｄｄ．が列アドレス信号Ｙｂとして取込まれる。このときまたバンクアドレスＢＡが与えられる。バンクアドレスＢＡはバンク＃１を示す“０”である。内部では、バンク＃１に対し、行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従って行および列の選択動作が実行され、選択されたメモリセルのデータが読出しデータレジスタ（リード用レジスタ）へ格納される。サイクル７においてデータが読出される。
【００７１】
サイクル７からサイクル１４にわたって、読出し用レジスタに格納された８個のデータが順次クロック信号ＣＬＫの立上がりエッジに同期して読出される。連続８ビットのデータをｂ０〜ｂ７として示す。なお、データ入出力端子はＤＱ０〜ＤＱ７と８ビットあり、１つのデータｂはバイトデータである。
【００７２】
データ読出しと平行して、サイクル７においてクロック信号ＣＬＫの立上がりエッジで信号／ＲＡＳおよび／ＷＥを“Ｌ”に設定し、信号／ＣＡＳを“Ｈ”に設定する。このとき、合わせてバンクアドレス信号ＢＡが“０”に設定される。これによりバンク＃１のプリチャージが指定され、バンク＃１のアレイのプリチャージが実行される。
【００７３】
プリチャージ状態に入ったバンク＃１は、所定のＲＡＳプリチャージ期間（２〜３クロックサイクル）が経過した後再び活性化することができる。
【００７４】
サイクル１１において、クロック信号ＣＬＫの立上がりエッジで、信号／ＲＡＳが“Ｌ”、信号／ＣＡＳおよび／ＷＥがともに“Ｈ”となる。バンクアドレス信号ＢＡは、また“０”である。バンク＃１が再び活性化され、そのときに与えられていた行アドレス信号Ｘｃに従って行選択動作が開始される。
【００７５】
サイクル１４におけるクロック信号ＣＬＫの立上がりエッジで信号／ＣＡＳが“Ｌ”、信号／ＲＡＳおよび／ＷＥがともに“Ｈ”に設定される。列アドレス信号Ｙｄの取込みおよびバンクアドレス信号ＢＡの取込みが行なわれるとともにデータ読出し動作が指定される。
【００７６】
バンク＃１において、行アドレスＸｃおよび列アドレスＹｄに従って行および列選択動作が実行され、選択されたメモリセルのデータが再び読出しデータレジスタへ転送される。データの装置外部への出力は、信号／ＲＡＳが“Ｌ”に入ったメモリサイクルの開始から６クロックをカウントした後に実行される。
【００７７】
サイクル１７から、クロック信号ＣＬＫの立上がりエッジで、アドレスＸｃおよびＹｄにより選択された８個のデータｄ０〜ｄ７が順次クロック信号ＣＬＫの立上がりに応答して読出される。サイクル１７において同時に、信号／ＲＡＳおよび／ＷＥを“０”とし、バンクアドレス信号ＢＡを“０”とする。これによりバンク＃１は再びプリチャージ状態に入る。
【００７８】
また、図１２は、２つのバンク＃１および＃２から交互に連続的にデータを読出すとき（Ｄｕａｌ Ｂａｎｋ Ｉｎｔｅｒｌｅａｖｅｄ Ｒｅａｄ Ｃｙｃｌｅ）の外部信号の状態を示すタイミングチャート図である。サイクル０からサイクル８までは図１１で示した読出動作と同じである。
【００７９】
次に、サイクル９において、信号／ＲＡＳを“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”とし、バンクアドレス信号ＢＡを“１”とする。このアクティブコマンドに応じて、バンク＃２が選択され、そのときに与えられていたアドレス信号ビットＡｄｄ．が行アドレスＸｃとして取込まれる。その後バンク＃２において行アドレスＸｃに従った行選択動作が実行される。
【００８０】
サイクル１２におけるクロック信号ＣＬＫの立上がりエッジで、信号／ＲＡＳおよび／ＷＥを“Ｈ”に設定しかつ信号／ＣＡＳを“Ｌ”に設定する。これによりバンク＃２に対するリードコマンドが与えられ、データ読出し動作が指定される。このときまた同時に、列アドレスＹｄがバンクアドレス信号ＢＡとともに取込まれる。
【００８１】
バンク＃１からデータｂ７が読出された後、次のクロックサイクル１５のクロック信号ＣＬＫの立上がりエッジでバンク＃２からのデータｄ０が読出される。このとき、また、信号／ＲＡＳが“Ｌ”、信号／ＷＥが“Ｌ”および信号／ＣＡＳが“Ｈ”に設定され、バンクアドレス信号ＢＡが“１”であり、バンク＃２のプリチャージが指定される。データ読出し用データレジスタからは続いてバンク＃２から読出されるデータが出力される。このときバンク＃２においてプリチャージが実行される。
【００８２】
サイクル１７において、再び信号／ＲＡＳを“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”に設定し、バンクアドレス信号ＢＡを“０”と設定することによりバンク＃１が再び活性化される。
【００８３】
サイクル２０において、バンク＃１に対する列アドレスＹｆの取込みが行なわれる。
〔データ書込み〕
図１３は、ＳＤＲＡＭのデータ書込み時（Ｒａｎｄｏｍ Ｗｒｉｔｅ Ｃｙｃｌｅ）における外部信号の状態を示すタイミングチャート図である。書込み動作を指定するライトコマンドはクロック信号ＣＬＫの立上がりエッジで、信号／ＲＡＳを“Ｈ”、信号／ＣＡＳおよび／ＷＥをともに“Ｌ”と設定することにより得られる。図１３に示す動作シーケンスにおいて、まずバンク＃１に対するデータ書込み動作が指定される。
【００８４】
このライトコマンドを与えたとき、信号／ＣＡＳおよび／ＷＥの“Ｌ”への設定と同時に書込みレジスタへのデータの書込みすなわち内部データの取込みが実行される。すなわち、データ書込み時においては、入力バッファへのデータの取込みを書込み指示と同時に実行する。このとき、まだ書込みレジスタの状態は完全にリセットされていなくてもよい。次のクロックサイクルまでにレジスタの状態が確定し、データｂ０の書込みが行なえればよい。
【００８５】
この図１３に示すデータ書込み時の動作シーケンスは、上述の点を除いて図１１に示すデータ読出し動作と同様であり、その詳細説明は示さない。バンクアドレス信号ＢＡに従ってバンクが選択され、選択されたバンクに対するデータの書込み（ライト用レジスタを介してのメモリセルへの書込み）が実行される。
【００８６】
上述のように、ＳＤＲＡＭはクロック信号ＣＬＫの立上がりエッジで信号／ＲＡＳ、信号／ＣＡＳ、アドレス、データなどを取込んで動作するので、信号／ＲＡＳ、信号／ＣＡＳなどに同期してアドレスやデータなどを取込み動作していた従来のＤＲＡＭに比べ、アドレスなどのスキュー（タイミングのずれ）によるデータ入出力のマージンを確保せずに済み、サイクルタイムを高速化できるという利点を有する。また、システムによっては、連続した数ビットにアクセスする頻度が高い場合があり、この連続アクセスタイムを高速にすることによって、平均アクセスタイムをＳＲＡＭに匹敵させることができる。
【００８７】
また、従来のＤＲＡＭでは、アクセスを行なう前に必ずプリチャージを行なわなければならないが、これがサイクルタイムをアクセスタイムのほぼ２倍にしている原因である。これに対し、ＳＤＲＡＭでは、バンク＃１でアクセスしている間にバンク＃２をプリチャージしておけば、バンク＃１でのアクセスが終了すればすぐにバンク＃２でアクセスすることができる。すなわち、バンク＃１および＃２に対して、交互にアクセス／プリチャージを行なうことにより、プリチャージによるロスタイムを削除することができる。これは、従来、ＤＲＡＭの外部で行なっていたインタリーブという方法をＤＲＡＭの内部に取込んだということができる。
【００８８】
【発明が解決しようとする課題】
しかし、従来のＳＤＲＡＭでは、図８で示したように、単純に一方側の２つのメモリマットＭＭ１およびＭＭ２をバンク＃１とし、他方側の２つのメモリマットＭＭ３およびＭＭ４をバンク＃２としていたので、２つのバンク＃１および＃２にそれぞれにグローバルＩＯ線バスＧＩＯ、プリアンプ群８ａ，８ｂ、ライトバッファ群１４ａ，１４ｂなどが必要になり、チップ面積の増大を招いていた。また、内部のバンク数が増加するに従ってチップ面積が増大する。
【００８９】
それゆえに、この発明の主たる目的は、複数のバンクに分割することによって生じるチップ面積の増大を抑制することができる同期型半導体記憶装置を提供することである。
【００９０】
【課題を解決するための手段】
この発明の第１の同期型半導体記憶装置は、外部クロック信号に同期して外部制御信号およびアドレス信号を含む外部信号を取込む同期型半導体記憶装置において、各々が、複数のメモリセルを有するメモリセルアレイと、このメモリセルアレイからいずれかのメモリセルを選択するメモリセル選択回路とを有し、独立に動作可能な複数のメモリバンク、複数のメモリバンクに共通に設けられ、前記メモリセル選択回路によって選択されたメモリセルのデータを伝達するデータ伝達線、複数のメモリバンクに共通に設けられ、データ線上のデータを増幅するプリアンプ、それぞれ複数のメモリバンクに対応して設けられ、各々が、対応のメモリバンクから読出されてプリアンプによって増幅されたデータを保持および出力する複数のリード用レジスタ、複数のメモリバンクに共通に設けられ、複数のリード用レジスタのうちの選択されたリード用レジスタの出力データを受け取る出力バッファ、およびバンクアドレス信号が含まれるアドレス信号に従って、複数のリード用レジスタのうちのいずれかのリード用レジスタを選択し、選択したリード用レジスタをプリアンプおよび出力バッファに接続させる制御回路を備えることを特徴としている。
【００９１】
また、この発明の第２の同期型半導体記憶装置は、外部クロック信号に同期して外部制御信号およびアドレス信号を含む外部信号を取込む同期型半導体記憶装置において、各々が、複数のメモリセルを有するメモリセルアレイと、このメモリセルアレイからいずれかのメモリセルを選択するメモリセル選択回路とを有し、独立に動作可能な複数のメモリバンク、複数のメモリバンクに共通に設けられ、メモリセル選択回路によって選択されたメモリセルへデータを伝達するデータ伝達線、複数のメモリバンクに共通に設けられ、書込データを取込む入力バッファ、それぞれ複数のメモリバンクに対応して設けられ、各々が、入力バッファを介して与えられた対応のメモリバンク用の書込データを保持および出力する複数のライト用レジスタ、複数のメモリバンクに共通に設けられ、複数のライト用レジスタのうちの選択されたライト用レジスタの出力データをデータ伝達線に与えるライトバッファ、およびバンクアドレス信号が含まれるアドレス信号に従って、複数のライト用レジスタのうちのいずれかのライト用レジスタを選択し、選択したライト用レジスタを入力バッファおよびライトバッファに接続させる制御回路を備えることを特徴としている。
【００９３】
また、この発明の第３の同期型半導体記憶装置は、外部クロック信号に同期して外部制御信号およびアドレス信号を含む外部信号を取込む同期型半導体記憶装置であって、各々が、行列状に配列された複数のメモリセルを有するメモリアレイを複数と、アドレス信号に従って複数のメモリアレイに属する複数のメモリセルのうちのいずれかのメモリセルを選択するメモリセル選択回路とを含み、独立に動作可能な第１および第２のメモリバンクを備え、第１のメモリバンクに含まれる複数のメモリアレイのうちの１つである第１のメモリアレイと、第２のメモリバンクに含まれる複数のメモリアレイのうちの１つである第２のメモリアレイとは、所定の方向に隣接して配置され、さらに、第１および第２のメモリアレイに共通に、第１および第２のメモリアレイ上を所定の方向に沿って縦断して配設され、メモリセル選択回路によって選択されたメモリセルのデータを伝達するデータ伝達線、およびデータ伝達線によって伝達されたデータを増幅するプリアンプを備えることを特徴としている。
【００９４】
【作用】
この発明の第１の同期型半導体記憶装置にあっては、独立に動作可能な複数のメモリバンクに対して共通にデータ伝達線、プリアンプおよび出力バッファを設け、それぞれ複数のメモリバンクに対応して複数のリード用レジスタを設け、アドレス信号に従って、複数のリード用レジスタのうちのいずれかのリード用レジスタを選択し、選択したリード用レジスタをプリアンプおよび出力バッファに接続させる。したがって、メモリバンクそれぞれに対してデータ伝達線、プリアンプ、リード用レジスタおよび出力バッファを設けていた従来に比べ、メモリバンク数の増加によるチップ面積の増大を抑制することができる。また、複数のリード用レジスタのうちの選択したリード用レジスタをプリアンプおよび出力バッファに接続させるので、複数のメモリバンクのデータを連続的に読出すことができる。
【００９５】
また、この発明の第２の同期型半導体記憶装置にあっては、独立に動作可能な複数のメモリバンクに対して共通にデータ伝達線、入力バッファおよびライトバッファを設け、それぞれ複数のメモリバンクに対応して複数のライト用レジスタを設け、アドレス信号に従って、複数のライト用レジスタのうちのいずれかのライト用レジスタを選択し、選択したライト用レジスタを入力バッファおよびライトバッファに接続させる。したがって、メモリバンクそれぞれに対してデータ伝達線、入力バッファ、リード用レジスタおよびライトバッファを設けていた従来に比べ、メモリバンク数の増加によるチップ面積の増大を抑制することができる。また、複数のライト用レジスタのうちの選択したライト用レジスタを入力バッファおよびライトバッファに接続させるので、複数のメモリバンクのデータを連続的に読出すことができる。
【００９７】
また、この発明の第３の同期型半導体記憶装置にあっては、独立に動作可能な第１および第２のメモリバンクを設け、第１のメモリバンクに含まれる第１のメモリアレイと第２のメモリバンクに含まれる第２のメモリアレイとを所定の方向に隣接して配置し、第１および第２のメモリアレイに共通に、第１および第２のメモリアレイ上を所定の方向に縦断するデータ伝達線およびデータ伝達線のデータを増幅するプリアンプを設ける。したがって、メモリバンク数の増大によるチップ面積の増大を抑制することができる。
【００９８】
【実施例】
図１はこの発明の一実施例によるＳＤＲＡＭの構成を示すブロック図である。
【００９９】
図１を参照して、このＳＤＲＡＭは図７のＳＤＲＡＭと異なる点は、グローバルＩＯ線バスＧＩＯ、プリアンプ群９、ライトバッファ群１５、入力バッファ１７および出力バッファ１１が２つのバンク＃１，＃２に対して共通に設けられている点である。
【０１００】
リード用レジスタ１０ａ，１０ｂおよびライト用レジスタ１６ａ，１６ｂは従来と同様に各バンク＃１，＃２に対応して設けられる。また、図２に示すように、プリアンプ９ａの出力を２つのリード用レジスタ１０ａ，１０ｂに振分けるためのＭＯＳトランジスタＴｒ１，Ｔｒ２と、２つのリード用レジスタ１０ａ，１０ｂの出力を出力バッファ１１に選択的に通過させるためのＭＯＳトランジスタＴｒ３，Ｔｒ４とが設けられる。ＭＯＳトランジスタＴｒ１〜Ｔｒ４は、それぞれ信号φＰＡ１，φＰＡ２，φＲｒ１，φＲｒ２によって制御される。さらに、入力バッファ１７の出力を２つのライト用レジスタ１６ａ，１６ｂに振分けるためのＭＯＳトランジスタＴｒ５，Ｔｒ６と、２つのライト用レジスタ１６ａ，１６ｂの出力をライトバックアップ１５ａに選択的に通過させるためのＭＯＳトランジスタＴｒ７，Ｔｒ８とが設けられる。ＭＯＳトランジスタＴｒ５〜Ｔｒ８は、それぞれ信号φＲｗ１，φＲｗ２，φＷＢ１，φＷＢ２によって制御される。
【０１０１】
リード用レジスタおよびライト用レジスタをバンクごとに設けるのは、図１２で示したインタリーブサイクルにおいて連続して読み書きできるようにするためである。すなわち、一方のバンクから連続してデータを読出している間に他方のバンクからデータを先読みできるようにするためである。
【０１０２】
図３は、図１に示したＳＤＲＡＭのチップレイアウトを示す図である。図３を参照して、このＳＤＲＡＭでは各メモリマットＭＭ１〜ＭＭ４の一方の２ＭビットメモリアレイＭＳＡ１（すなわち２５６ＫビットメモリアレイＭＡ１〜ＭＡ８）がバンク＃１を構成し、各メモリマットＭＭ１〜ＭＭ４の他方の２ＭビットメモリアレイＭＳＡ２（すなわち２５６ＫビットメモリアレイＭＡ９〜ＭＡ１６）がバンク＃２を構成する。
【０１０３】
選択されたバンクにおいて、各メモリマットＭＭの各２ＭビットメモリアレイＭＳＡから１つの２５６ＫビットメモリアレイＭＡが選択される点は従来のＳＤＲＡＭと同様である。しかし、上述のようにバンク＃１，＃２を構成したので、各メモリマットＭＭから１つの２５６ＫビットメモリアレイＭＡ（図ではＭＡ１６）だけが選択される。したがって、各メモリマットＭＭから２つの２５６ＫビットメモリアレイＭＡ（図８ではＭＡ８およびＭＡ１６）が同時に選択されていた従来に比べ、グローバルＩＯ線ＧＩＯ、プリアンプＰＡ、ライトバッファＷＢの数を半分に減らすことができる。
【０１０４】
すなわち図４に示すように、図９において設けられていたメモリアレイＭＳＡ１用のグローバルＩＯ線対ＧＩＯを除去することができ、グローバルＩＯ線対ＧＩＯの数を３２対から１６対に減らすことができる。また、各グローバルＩＯ線対ＧＩＯに対応して設けられるプリアンプＰＡおよびライトバッファＷＢの数も３２個から１６個に減らすことができる。よって、チップ面積の縮小化を図ることができる。
【０１０５】
図５はこの発明の他の実施例によるＳＤＲＡＭの構成を示すブロック図、図６はそのＩＯ線の配置を具体的に示す図である。
【０１０６】
図５および図６を参照して、このＳＤＲＡＭにあっては、いわゆる分割ワード線方式が適用されており、各メモリマットＭＭの２つのアレイブロックＡＧ１，ＡＧ３がバンク＃１を構成し、他の２つのアレイブロックＡＧ２，ＡＧ４がバンク＃２を構成している。
【０１０７】
詳しく説明すると、このＳＤＲＡＭは、４つのアレイブロックＡＧ１〜ＡＧ４に共通に設けられたメインワード線３３，３４，…と、各メインワード線３３，３４，…に対応して設けられたメインロウデコーダ３１，３２，…とを含む。メインロウデコーダ３１，３２，…は、内部アドレス信号ｘ０〜ｘｊに応答して対応のメインワード線３３，３４，…を選択レベルに立上げる。
【０１０８】
アレイブロックＡＧ１は、メインワード線３３，３４…に対応して設けられたサブワード線３３．１，３４．１，…と、各サブワード線３３．１，３４．１…に対応して設けられたサブロウデコーダ３１．１，３２．１，…とを含む。また、アレイブロックＡＧ１は、サブワード線３３．１，３４．１，…と交差して配置された複数のビット線対ＢＬＰと、サブワード線３３．１，３４．１，…とビット線対ＢＬＰの各交点に配置されたメモリセルＭＣとを含む。さらに、アレイブロックＡＧ１は、ビット線対ＢＬＰの電位差を増幅するためのセンスアンプ３５．１と、バンク指定信号Ｂ１が入力されるブロック選択線３６．１とを含む。
【０１０９】
サブロウデコーダ３１．１，３２．１，…は、対応のメインワード線３３，３４，…が選択レベルに立上げられ、かつグループ選択線３６．１が選択レベルに立上げられたことに応じて、対応のサブワード線３３．１，３４．１，…を選択レベルに立上げる。センスアンプ３５．１は、ブロック選択線３６．１が選択レベルに立上げられたことに応じて動作する。他のアレイブロックＡＧ２〜ＡＧ４も同様であるので説明は省略される。
【０１１０】
選択されたバンクにおいて、各メモリマットＭＭの各２ＭビットメモリアレイＭＳＡから１つの２５６ＫビットメモリアレイＭＡが選択される点は従来のＳＤＲＡＭと同様である。しかし、上述のようにバンク＃１，＃２を構成したので、各２５６ＫビットメモリアレイＭＡの８つの３２ＫビットメモリアレイＭＫのうち４つだけが活性化される。図６においては、各メモリマットＭＭの２つのメモリアレイＭＡ８，ＭＡ１６が選択され、各メモリアレイＭＡ８，ＭＡ１６のうちアレイブロックＡＧ２，ＡＧ４に属するメモリアレイＭＫだけが活性化された状態が示される。
【０１１１】
したがって、各メモリマットＭＭから２つのメモリアレイＭＡが選択され、２つのメモリアレイＭＡのすべてのメモリアレイＭＫが活性化されていた従来に比べ、グローバルＩＯ対ＧＩＯ、プリアンプＰＡ、ライトバッファＷＢの数を半分に減らすことができる。
【０１１２】
すなわち図６に示すように、図９において設けられていたアレイブロックＡＧ１，ＡＧ３の２ＭビットメモリアレイＭＳＡ１専用のグローバルＩＯ線対ＧＩＯと、アレイブロックＡＧ２，ＡＧ４の２ＭビットメモリアレイＭＳＡ２専用のグローバルＩＯ線対ＧＩＯとを除去することができ、グローバルＩＯ線対ＧＩＯの数を３２対から１６対に減らすことができる。ただし、アレイブロックＡＧ１のローカルＩＯ線対ＬＩＯとアレイロックＡＧ２のローカルＩＯ線対ＬＩＯとは互いに接続される。また、アレイブロックＡＧ３のローカルＩＯ線対ＬＩＯとアレイブロックＡＧ４のローカルＩＯ線対ＬＩＯとは互いに接続される。このようにグローバルＩＯ線対ＧＩＯの数を半分に減らすことができるので、各グローバルＩＯ線対ＧＩＯに対応して設けられるプリアンプＰＡおよびライトバッファＷＢの数も半分に減らすことができる。よって、チップ面積の縮小化を図ることができる。
【０１１３】
【発明の効果】
以上のように、この発明の第１の同期型半導体記憶装置にあっては、独立に動作可能な複数のメモリバンクに対して共通にデータ伝達線、プリアンプおよび出力バッファを設け、それぞれ複数のメモリバンクに対応して複数のリード用レジスタを設け、アドレス信号に従って、複数のリード用レジスタのうちのいずれかのリード用レジスタを選択し、選択したリード用レジスタをプリアンプおよび出力バッファに接続させる。したがって、メモリバンクそれぞれに対してデータ伝達線、プリアンプ、リード用レジスタおよび出力バッファを設けていた従来に比べ、メモリバンク数の増加によるチップ面積の増大を抑制することができる。また、複数のリード用レジスタのうちの選択したリード用レジスタをプリアンプおよび出力バッファに接続させるので、複数のメモリバンクのデータを連続的に読出すことができる。
【０１１４】
また、この発明の第２の同期型半導体記憶装置にあっては、独立に動作可能な複数のメモリバンクに対して共通にデータ伝達線、入力バッファおよびライトバッファを設け、それぞれ複数のメモリバンクに対応して複数のライト用レジスタを設け、アドレス信号に従って、複数のライト用レジスタのうちのいずれかのライト用レジスタを選択し、選択したライト用レジスタを入力バッファおよびライトバッファに接続させる。したがって、メモリバンクそれぞれに対してデータ伝達線、入力バッファ、リード用レジスタおよびライトバッファを設けていた従来に比べ、メモリバンク数の増加によるチップ面積の増大を抑制することができる。また、複数のライト用レジスタのうちの選択したライト用レジスタを入力バッファおよびライトバッファに接続させるので、複数のメモリバンクのデータを連続的に読出すことができる。
【０１１６】
また、この発明の第３の同期型半導体記憶装置にあっては、独立に動作可能な第１および第２のメモリバンクを設け、第１のメモリバンクに含まれる第１のメモリアレイと第２のメモリバンクに含まれる第２のメモリアレイとを所定の方向に隣接して配置し、第１および第２のメモリアレイに共通に、第１および第２のメモリアレイ上を所定の方向に縦断するデータ伝達線およびデータ伝達線のデータを増幅するプリアンプを設ける。したがって、メモリバンク数の増大によるチップ面積の増大を抑制することができる。
【図面の簡単な説明】
【図１】この発明の一実施例によるＳＤＲＡＭの全体の構成を機能的に示すブロック図である。
【図２】図１で示したＳＤＲＡＭの要部の構成を示すブロック図である。
【図３】図１で示したＳＤＲＡＭのチップレイアウトを示す図である。
【図４】図１で示したＳＤＲＡＭのメモリアレイの配置を示す図である。
【図５】この発明の他の実施例によるＳＤＲＡＭの構成を示す一部省略した回路ブロック図である。
【図６】図５で示したＳＤＲＡＭのメモリアレイの配置を示す図である。
【図７】従来のＳＤＲＡＭの全体の構成を機能的に示すブロック図である。
【図８】図７で示したＳＤＲＡＭのチップレイアウトを示す図である。
【図９】図７で示したＳＤＲＡＭのメモリアレイの配置を示す図である。
【図１０】図７で示したＳＤＲＡＭのアレイの構造を示す図である。
【図１１】図７で示したＳＤＲＡＭの動作シーケンスの一例を示すタイミングチャート図である。
【図１２】図７で示したＳＤＲＡＭの動作シーケンスの他の例を示すタイミングチャート図である。
【図１３】図７で示したＳＤＲＡＭの動作シーケンスのさらに他の例を示すタイミングチャート図である。
【符号の説明】
１ａ，１ｂ メモリアレイ、２ａ，２ｂ Ｘデコーダ群、４ａ，４ｂ Ｙデコーダ群、６ａ，６ｂ センスアンプ群、９ プリアンプ群、１０ａ，１０ｂ リード用レジスタ、１１ 出力バッファ、１５ ライトバッファ群、１６ａ，１６ｂ ライト用レジスタ、１７ 入力バッファ、３１，３２ メインロウデコーダ、３１．１〜３２．４ サブロウデコーダ、３３，３４ メインワード線、３３．１〜３４．４サブワード線、ＷＬ ワード線、ＢＬＰ ビット線対、ＣＳＬ列選択線、ＧＩＯ グローバルＩＯ線対、ＬＩＯ ローカルＩＯ線対、ＢＳ ブロック選択スイッチ、Ｔｒ１〜Ｔｒ８ ＮチャネルＭＯＳトランジスタ、ＰＡプリアンプ、ＷＢ ライトバッファ、ＰＷ 入出力回路、ＭＫ ３２Ｋビットメモリアレイ、ＭＡ ２５６Ｋビットメモリアレイ、ＭＳＡ ２Ｍビットメモリアレイ、ＭＭ ４Ｍメモリマット、ＡＧ１〜ＡＧ４ アレイブロック。

Claims (4)

1. 外部クロック信号に同期して外部制御信号およびアドレス信号を含む外部信号を取込む同期型半導体記憶装置において、
   各々が、複数のメモリセルを有するメモリセルアレイと、このメモリセルアレイからいずれかのメモリセルを選択するメモリセル選択回路とを有し、独立に動作可能な複数のメモリバンク、
   前記複数のメモリバンクに共通に設けられ、前記メモリセル選択回路によって選択されたメモリセルのデータを伝達するデータ伝達線、
   前記複数のメモリバンクに共通に設けられ、前記データ線上のデータを増幅するプリアンプ、
   それぞれ前記複数のメモリバンクに対応して設けられ、各々が、対応のメモリバンクから読出されて前記プリアンプによって増幅されたデータを保持および出力する複数のリード用レジスタ、
   前記複数のメモリバンクに共通に設けられ、前記複数のリード用レジスタのうちの選択されたリード用レジスタの出力データを受け取る出力バッファ、および
   バンクアドレス信号が含まれる前記アドレス信号に従って、前記複数のリード用レジスタのうちのいずれかのリード用レジスタを選択し、選択したリード用レジスタを前記プリアンプおよび前記出力バッファに接続させる制御回路を備える、同期型半導体記憶装置。
2. 外部クロック信号に同期して外部制御信号およびアドレス信号を含む外部信号を取込む同期型半導体記憶装置において、
   各々が、複数のメモリセルを有するメモリセルアレイと、このメモリセルアレイからいずれかのメモリセルを選択するメモリセル選択回路とを有し、独立に動作可能な複数のメモリバンク、
   前記複数のメモリバンクに共通に設けられ、前記メモリセル選択回路によって選択されたメモリセルへデータを伝達するデータ伝達線、
   前記複数のメモリバンクに共通に設けられ、書込データを取込む入力バッファ、
   それぞれ前記複数のメモリバンクに対応して設けられ、各々が、前記入力バッファを介して与えられた対応のメモリバンク用の書込データを保持および出力する複数のライト用レジスタ、
   前記複数のメモリバンクに共通に設けられ、前記複数のライト用レジスタのうちの選択されたライト用レジスタの出力データを前記データ伝達線に与えるライトバッファ、および
   バンクアドレス信号が含まれる前記アドレス信号に従って、前記複数のライト用レジスタのうちのいずれかのライト用レジスタを選択し、選択したライト用レジスタを前記入力バッファおよび前記ライトバッファに接続させる制御回路を備える、同期型半導体記憶装置。
3. 外部クロック信号に同期して外部制御信号およびアドレス信号を含む外部信号を取込む同期型半導体記憶装置であって、
   各々が、行列状に配列された複数のメモリセルを有するメモリアレイを複数と、前記アドレス信号に従って複数の前記メモリアレイに属する複数のメモリセルのうちのいずれかのメモリセルを選択するメモリセル選択回路とを含み、独立に動作可能な第１および第２のメモリバンクを備え、
   前記第１のメモリバンクに含まれる複数のメモリアレイのうちの１つである第１のメモリアレイと、前記第２のメモリバンクに含まれる複数のメモリアレイのうちの１つである第２のメモリアレイとは、所定の方向に隣接して配置され、
   さらに、前記第１および第２のメモリアレイに共通に、前記第１および第２のメモリアレイ上を前記所定の方向に沿って縦断して配設され、前記メモリセル選択回路によって選択されたメモリセルのデータを伝達するデータ伝達線、および
   前記データ伝達線によって伝達されたデータを増幅するプリアンプを備える、同期型半導体記憶装置。
4. さらに、前記データ伝達線に書込データを与えるライトバッファを備える、請求項３に記載の同期型半導体記憶装置。

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