KR100892721B1 - 멀티 뱅크 방식의 반도체 메모리 장치 - Google Patents

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Abstract

신호 스큐 및 지연을 방지하여, 데이터 입출력 라인의 리셋 구간을 확보할 수 있는 반도체 메모리 장치를 개시한다. 개시된 본 발명의 반도체 메모리 장치는 하나의 뱅크를 구성하며, 데이터 입출력 라인의 단절없이 연속적으로 스택된 한 쌍의 서브 뱅크, 및 상기 서브 뱅크 사이에 배치되며 상기 스택된 서브 뱅크의 신호 라인들을 프리차지시키는 프리차지 블록을 포함한다.
스큐, 스택, 뱅크, 프리차지 유닛, 로컬 입출력 라인(LIO)

Description

멀티 뱅크 방식의 반도체 메모리 장치{Multi Bank Type Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 복수의 서브뱅크를 포함하는 멀티 뱅크 방식의 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 복수의 메모리 셀들 및 이들을 제어하기 위한 회로로 구성된다. 현재 반도체 메모리 장치는 수십만 개에 이르는 메모리 셀들을 그룹으로 분류하여 제어하기 위해, 뱅크(bank) 개념을 도입하였다. 뱅크는 메모리 셀들을 모아둔 영역으로, 복수의 메모리 셀들을 뱅크로 구분지어 제어하므로써, 반도체 메모리 장치의 신호 전달 특성을 개선케한다.
최근, 메모리 셀이 기하급수적으로 늘어남에 따라, 뱅크를 다시 서브뱅크로 분류하여 제어하는 멀티 뱅크 방식이 제안되었다.
도 1을 참조하면, 뱅크(10)는 업 뱅크(10a) 및 다운 뱅크(10b)로 구분된다. 업 뱅크(10a) 및 다운 뱅크(10b)는 복수의 메모리 셀들(도시되지 않음)로 구성된 복수의 매트(도시되지 않음)를 포함하며, 이들 업 뱅크(10a) 및 다운 뱅크(10b)는 뱅크(10)로 한정된 공간내에서 소정 간격을 두고 이격배치되어 독립적인 서브 뱅크 로서 동작된다. 이때, 매트는 로우(row) 방향으로 연장되는 복수의 워드 라인 및 컬럼(column) 방향으로 연장되는 복수의 비트 라인을 포함할 수 있고, 매트의 외곽에 비트 라인과 평행하게 로컬 입출력 라인(LIO,LIOb)이 복수개 배치된다. 로컬 입출력 라인(LIO,LIOb)은 해당 매트(13)의 비트라인에 실려진 신호를 전달받는다.
이러한 업 뱅크(10a) 및 다운 뱅크(10b) 각각은 로컬 입출력 라인(LIO)과 직교를 이루는 두 변(이하 직교변,11a,11b,12a,12b)을 가지며, 업 뱅크(10a) 및 다운 뱅크(10b)와 마주하는 직교변(11a,12a) 각각에 로컬 입출력 라인(LIO)의 프리차지(precharge)를 제어하는 회로부(이하 프리차지 제어부,15)가 배치되고, 상기 마주하는 직교변(11a,12a)과 마주하는 타측 직교변(11b,12b) 각각에 로컬 입출력 라인(LIO)을 프리차지시키는 프리차지 블록(20)이 배치된다.
프리차지 블록(20)은 프리차지 제어부(15)로부터 제어 신호를 입력받아 구동되며, 프리차지 제어부(15)는 주변회로부(도시되지 않음)에서 제공되는 명령에 의해 구동된다.
그런데, 종래의 프리차지 제어부(15) 및 프리차지 블록(20)은 로컬 입출력 라인(LIO)과 직교를 이루는 변에 서로 마주하도록 배치됨에 따라, 프리차지 제어부(15)의 신호를 프리차지 블록(20)으로 전달하기 위한 배선(25)의 길이가 실질적으로 업/다운 뱅크(10a,10b)의 길이(컬럼 방향의 총 길이) 이상이 된다.
즉, 프리차지 제어부(15)로부터 프리차지 블록(20)으로 제어 신호를 전달하는 배선(25)은 프리차지 제어부(15) 및 프리차지 블록(20)의 배치상 업/다운 뱅크(10a,10b)의 가장자리를 경유하도록 배치된다. 이로 인해, 배선(25)의 길이는 업 /다운 뱅크(10a,10b)의 길이 이상을 갖게 되어, 신호 스큐(skew) 및 지연이 상당해진다.
도 2는 프리차지 제어부 및 프리차지 블록을 마주하도록 배치시킨 경우, 입출력 라인의 리셋 구간을 보여주는 타이밍도이다.
도 2를 참조하면, 종래와 같이 프리차지 제어부(15)와 프리차지 블록(20) 사이의 거리가 업/다운 뱅크(10a,10b) 길이만큼 이격된 경우, 제어 신호의 전달 경로가 길기 때문에 프리차지 제어신호에 스큐가 발생된다. 이로 인해, 로컬 입출력 라인(LIO)의 리셋 구간(a')이 정해진 구간(a)보다 좁게 나타난다.
또한, 각 업/다운 뱅크(10a,10b)는 각각 상술한 바와 같이, 프리차지 제어부(15) 및 프리차지 블록(20)을 포함하고 있으므로, 업/다운 뱅크(10a,10b)의 실질적인 면적은 프리차지 제어부(15) 및 프리차지 블록(20)을 포함하는 면적이 된다. 그러므로, 뱅크(10)내에서 업/다운 뱅크(10a,10b)가 차지하는 면적이 상당해지고, 이는 뱅크 사이즈를 감소시키는데 저해하는 요소가 된다.
따라서, 본 발명의 목적은 신호 스큐 및 지연을 방지하여, 데이터 입출력 라인의 리셋 구간을 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 뱅크의 배치 여유도를 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치는 하나의 뱅크를 구성하며, 데이터 입출력 라인의 단절없이 연속적으로 스택된 한 쌍의 서브 뱅크, 및 상기 서브 뱅크 사이에 배치되며 상기 스택된 서브 뱅크의 신호 라인들을 프리차지시키는 프리차지 블록을 포함한다.
또한, 본 발명의 다른 실시예에 따르면, 하나의 뱅크를 구성하며, 복수의 매트로 구성되는 복수의 매트열 및 복수의 매트행을 갖는 한 쌍의 서브 뱅크, 상기 서브 뱅크의 상기 매트열 사이에 공간에 각각 배치되는 데이터 입출력 라인쌍, 및 상기 매트열 사이의 공간과 대응되는 상기 서브 뱅크 사이에 배치되어 상기 서브 뱅크들의 데이터 입출력 라인쌍과 전기적으로 연결되는 복수의 프리차지 유닛을 포함한다.
본 발명에 의하면, 하나의 뱅크를 구성하는 서브 뱅크를 서로 스택시켜 구성하고, 서브 뱅크 사이에 프리차지 블록을 설치하여, 스택된 서브 뱅크들이 하나의 프리차지 블록을 공유하도록 구성된다. 아울러, 프리차지 블록 일측에 프리차지 제어부를 설치한다. 이에 따라, 프리차지 제어부와 프리차지 블록 사이의 거리가 감소되어, 제어 신호 전달 경로가 감축된다. 그러므로, 신호 스큐 및 신호 지연을 감소시킬 수 있어, 데이터 입출력 라인, 즉, 로컬 입출력 라인의 리셋 구간을 확보할 수 있다. 또한, 복수의 서브 뱅크가 하나의 프리차지 블록을 공유하므로, 뱅크는 프리차지 블록 만큼의 면적을 확보할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1을 참조하면, 반도체 메모리 장치(100)는 적어도 하나의 뱅크(110)를 포함한다. 뱅크(110)는 업 뱅크(110u) 및 다운 뱅크(110d)로 구분될 수 있다. 하나의 뱅크(110)를 구성하는 업 뱅크(110u) 및 다운 뱅크(110d)는 스택(stack) 배열된다. 이때, 업/다운 뱅크(110u,110d)은 하나의 뱅크를 구성하는 서브 뱅크 일 수 있으며, 서브 뱅크의 "스택 배열"이라 함은 데이터 라인, 예컨대 로컬 입출력 라인(LIO,LIOb)의 실질적인 전기적 단절없이 연속배열되는 것을 의미한다. 또한, 스택 배열은 서브 뱅크가 일정 간격을 두고 이격되더라도 데이터 라인들의 단절이 없다면, 즉 데이터 라인이 어떠한 매개를 두고 연결되어 있는 경우도 모두 여기에 포함한다.
업 뱅크(110u) 및 다운 뱅크(110d) 사이에 프리차지 블록(150)이 배치된다. 프리차지 블록(150)은 복수의 프리차지 유닛(140)의 어레이(array)로 구성될 수 있 으며, 업 뱅크(110u) 및 다운 뱅크(110d)의 로컬 입출력 라인(LIO,LIOb)과 각각 연결된다. 결과적으로, 본 실시예는 하나의 뱅크를 구성하는 업 뱅크(110u) 및 다운 뱅크(110d)가 하나의 프리차지 블록(150)을 공유하도록 설계된다. 프리차지 블록(150)의 양측 외곽 중 적어도 한 부분에, 주변 회로 영역(도시되지 않음)으로부터 프리차지 명령을 입력받아 상기 프리차지 블록(150)으로 제어 신호(LIOpcg_UP, LIOpcg_DN)를 제공하는 프리차지 제어부(160)가 마련된다. 프리차지 제어부(160)가 프리차지 블록(150)의 양측 중 적어도 하나에 배치됨으로써, 제어 신호를 전달받기 위한 경로가 상당히 단축된다. 따라서, 신호 지연 및 신호 스큐의 현상을 방지할 수 있다.
뱅크(100) 구조에 대해 보다 구체적으로 설명하면, 도 4에 도시된 바와 같이, 업/다운 뱅크(110u,110d) 각각은 매트릭스 형태로 배열된 복수의 매트(MAT,115)를 포함할 수 있다. 여기서, 매트(115)는 알려진 바와 같이 복수의 워드라인(도시되지 않음), 이와 교차되는 복수의 비트라인(도시되지 않음) 및 워드라인과 비트라인의 교차에 얻어지는 공간인 복수의 메모리 셀로 구성될 수 있다. 복수의 매트(115)는 소정 간격을 두고 이격되며, 매트(115) 외곽, 즉 매트(115) 사이의 공간 중, 매트(115)를 구성하는 비트 라인(도시되지 않음)과 평행하는 방향에 해당되는 공간에 로컬 입출력 라인쌍(LIO,LIOb)이 각각 배치된다.
한편, 업/다운 뱅크(110u,110d)의 대면(對面) 각각에 컬럼 제어 신호(Yi 신호)를 생성하기 위한 메인 디코더(Main Dec., 120)가 배치된다.
마주하는 메인 디코더(120) 사이의 공간에, 퓨즈 구조체(125), 프리 디코 더(Pre. Dec., 130) 및 프리차지 유닛(145)이 배치된다.
퓨즈 구조체(125)는 해당 매트열의 컬럼 라인 불량시 이를 대체하기 위한 퓨즈셋으로서, 업 뱅크(110u)의 매트열의 불량을 관할하는 업 퓨즈(Fu,125a) 및 다운 뱅크(110d)의 매트열의 불량을 관할하는 다운 퓨즈(Fd,125d)로 구성될 수 있으며, 업 퓨즈(125a) 및 다운 퓨즈(125b) 사이에 퓨즈 콘트롤러(도시되지 않음)이 개재될 수 있다. 이러한 퓨즈 구조체(125)는 매트열과 대응되는 위치에 형성되되, 홀수번째 매트열마다 혹은 짝수번째 매트열마다 배치시킨다.
프리 디코더(130)는 컬럼 제어 신호(Yi 신호)를 생성하기 위해 프리 디코딩하는 회로부로서, 퓨즈 구조체(125) 사이에 매트열과 대응되도록, 즉, 짝수번째 매트열마다 혹은 홀수번째 매트열마다 배치된다. 결과적으로, 퓨즈(125a,125b) 및 프리 디코더(130)는 업/다운 뱅크(110u,110d)의 매트열과 대응되어 배치되되, 서로 번갈아 배치된다.
프리차지 유닛(140)은 퓨즈(125a,125b) 및 프리 디코더(130) 사이, 즉 로컬 입출력 라인(LIO,LIOb)이 배열되는 매트열 사이의 공간에 각각 배치되어, 매트열 사이의 공간에 배치되는 업/다운 뱅크(110u,110d)의 로컬 입출력 라인(LIO,LIOb)과 연결된다. 그러므로, 업/다운 뱅크(110u,110d)는 로컬 입출력 라인(LIO,LIOb)의 실질적인 단선없이 스택된다.
여기서, 상기 프리차지 유닛(140)은 제어 신호(LIOpcg_UP, LIOpcg_DN)의 인에이블시, 로컬 입출력 라인쌍(LIO,LIOb)를 소정 전압, 예컨데, 비트라인 프리차지 전압(VBLP)로 프리차지시키도록 구성된다. 일예로, 프리차지 유닛(140)은 도 5에 도시된 바와 같이, 제 1 내지 제 3 모스 트랜지스터(N1,N2,N3)로 구성될 수 있다. 제 1 모스 트랜지스터(N1)는 그것의 게이트가 프리차지 제어 신호(LIOpcg_UP 또는 LIOpcg_DN)를 인가받고, 소오스는 로컬 입출력 라인바(LIOb)와 연결되고, 드레인은 비트라인 프리차지 전압원(VBLP)과 연결된다. 제 2 모스 트랜지스터(N2)는 그것의 게이트가 프리차지 제어 신호(LIOpcg_UP 또는 LIOpcg_DN)를 인가받고, 소오스는 로컬 입출력 라인(LIO)과 연결되고, 드레인은 비트라인 프리차지 전압원(VBLP)과 연결된다. 제 3 모스 트랜지스터(N3)는 그것의 게이트가 프리차지 제어 신호(LIOpcg_UP, LIOpcg_DN)를 인가받고, 그것의 소오스는 로컬 입출력 라인바(LIOb)에 연결되고, 그것의 드레인은 로컬 입출력 라인(LIO)에 연결된다.
이와 같이 프리차지 유닛(140) 어레이로 구성된 프리차지 블록(150)을 스택된 서브 뱅크 사이에 공유되도록 배치하고, 프리차지 제어부(160)를 프리차지 블록(150)의 적어도 일측에 배치함으로써, 프리차지 제어신호의 전달 경로를 줄일 수 있고, 프리차지 블록(150)의 면적 만큼을 줄일 수 있다.
도 6은 본 발명의 실시예에 따른 로컬 데이터 입출력 라인의 리셋 구간을 보여주는 타이밍도이다.
도 6에 의하면, 프리차지 제어신호의 전달 경로 감축에 의해, 신호 스큐가 상당히 감소되었으므로, 로컬 입출력 라인(LIO,LIOb)의 리셋 구간(LIO_rst/) 역시 프리차지 구간(PCG)으로 한정된 공간의 전체를 차지하게 된다. 그러므로, 충분한 로컬 입출력 라인(LIO,LIOb)의 리셋 구간이 확보된다.
본 발명에 의하면, 하나의 뱅크를 구성하는 서브 뱅크를 서로 스택시켜 구성 하고, 서브 뱅크 사이에 프리차지 블록을 설치하여, 스택된 서브 뱅크들이 하나의 프리차지 블록을 공유하도록 구성된다. 아울러, 프리차지 블록 일측에 프리차지 제어부를 설치한다. 이에 따라, 프리차지 제어부와 프리차지 블록 사이의 거리가 감소되어, 제어 신호 전달 경로가 감축된다. 그러므로, 신호 스큐 및 신호 지연을 감소시킬 수 있어, 데이터 입출력 라인, 즉, 로컬 입출력 라인의 리셋 구간을 확보할 수 있다. 또한, 복수의 서브 뱅크가 하나의 프리차지 블록을 공유하므로, 뱅크는 프리차지 블록 만큼의 면적을 확보할 수 있다.
이상 본 발명은 바람직한 실시예를 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 일반적인 업/다운 뱅크로 구성되는 반도체 메모리 장치의 뱅크 평면도,
도 2는 일반적인 반도체 메모리 장치의 로컬 입출력 라인의 리셋 구간을 보여주는 타이밍도,
도 3은 본 발명의 실시예에 따른 업/다운 뱅크로 구성되는 반도체 메모리 장치의 뱅크를 개략적으로 나타낸 평면도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 뱅크를 상세히 보여주는 평면도,
도 5는 본 발명의 실시예에 따른 프리차지 유닛을 나타낸 회로도, 및
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 로컬 입출력 라인의 리셋 구간을 보여주는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
110u : 업 뱅크 110d : 다운 뱅크
140 : 프리차지 유닛 150 : 프리차지 블록

Claims (9)

  1. 하나의 뱅크를 구성하며, 데이터 입출력 라인의 실질적인 단절없이 연속적으로 스택된 한 쌍의 서브 뱅크; 및
    상기 서브 뱅크 사이에 공유되어, 상기 스택된 서브 뱅크의 신호 라인들을 프리차지시키는 프리차지 블록을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프리차지 블록 외측의 주변 회로 영역에 상기 프리차지 블록의 동작을 제어하는 신호를 출력하는 프리차지 제어부가 더 배치되는 반도체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 각각의 서브 뱅크는 매트릭스 형태로 배열된 복수의 매트들을 포함하고,
    상기 데이터 입출력 라인은 상기 매트들로 구성된 매트열 사이에 각각 배치되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 프리차지 블록은 상기 매트열 사이에 배치되는 데이터 입출력 라인에 대응하여 설치되는 복수의 프리차지 유닛 어레이로 구성되는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 서브 뱅크들의 대면에 각각 배치된 메인 디코더;
    상기 메인 디코더 사이에 배치되는 퓨즈 구조체 및 프리 디코더를 포함하며,
    상기 퓨즈 구조체와 상기 프리 디코더 사이에 각각에 상기 프리차지 유닛 어레이를 구성하는 프리 차지 유닛이 배치되는 반도체 메모리 장치.
  6. 하나의 뱅크를 구성하며, 복수의 매트로 구성되는 복수의 매트열 및 복수의 매트행을 갖는 한 쌍의 서브 뱅크;
    상기 서브 뱅크의 상기 매트열 사이에 공간에 각각 배치되는 데이터 입출력 라인쌍;
    상기 한 쌍의 서브 뱅크 사이에 공유 배치되며, 상기 매트열 사이의 공간과 대응되는 위치에 설치되어, 상기 데이터 입출력 라인쌍과 전기적으로 연결되는 프리차지 유닛;및
    상기 한 쌍의 서브 뱅크 사이의 공간 외측의 주변 회로 영역에 배치되며, 상기 프리차지 유닛에 제어 신호를 제공하는 프리차지 제어부를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 서브 뱅크의 대면(對面) 각각에 상기 매트의 컬럼 제어 신호를 생성하는 메인 디코더가 더 배치되고,
    상기 프리차지 유닛은 상기 메인 디코더 사이의 공간에 배치되는 반도체 메모리 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 프리차지 유닛의 일측의 상기 한 쌍의 서브 뱅크 사이의 공간에 매트열의 불량을 대체하는 퓨즈 구조체가 더 배치되고,
    상기 프리차지 유닛의 타측의 상기 한 쌍의 서브 뱅크 사이의 공간에 상기 매트의 컬럼 제어 신호를 생성하기 위한 프리 디코더가 더 배치되는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 퓨즈 구조체 및 상기 프리 디코더는 상기 각각의 매트열에 대응되어 배열되는 반도체 메모리 장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877771A (ja) * 1994-09-08 1996-03-22 Mitsubishi Electric Corp 同期型半導体記憶装置および半導体記憶装置
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