JP5595575B2 - 半導体装置 - Google Patents

Description

本発明は、ＤＤＲ３(Double Data Date 3)のＳＤＲＡＭ（Synchronous DRAM）等の半導体記憶装置（半導体装置）に関する。

従来技術の半導体記憶装置では、ＳＡ（センスアンプ）をペアで基板上に形成している。例えば、図８に示すように、三角形で示す２つのＳＡ１、ＳＡ２（ビット線選択用のＹスイッチ信号線ＹＳ０で動くＳＡをペア（Ｆ字の単位）にして製作されている。また、ビットマップのパターンを一様に配置するために、偶数のＹＳ（ビット線選択用のＹスイッチ信号線）が配置されている。

また、図５は、１Ｇ（ギガ）のメモリサイズを有する１ＧＤＤＲ２ＤＲＡＭ（Double-Data-Rate2 Dynamic Random Access Memory)でレイアウト構成されているＹＳとＬＩＯの関係を示している。なお、ＬＩＯは、ＹＳで選択されたＳＡの信号をＭＩＯ（メインアイオー）に伝達するためのローカルなデータ信号線である。

図５に示すように、ＤＤＲ２方式では冗長救済用（冗長回路用）の６ＲｅｄＹＳ（６つの冗長（リダンダンシ）ＹＳ）に対応するＳＡ部を３ＭＡＴ毎（６ＲｅｄＹＳ／３ＭＡＴ）に配置しているため、ＬＩＯが３ＭＡＴ分の長さで引かれている。なお、ＭＡＴ１、２、３はメモリセルアレイを構成するメモリセルのブロックであり、例えば、１ＭＡＴのメモリ容量は、「５１２ＷＬ×（８８ＹＳ×４ＳＡ）＝１８０２２４ｂｉｔ」程度である。

図６、図７に、ＤＤＲ３における従来方法の例を示す。ＤＤＲ３では、ＤＤＲ２の４ビットプリフェッチに対し、８ビットプリフェッチを行うため、ＬＩＯを分割して、２本のＹＳを使用して、この２本のＹＳを同時にオン（ＯＮ）する必要がある。この場合に、図６に示すように、ＭＡＴの分割数を２つに変えてもＳＡの台数は変わらないが、ＳＷＬ（サブワード線）の長さが長くなるため、メモリセルアレイの内部動作が速度的に不利になる。ＤＤＲ２からＤＤＲ３へ変更する場合において、メモリセルアレイの性能は変わらないようにするためには、分割数はＤＤＲ２と同じく、図７に示すような３ＭＡＴ方式にする必要がある。

この３ＭＡＴ方式においてＤＤＲ３を実現する場合には、以下のような問題が生じる。
第１の問題点は、１ＧＤＤＲ２では４ビットプリフェッチのため、ＬＩＯ分割が不要であるが、１ＧＤＤＲ３では、８ビットプリフェッチのため、メモリセルアレイのＭＡＴ構成を１ＧＤＤＲ２から変えずに（レイアウトサイズを変えないように）８ビットプリフェッチを実現しようとすると、２本のＹＳを使用するためにＭＡＴ上でのＬＩＯの分割が必要となる。

しかし、従来技術ではＳＡ部をペアにして作成している為、ＹＳを偶数本の救済本数しか選択出来ないという制限がある。このため、ＬＩＯをＭＡＴ上で分割するとなると、偶数本分（この場合最小本数２本）のＹＳをダミーとして使用するための分割用レイアウト面積が必要になる。

また、図８は、従来方法の構成において、ＬＩＯをＭＡＴ上で切離することが出来ない理由を説明するための図である。図８は、図７に示す３つのＭＡＴのうちの真ん中のＭＡＴ２における、中心部分に位置する冗長部分の拡大図である。なお、図８に示す例では、ＤＤＲ３に対応するために、１２の冗長ＹＳ（ＲｅｄＹＳ：ＲＹＳ０Ａ〜ＲＹＳ５Ａ、ＲＹＳ０Ｂ〜ＲＹＳ５Ｂ）を設けた例であり（６ＲｅｄＹＳ／１．５ＭＡＴ）、ＹＳは、冗長部における切離しの説明のために冗長ＹＳの付近のものだけを示している。

図８に示すように、ダミーＹＳを使用せずにＡ点においてＬＩＯを切離しようとしても、ＲＹＳ５Ａ側とＲＹＳ０Ｂ側のトランジスタが拡散層を共有しているためＬＩＯ分割をすることができない。また、図９に示すように、従来方式でダミーセル２１、２２を単純に追加（配置）し、ＭＡＴ上でＬＩＯを切離した場合には、ＭＡＴのレイアウトサイズが大きくなってしまうという問題が生じる。

第２の問題点は、１ＧＤＤＲ３において、Ｒｏｗ／Ｃｏｌ（ロウ／カラム）のＦｕｓｅ（アンチフューズ等）を抱き合わせ構成でＦｕｓｅエリアを構成する場合に、Ｒｏｗ／ＣｏｌのＦｕｓｅ本数を揃えたいが、分割用ＹＳを構成するにあたり、冗長領域を削って作成すると、上記のように偶数本のＹＳをダミーとして使用するため、Ｒｏｗ／Ｃｏｌの本数差が拡大する。

第３の問題点は、仮に２ＹＳ分のレイアウト領域を使用して（冗長ＹＳを奇数本として）、１ＹＳ分をレイアウト分離に使用した場合は、アドレッシングが冗長ＳＡ領域を挟んで変わってしまうという問題が生じる。

例えば、図１０に示すように、各ＬＩＯ領域において冗長ＹＳを奇数本（５本）とし、１つをダミーセル２３として使用し、ＬＩＯの切離しを行う場合には、ＹＳ４の部分においてアドレスが変化してしまい、アドレッシング構成が維持できなくなる。例えば、図１１、および図１２はアドレッシングパターンの例を示す図であり、図１１は、アドレッシング構成を維持した場合のパターンの例を示し、図１２は、アドレッシング構成が異なる場合の、図１１に示すパターンに対応するパターンの例を示したものである。図１２に示すように、アドレッシング構成が異なる場合は、冗長領域を挟んでパターンが変わってしまうことになる。

このように、アドレッシング構成が崩れてしまうと以下の不具合が生じる。例えば、Ｐｈｙｓｉｃａｌ（物理的）パターンが変わってしまうことにより、アドレスＳＣＲ対応（入力アドレスに対してアドレス変換を行うアドレススクランブル）が必要となる。また、テスト抜けの可能性が上昇し、テスト抜けによる市場クレームとなる。さらに、アドレッシングが異なると間違えやすい元になる他、テストパターン数が増加し、テスト時間の増加に繋がる。

なお、従来技術の半導体記憶装置がある（例えば、特許文献１を参照）。この従来技術の半導体記憶装置は、外部転送用のラッチ回路の経路を切り替え制御し、低速動作時の誤動作を防止しつつ高速動作時の消費電流の低減が可能な半導体記憶装置を提供することを目的としている。また、従来技術の同期型半導体記憶装置がある（例えば、特許文献２を参照）。この従来技術の同期型半導体記憶装置は、ビット構成の切換が可能であってエリアペナルティが小さいＳＤＲＡＭを提供することを目的としている。

しかしながら、上記特許文献１、２の従来技術の半導体記憶装置においては、本発明のように、３ＭＡＴ方式において８ビットプリフェッチを行うために、ＬＩＯをＭＡＴ上で分割しようとするものではなく、本発明とは発明の目的と構成が異なるものである。

特開２００７−０８７４３６号公報 特開２００５−３４６９２２号公報

上述したように、ＤＤＲ２からＤＤＲ３へ変更する場合において、メモリセルアレイの性能は変わらないようにするためには、分割数はＤＤＲ２と同じである３ＭＡＴ方式にする必要がある。

この３ＭＡＴ方式においてＤＤＲ３を実現する場合には、８ビットプリフェッチのために２ＹＳを使用する必要があることから、ＭＡＴ上でのＬＩＯの分割が必要となるが、ＬＩＯをアレイ上で分割するとなると、偶数本分（この場合最小本数２本）のＹＳをダミーとして使用するための分割用レイアウト面積が必要になる。

また、１ＧＤＤＲにおいて、Ｒｏｗ／Ｃｏｌ（ロウ／カラム）のＦｕｓｅを抱き合わせ構成でＦｕｓｅエリアを構成する場合に、Ｒｏｗ／ＣｏｌのＦｕｓｅ本数を揃えたいが、分割用ＹＳを構成するにあたり、冗長領域を削って作成すると、上記のように偶数本のＹＳをダミーとして使用するため、Ｒｏｗ／Ｃｏｌの本数差が拡大する。

さらに、仮に２ＹＳ分のレイアウト領域を使用して（冗長ＹＳを奇数本として）、１ＹＳ分をレイアウト分離に使用した場合は、アドレッシングが冗長ＳＡ領域を挟んで変わってしまうという問題が生じる。この場合には、アドレスＳＣＲ対応が必要となり、また、アドレッシングが異なると間違えやすい元になる他、テストパターン数が増加し、テスト時間の増加に繋がるなどの問題があった。

本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、ＤＤＲ２の３ＭＡＴ方式を使用してＤＤＲ３のプリフェッチを実現することができる半導体記憶装置（半導体装置）を提供することにある。

一態様の半導体装置は、第２のメモリマットが第１及び第３のメモリマットの間に位置するように、ワード線方向に並んで配置された第１、第２、及び、第３のメモリマットと、前記第２のメモリマットのワード線方向の略中央部から前記第１のメモリマットへ延伸する第１のローカルアイオーと、前記第２のメモリマットの前記略中央部から前記第３のメモリマットへ延伸し、かつ、前記第２のメモリマットの前記略中央部において前記第１のローカルアイオーと電気的に切り離された第２のローカルアイオーと、前記第２のメモリマットに配置され、各々が前記ワード線方向に略直交するビット線方向に延伸する奇数本の第１の冗長ビット線選択用Ｙスイッチ信号線と、前記第２のメモリマットに配置され、各々が前記ビット線方向に延伸する奇数本の第２の冗長ビット線選択用Ｙスイッチ信号線と、前記第２のメモリマットの前記略中央部に、前記第１の冗長ビット線選択用Ｙスイッチ信号線と前記第２の冗長ビット線選択用Ｙスイッチ信号線とに挟まれて配置され、前記ビット線方向に延伸し、かつ、前記第１のローカルアイオーと前記第２のローカルアイオーとの間を通過する、分離用ビット線選択用Ｙスイッチ信号線と、前記第２のメモリマットに、前記第２の冗長ビット線選択用Ｙスイッチ信号線に対して前記分離用ビット線選択用Ｙスイッチ信号線と反対側に位置するように配置され、前記ビット線方向に延伸するダミービット線選択用Ｙスイッチ信号線と、を備える。

他の態様の半導体装置は、前記第２のメモリマットに、前記第１の冗長ビット線選択用Ｙスイッチ信号線に対して前記分離用ビット線選択用Ｙスイッチ信号線と反対側に位置するように配置され、前記ビット線方向に延伸する複数の第１の通常ビット線選択用Ｙスイッチ信号線と、前記第２のメモリマットに、前記ダミービット線選択用Ｙスイッチ信号線に対して前記第２の冗長ビット線選択用Ｙスイッチ信号線と反対側に位置するように配置され、前記ビット線方向に延伸する複数の第１の通常ビット線選択用Ｙスイッチ信号線と、をさらに備える。

他の態様の半導体装置において、前記分離用ビット線選択用Ｙスイッチ信号線と前記ダミービット線選択用Ｙスイッチ信号線とが、実質的に一定の第１の電位に固定されている。

他の態様の半導体装置において、前記第１の電位がグランド電位である。

なお、一例としての半導体装置は、メモリセルアレイが複数のＭＡＴを配列して構成されると共に、ワード線方向に連続して配置された３つのＭＡＴ単位に複数の冗長ＹＳが配置される半導体記憶装置において、前記３つのＭＡＴのうちの真ん中に位置するＭＡＴ上において、前記冗長ＹＳを構成するために必要な偶数本の冗長ＹＳの一部の領域を使用して、前記３つのＭＡＴのＳＡ（センスアンプ）部に接続されたＬＩＯ（ローカルアイオー）を２分割するように構成され、前記２分割された各ＬＩＯに接続されるＹＳを同時にオンすることにより、前記３つのＭＡＴから８ビットプリフェッチを行うように構成されたこと、を特徴とする。
一例としての半導体記憶装置においては、３つのＭＡＴのうちの真ん中に配置されたＭＡＴ上において、冗長ＹＳを構成する偶数本の冗長ＹＳの一部の領域（例えば、２本の冗長ＹＳの領域）を使用してＬＩＯの分割（切離し）を行い、また、ダミーセルとして配置した片方のセルをＬＩＯ分割用セルとし、もう一方をＹＳアドレッシング構成維持のためにダミーセルとしたので、これにより、８ビットプリフェッチを実現するためにＬＩＯをＭＡＴ上で分割できると共に、奇数救済が選択でき、１チップ当りのＲｏｗおよびＣｏｌのＦｕｓｅの本数差を小さくできる。また、ＳＡ（センスアンプ）のレイアウト形状は従来のＤＤＲ２と同様のサイズにし、アドレッシング構成を維持したまま冗長ＹＳを配置することができる。
すなわち、上記構成による半導体記憶装置では、１ＧＤＤＲ３では８ビットプリフェッチが必要なため、３つのＭＡＴの内の真ん中のＭＡＴ上でＬＩＯ分割をする。このために、冗長ＹＳの一部を使用して、ＬＩＯを分割する。
これにより、ＤＤＲ２の３ＭＡＴ方式においてＬＩＯをＭＡＴ上で分割でき、ＤＤＲ３の８ビットプリフェッチを実現することができる。

また、一例としての半導体記憶装置は、前記冗長ＹＳの２本のＹＳの領域を使用して、１本の分割ＹＳと１つのＬＩＯ分割用セル（１分割ＹＳ＋１ＬＩＯ分割用セル）とでダミー用の第１のＹＳを構成し、１本のダミーＹＳと１つのダミーセル（１ダミーＹＳ＋１ダミーセル）とでダミー用の第２のＹＳを構成し、前記分割されたＬＩＯに対応するＭＡＴの領域（３ＭＡＴ／２）ごとに、奇数本の冗長ＹＳが配置されたこと、を特徴とする。
上記構成による半導体記憶装置では、奇数本のＹＳ分割はレイアウト都合で不可能なため、２本のＹＳ領域を使用する。この場合に、「１分割ＹＳ+１ＬＩＯ分割用セル」と「１ダミーＹＳ+１ダミーセル」の２種類のＹＳを作成し、分割されたＬＩＯに対応するＭＡＴの領域（３ＭＡＴ／２）ごとに奇数本の冗長ＹＳを配置する。
これにより、ＬＩＯを２分割できると共に、冗長ＹＳを奇数本にした場合にアドレッシング構成が崩れてしまうのを回避することができる。また、冗長ＹＳの奇数救済が選択できるようになり、１チップ当りの、Ｒｏｗ・ＣｏｌｕｍｎのＦｕｓｅの本数差を小さくできる。

また、一例としての半導体記憶装置は、前記２分割されたＬＩＯに対応するＭＡＴの領域（３ＭＡＴ／２）ごと配置される冗長ＹＳが５本であること、を特徴とする。
上記構成による半導体記憶装置では、３ＭＡＴに対し、５本の冗長ＹＳと１分割用ＹＳ、および５本の冗長ＹＳと１ダミーＹＳを配置する。
これによりＬＩＯを２分割できると共に、冗長ＹＳを奇数本にすることができる。また、アドレッシング構成が崩れてしまうのを回避することができる。

また、一例としての半導体記憶装置は、前記半導体記憶装置が、１Ｇ（ギガ）のメモリ容量を持つＤＤＲ３のＤＲＡＭである１ＧＤＤＲ３であること、を特徴とする。
これにより、従来のＤＤＲ２の半導体記憶装置（ＳＤＲＡＭ等）の３ＭＡＴ方式を使用してＬＩＯ分割を行うことができ、ＤＤＲ３における８ビットプリフェッチを実現することができる。

また、一例としての半導体記憶装置は、前記１ＧＤＤＲ３は、６４Ｍビットの記憶容量を持つメモリバンクを１６個配置して構成され、前記１バンクは、前記分割されたＬＩＯに対応するＭＡＴの領域（３ＭＡＴ／２）が、ワード線方向、およびビット線方向にそれぞれ１６個ずつ平面的に配列されて構成され、前記平面的に配列されたＭＡＴの領域（３ＭＡＴ／２）のうちのワード線方向に配列されたＭＡＴの領域（３ＭＡＴ／２）を単位として、それぞれに３本の冗長ＷＬ（ワード線）を備えるように救済仕様（３×１６本／６４Ｍビット）が設定され、前記平面的に配列されたＭＡＴの領域（３ＭＡＴ／２）のうちのビット線方向に配列されたＭＡＴの領域（３ＭＡＴ／２）を単位として、それぞれに、５本の冗長ＹＳを備えるように救済仕様（５本／４Ｍビット）が設定され、たことを特徴とする。
上記構成による半導体記憶装置では、Ｒｏｗ側の救済仕様を「４８Ｒ／６４Ｍ（６４Ｍビットあたり、３×１６本の冗長ＷＬ）」、Ｃｏｌ側の救済仕様を「５Ｃ／４Ｍ（４Ｍビットあたり、５本の冗長ＹＳ）」とする。
これにより、ＲｏｗリダンダンシＦｕｓｅエリア、およびＣｏｌリダンダンシＦｕｓｅエリアを抱き合わせで構成する場合に、奇数本での救済本数を選択することで、Ｒｏｗ側とＣｏｌ側のＦｕｓｅ本数の差が小さくなるように調整できる。

また、一例としてのＬＩＯ分割方法は、メモリセルアレイが複数のＭＡＴを配列して構成されると共に、ワード線方向に連続して配置された３つのＭＡＴ単位に複数の冗長ＹＳが配置される半導体記憶装置におけるＬＩＯ分割方法であって、前記３つのＭＡＴのうちの真ん中に位置するＭＡＴ上において、前記冗長ＹＳを構成するために必要な偶数本の冗長ＹＳの一部の領域を使用して、前記３つのＭＡＴのＳＡ（センスアンプ）部に接続されたＬＩＯ（ローカルアイオー線）を２分割する手順と、前記２分割された各ＬＩＯに接続されるＹＳを同時にオンすることにより、前記３つのＭＡＴから８ビットプリフェッチを行う手順と、を含むことを特徴とする。
このＬＩＯ分割方法では、１ＧＤＤＲ３では８ビットプリフェッチが必要なため、３つのＭＡＴの内の真ん中のＭＡＴ上でＬＩＯ分割をする。このために、冗長ＹＳの一部を使用して、ＬＩＯを分割する。
これにより、ＤＤＲ２の３ＭＡＴ方式においてＬＩＯをＭＡＴ上で分割でき、ＤＤＲ３の８ビットプリフェッチを実現することができる。

たとえば、ＤＤＲ２の３ＭＡＴ方式を使用してＤＤＲ３のプリフェッチを実現することができる半導体記憶装置（半導体装置）を提供することができる。

本発明の半導体記憶装置におけるＬＩＯ切離しイメージを示す図である。 本発明の半導体記憶装置におけるＳＡ部の配置図である。 周辺配置のＦｕｓｅエリアレイアウトイメージを示す図である。 Ｆｕｓｅ本数の例を示す図である。 従来技術における１ＧＤＤＲ２のＹＳとＬＩＯの関係の第１の例を示す図である。 従来技術における１ＧＤＤＲ２のＹＳとＬＩＯの関係の第２の例を示す図である。 従来技術における１ＧＤＤＲ２のＹＳとＬＩＯの関係の第３の例を示す図である。 従来方法による構成の第１の例を示す図である。 従来方法による構成の第２の例を示す図である。 ダミーセルのみでＬＩＯ分割構成が不可能な理由を示す図である。 アドレッシング構成を維持した場合のパターン例を示す図である。 アドレッシング構成が異なる場合のパターン例を示す図である。

従来の１ＧＤＤＲ２（３ＭＡＴ方式）では４ビットプリフェッチのため、ＬＩＯ分割が不要であるが、１ＧＤＤＲ３では８ビットプリフェッチのため、ＭＡＴ上でＬＩＯ分割をする必要がある。この場合に、冗長ＹＳを構成するために必要な偶数本（例えば、６×２本）の冗長ＹＳの一部（例えば、２本）を使用して、ＬＩＯを２分割する。そして、分割されたＬＩＯに対応するＭＡＴ領域（３ＭＡＴ／２）ごとに、冗長ＹＳを奇数本（例えば、５本）にする。

図１は、本発明の半導体記憶装置におけるＬＩＯの分割方法を示す図であり、図１に示すように、３つのＭＡＴ１、ＭＡＴ２、ＭＡＴ３のうちの、真ん中に位置するＭＡＴ２上においてＬＩＯ分割を行う。すなわち、２分割された各ＬＩＯに対応するＭＡＴ領域が１．５ＭＡＴ（３ＭＡＴ／２、約２７０ｋビットのメモリ容量）になるようにする。

そして、図１に示す、各ＬＩＯに接続される２つのＹＳを同時にオンすることにより、ＢＬ（ビット線）からＬＩＯに信号を伝達して、８ビットプリフェッチを行う。

上記ＬＩＯ分割を行う場合に、ＭＡＴ２の真ん中でＬＩＯ分割を行い、左側の６冗長ＹＳを「５冗長ＹＳ＋１ＬＩＯ分割用ＹＳ」とし、右側の６冗長ＹＳを「５冗長ＹＳ＋１ダミーＹＳ」とする。このように、救済用の冗長ＹＳを奇数本（この例では５本）とするこことで、「１ＬＩＯ分割用ＹＳ+１ダミーセル」によりＬＩＯ分割を行うと共に、「１ダミーＹＳ+１ダミーセル」によりアドレッシング構成が崩れてしまうのを回避する。

なお、本発明の１ＧＤＤＲ３では、図１に示す１．５ＭＡＴ（３ＭＡＴ／２）のメモリセルブロックを、ワード線、ビット線方向にそれぞれ１６個配列したメモリバンク（６４Ｍ）を、Ｕｐｐｅｒ側／Ｌｏｗｅｒ側のそれぞれに８バンクずつ配置して構成される。

図２は、図１に示す３ＭＡＴ中の真ん中のＭＡＴ２において、中心に位置する冗長部分を示す図である。図２に示すようにＬＩＯ分割用セル１１を分割用ＹＳに割り当て、ダミーセル１２をダミーＹＳ（アドレッシング維持用のＹＳ）に割り当てる。

なお、図２に示す、ＤＤＲ３の冗長部（ＭＡＴ２）では、実際には、８０本のＹＳと、１０本の冗長ＹＳ（ＲＹＳ０Ａ〜ＲＹＳ４Ａ、ＲＹＳ０Ｂ〜ＲＹＳ４Ｂ）と、分割用ＹＳと、ダミーＹＳの合計９２本で構成されているが、図２に示すＹＳは、冗長部におけるＬＩＯ切離し（分割）の説明のために冗長ＹＳ（ＲＹＳ０Ａ〜ＲＹＳ４Ａ、ＲＹＳ０Ｂ〜ＲＹＳ４Ｂ）の付近のものだけを示している。

（ＲＯＷ／ＣＯＬＵＭのＦｕｓｅ本数調整の説明）
また、Ｒｏｗ／ＣｏｌのＦｕｓｅを抱き合わせ構成でＦｕｓｅエリアを構成するため、Ｒｏｗ側とＣｏｌ側のＦｕｓｅ本数を揃えるには、奇数本での救済本数選択も必要となることがある（偶数本数選択の場合もある）。

上述したように、従来の３ＭＡＴ方式では、奇数本のＹＳ分割はレイアウト都合で不可能なため、偶数本の冗長ＹＳのうちの２本のＹＳ領域を使用して、「１分割ＹＳ＋１ＬＩＯ分割用セル」と、「１ダミーＹＳ＋１ダミーセル」とを作成し、奇数本の冗長ＹＳ（図２の例では５本）を構成する。

例えば、図３は、周辺領域に配置のＦｕｓｅエリアレイアウトイメージに示しており、図３に示すように、Ｒｏｗ／ＣｏｌのＦｕｓｅを抱き合わせでＦｕｓｅエリアを構成するが、Ｒｏｗ／ＣｏｌのＦｕｓｅ本数を揃えるためには、奇数本での救済本数選択も必要となることがある。

図４に示す表は冗長救済検討案の３条件を示している。救済仕様案（２）が本発明の場合である。

図４の表に示すＦｕｓｅ本数は、１ＧＤＲＡＭがＵｐｐｅｒ側とＬｏｗ側の各８ＢＡＮＫ(バンク)、すなわち１６ＢＡＮＫ（１ＢＡＮＫは６４Ｍ）で構成された場合の例である。

Ｒｏｗ側のＦｕｓｅ本数は、Ｘアドレス設定用のＦｕｓｅをアドレスＸ０−Ｘ１２に配置し、またＥｎａｂｌｅＦｕｓｅ（イネーブルフューズ）を１本として、
「（救済仕様）×（１４本：X0-X12の１３本+EnableFuseの１本）×１６（BANK）」、として求めたものである。
ここで救済仕様は、６４Ｍの１メモリバンク（Ｒｏｗ側が１６分割されている）に対して、１６の整数倍である、６４（４×１６）、４８（３×１６）、３２（２×１６）が選択される。
例えば、救済仕様６４Ｒ／６４Ｍの場合のＦｕｓｅ本数は、
「６４×１４×１６＝１４３３６」となる。

Ｃｏｌ側のＦｕｓｅ本数は、Ｙアドレス設定用のＦｕｓｅをＹ３−Ｙ９に配置し、またＥｎａｂｌｅＦｕｓｅを１本として、
「（救済仕様）×（８本：Y3-Y9の７本+EnableFuseの１本）×１６（MAT）×１６（BANK）」、として求めたものである。

例えば、救済仕様６Ｃ／４Ｍの場合のＦｕｓｅ本数は、
「６×８×１６×１６＝１２２８８」となる。
なお、救済仕様の６Ｃ／４Ｍは、４Ｍのメモリ（１．５ＭＡＴ×１６）に対して６つの冗長ＹＳを設ける意味であり、この救済仕様において、先に説明した奇数本（５本）である５Ｃ／４Ｍを選択することができる。

図４に示す仕様案（１）では、冗長に拠る救済数が多いが、ＲｏｗとＣｏｌの本数差が大きく、無駄なエリアが増える。仕様案（３）では、冗長救済可能数を減らし、Ｆｕｓｅエリアを小さく見積もった状況である。本発明の場合の仕様案（２）を選択すれば、Ｒｏｗ／ＣｏｌのＦｕｓｅ本数差は小さく出来る。本仕様案（２）により、冗長ＹＳを奇数本（５本）とし、ＭＡＴ上にてＬＩＯ分割をすることが可能となる。

以上説明したように、本発明の半導体記憶装置においては、３つのＭＡＴのうちの真ん中に配置されたＭＡＴ上において、冗長ＹＳを構成する偶数本の冗長ＹＳの一部の領域（２本の冗長ＹＳ領域）を使用してＬＩＯ切離しを行う。この場合に、ダミーセルとして配置した片方のセルをＬＩＯ分割用セルとし、もう一方をＹＳアドレッシング構成維持のためのダミーセルとする。これにより、８ビットプリフェッチを実現するためにＬＩＯをＭＡＴ上で分割できる。また、奇数救済が選択でき、１チップ当りのＲｏｗおよびＣｏｌのＦｕｓｅの本数差を小さくできる。また、ＳＡ（センスアンプ）のレイアウト形状は従来のＤＤＲ２と同様のサイズにし、アドレッシングを維持したまま冗長ＹＳを構成することができる。

以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

１１・・・ＬＩＯ分割用セル、１２・・・ダミーセル、２１、２２、２３・・・ダミーセル、ＳＡ・・・センスアンプ、ＬＩＯ・・・ローカルアイオー、ＹＳ・・・ワイ・スイッチ信号線、ＲｅｄＹＳ、ＲＹＳ０Ａ〜ＲＹＳ４Ａ・・・冗長カラム選択信号線、ＲＹＳ０Ｂ〜ＲＹＳ４Ｂ・・・冗長カラム選択信号線、ＭＡＴ１、ＭＡＴ２、ＭＡＴ３・・・メモリセルブロック

Claims (4)

1. 第２のメモリマットが第１及び第３のメモリマットの間に位置するように、ワード線方向に並んで配置された第１、第２、及び、第３のメモリマットと、
   前記第２のメモリマットのワード線方向の略中央部から前記第１のメモリマットへ延伸する第１のローカルアイオーと、
   前記第２のメモリマットの前記略中央部から前記第３のメモリマットへ延伸し、かつ、前記第２のメモリマットの前記略中央部において前記第１のローカルアイオーと電気的に切り離された第２のローカルアイオーと、
   前記第２のメモリマットに配置され、各々が前記ワード線方向に略直交するビット線方向に延伸する奇数本の第１の冗長ビット線選択用Ｙスイッチ信号線と、
   前記第２のメモリマットに配置され、各々が前記ビット線方向に延伸する奇数本の第２の冗長ビット線選択用Ｙスイッチ信号線と、
   前記第２のメモリマットの前記略中央部に、前記第１の冗長ビット線選択用Ｙスイッチ信号線と前記第２の冗長ビット線選択用Ｙスイッチ信号線とに挟まれて配置され、前記ビット線方向に延伸し、かつ、前記第１のローカルアイオーと前記第２のローカルアイオーとの間を通過する、分離用ビット線選択用Ｙスイッチ信号線と、
   前記第２のメモリマットに、前記第２の冗長ビット線選択用Ｙスイッチ信号線に対して前記分離用ビット線選択用Ｙスイッチ信号線と反対側に位置するように配置され、前記ビット線方向に延伸するダミービット線選択用Ｙスイッチ信号線と、を備えることを特徴とする半導体装置。
2. 前記第２のメモリマットに、前記第１の冗長ビット線選択用Ｙスイッチ信号線に対して前記分離用ビット線選択用Ｙスイッチ信号線と反対側に位置するように配置され、前記ビット線方向に延伸する複数の第１の通常ビット線選択用Ｙスイッチ信号線と、
   前記第２のメモリマットに、前記ダミービット線選択用Ｙスイッチ信号線に対して前記第２の冗長ビット線選択用Ｙスイッチ信号線と反対側に位置するように配置され、前記ビット線方向に延伸する複数の第１の通常ビット線選択用Ｙスイッチ信号線と、をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記分離用ビット線選択用Ｙスイッチ信号線と前記ダミービット線選択用Ｙスイッチ信号線とが、実質的に一定の第１の電位に固定されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１の電位がグランド電位であることを特徴とする請求項３に記載の半導体装置。

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