KR100548037B1 - 반도체 기억장치 - Google Patents

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KR100548037B1
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가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
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Abstract

직접 주변회로의 레이아웃 단위의 계속성을 유지해가면서 용장 메모리 셀의 중앙 배치를 실현할 수 있고, 메모리 셀과 직접 주변회로와의 종합적인 수율을 향상시킬 수 있는 반도체 기억장치이다. 계층형 워드선 구성, 다분할 비트선 구성을 이용한 64M 비트 혹은 256M 비트 DRAM으로서, 메인 로 디코더영역, 메인 워드 드라이버영역, 컬럼 디코더영역, 주변회로/본딩 패드영역, 메모리 셀 어레이, 센스 앰프영역, 서브 워드 드라이버영역,교차영역 등이 반도체 칩 상에 형성되며, 메모리 셀 어레이(15)는 정규 메모리 셀에 대해서 워드선 방향, 비트선 방향의 거의 중앙에 워드계, 컬럼계의 용장 메모리 셀이 배치되고, 이것에 인접하는 서브 워드 드라이버, 센스 앰프의 직접 주변회로도 통상의 반복 단위를 유지하여 중앙에 용장용 셀이 배치되어 있다.
메모리 셀 어레이, 센스 앰프 영역, 서브 워드 드라이버영역, 교차영역

Description

반도체 기억장치{SEMICONDUCTOR MEMORY}
본 발명은 고집적 반도체 기억장치 기술에 관한 것으로, 특히 용장 메모리 셀의 배치와, 용장 메모리 셀에 접속하는 워드 드라이버, 센스 앰프의 레이아웃 방법에 적용하는 유효한 기술에 관한 것이다.
예를 들면, 본 발명자가 검토한 기술로서, 고집적 반도체 기억장치에서는 제조 수율의 향상을 위해, 정규 메모리 셀에 더하여 소수의 용장 메모리 셀을 가지고, 정규 메모리 셀에 불량이 있는 경우는 용장 메모리 셀로 억세스를 전환하는 것이 널리 이용되고 있다.
이와 같이 정규 메모리 셀에 더하여 용장 메모리 셀을 가지는 반도체 기억장치에 관해서는, 예를 들면 특허 제 2555252호 공보에 기재되어 있는 「반도체 메모리장치」 등의 기술을 들수 있다. 이 기술은 복수의 정규 셀 어레이 블록과 복수의 용장 셀 어레이 블록을, 각 컬럼 디코더에서 공통 제어하는 정규 메모리 셀 어레이와 용장 메모리 셀 어레이를 가지고 컬럼 용장을 행하는 것이다.
본 발명자는, 상기와 같은 정규 메모리 셀에 더하여 용장 메모리 셀을 가지는 반도체 기억장치에서, 이 반도체 기억장치의 고집적화에 착안하여, 특히 용장 메모리 셀의 배치와, 이 용장 메모리 셀에 접속하는 워드 드라이버, 센스 앰프의 레이아웃 방법에 대해서 검토 하였다. 이하에서 본 발명자에 의해 검토된 내용을 도 10을 이용하여 설명한다.
도 10은 용장 메모리 셀의 배치를 나타내는 것이며, 이 용장 메모리 셀의 위치는 도 10의 (a)와 같이 정규의 메모리 셀 어레이(15)의 외주(外周)부에 놓여져 있다. 또, 이 메모리 셀 어레이(15)의 주변에는 도 10의 (b)에 나타내는 바와 같이, 메모리 셀 어레이(15)에 인접하여 센스 앰프영역(16)과 서브 워드 드라이버영역(17) 및 이들의 교차영역(18)이 배치되어 있다.
그런데, 반도체 기억장치의 고집적화에 따라, 메모리 셀은 입체화에 의해 평면 치수는 미세화 되지만, 메모리 셀에 접속되는 워드 드라이버나 센스 앰프 등의 직접 주변회로는 메모리 셀에 대응하여 평면 방향으로 축소하지 않으면 안된다. 그러나, 이들은 메모리 셀과 다르게 입체화할 수 없기 때문에 레이아웃은 용이하지 않다.
이를 위한 연구로서, 복수의 메모리 셀을 정리한 반복 피치 중에서, 이들 회로의 복수의 단위로 콘택트(contact), 스루홀(throuth hole)이나 전원, 신호배선을 공통화하여 점유면적을 축소하는 것이 널리 이용되고 있다. 예를 들면 16개의 워드선(W)에 대응하는 워드 드라이버의 레이아웃 단위나, 16개의 비트선(BL)에 대응하는 센스 앰프의 레이아웃 단위이다.
한편, 고집적화에 따라, 용장 메모리 셀의 수율도 문제가 되어 가고 있다. 그래서, 용장 메모리 셀을 제조 조건이 안정되어 있는 어레이의 중앙부에 배치하고, 용장 메모리 셀이 확실히 유지하는 것을 도모한다. 용장 메모리 셀이 확실히 유지되면, 퓨즈 설정전(前)의 그 테스트를 생략하든지, 간단한 테스트로 끝낼수 있기 때문에 전체의 테스트 시간을 단축할 수 있다.
그러나, 용장 메모리 셀의 워드선 수 또는 비트선 수가 레이아웃 단위보다 적기 때문에, 용장 메모리 셀에 관련하는 서브 워드 드라이버 또는 센스 앰프만을 특별히 레이아웃하는 것은 곤란하다. 이것은, 레이아웃 단위가 너무 작아서 전술한 바와 같이 콘택트, 스루홀이나 전원, 신호배선을 공용화할 수 없기 때문이다. 또, 반복 형상이 다르면, 이들 용장 메모리 셀용의 서브 워드 드라이버 또는 센스 앰프의 특성이나 수율에 이상을 초래할 염려가 있다.
그래서, 본 발명의 목적은 용장 메모리 셀을 메모리 셀 어레이의 중앙부에 배치하기 위한 서브 워드 드라이버나 센스 앰프의 효율적인 레이아웃 방법에 의해, 직접 주변회로의 레이아웃 단위의 계속성을 유지하면서 용장 메모리 셀의 중앙 배치를 실현할 수 있고, 메모리 셀과 직접 주변회로와의 종합적인 수율을 향상시킬 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백해 진다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
즉, 본 발명에 의한 반도체 기억장치는 용장 메모리 셀이 메모리 셀 어레이의 중앙부에 있어서도, 서브 워드 드라이버나 센스 앰프의 레이아웃은 정규 메모리 셀과 동일한 레이아웃 단위를 이용하고, 완전히 동일한 반복을 유지하면서 용장 메모리 셀의 존재에 의해 증가하는 서브 워드 드라이버나 센스 앰프는 메모리 셀 어레이의 끝에 있는 정규 메모리 셀의 관련회로로 조정한다. 또한, 용장 메모리 셀용과 정규 메모리 셀용과의 변경점은 서브 워드 드라이버나 센스 앰프의 제어신호를 치환하는 것으로서 실현하는 것이다.
이 방법을 취하면, 직접 주변회로의 레이아웃 단위의 계속성을 유지하면서 용장 메모리 셀의 중앙 배치를 실현할 수 있고, 메모리 셀과 직접 주변회로와의 종합적인 수율을 향상시킬 수 있다. 또한, 용장 메모리 셀을 외주부에 배치하는 경우에 비해서, 불량 발생률을 적게 하여 품질을 향상시킬 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해서 얻어진 효과를 간단하게 설명하면, 이하와 같다.
(1). 용장 메모리 셀을 메모리 셀 어레이의 워드선 방향과 비트선 방향과의 거의 중앙에 배치함으로써, 반도체 기억장치의 제조 프로세스 상에서, 용장 메모리 셀의 품질을 향상시킬 수 있다.
(2). 용장 메모리 셀의 중앙 배치에 있어서도, 메모리 셀에 인접하는 서브 워드 드라이버, 센스 앰프의 직접 주변회로 등의 레이아웃은 통상의 반복을 유지할 수 있기 때문에, 메모리 셀과 직접 주변회로와의 제조 수율을 향상시킬 수 있다.
(3). 상기 (1), (2)에 의해, 특히 고집적 반도체 기억장치의 레이아웃에서의 종합적인 수율을 향상시킬 수 있고, 또한 테스트 시간을 포함하여 종합적인 칩 가격을 저감할 수 있다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백하게 된다.
도 1의 (a), (b)는 본 발명의 일실시형태인 반도체 기억장치를 나타내는 레이아웃 도면과 부분확대도,
도 2는 본 실시형태의 반도체 기억장치에서의 메모리 셀 어레이와 그 주변회로를 나타내는 회로도,
도 3의 (a), (b), (c)는 메모리 셀 어레이와 직접 주변회로를 나타내는 레이아웃 도면,
도 4의 (a), (b)는 직접 주변회로의 반복 단위의 비교를 나타내는 레이아웃 도면,
도 5는 서브 워드 드라이버의 레이아웃 방법을 나타내는 설명도,
도 6 ~ 도 8은 서브 워드 드라이버를 나타내는 회로도, 평면도 및 단면도,
도 9의 (a), (b)는 센스 앰프를 나타내는 회로도와 레이아웃 도면,
도 10의 (a), (b)는 본 발명의 전제(前提)가 되는 반도체 기억장치에서의 메모리 셀 어레이와 직접 주변회로를 나타내는 레이아웃 도면이다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한 실시형태를 설명하기 위해 전체 도면에서 동일한 부재에는 동일한 부호를 붙여서, 그 반복의 설명은 생략한다.
우선, 도 1에 의해 본 실시형태의 반도체 기억장치의 구성을 설명한다.
본 실시형태의 반도체 기억장치는, 예를 들면 계층형 워드선 구성, 다분할 비트선 구성을 이용한 64M 비트 혹은 256M 비트 DRAM으로 되며, 이 메모리 칩(10)에는 메인 로 디코더영역(11), 메인 워드 드라이버영역(12), 컬럼 디코더영역(13), 주변회로/본딩 패드영역(14), 메모리 셀 어레이(15), 센스 앰프영역(16), 서브 워드 드라이버영역(17), 교차영역(18) 등이 주지(周知)의 반도체 제조기술에 의해 1개의 반도체 칩 상에 형성되어 있다. 이 도 1에 있어서는, 수평방향이 행(行)방향(워드선 방향), 수직방향이 열(列)방향(비트선 방향)이다.
이 DRAM에 있어서는, 예를 들면 도 1에 나타내는 바와 같이, 메모리 칩(10)의 행방향에서의 좌측과 우측, 열방향에서의 상측과 하측에 메모리 셀 어레이(15) 등으로 이루어지는 메모리 영역이 분할하여 배치된다. 이 좌측과 우측에 배치된 메모리 영역은 각각의 메모리 영역에 대응하는 메인 워드 드라이버영역(12)을 통해서 중앙에 배치된 메인 로 디코더영역(11)을 사이에 두고 쌍으로 배치되어 있다. 또, 상측과 하측에 배치된 메모리 영역의 중앙측에는 각각의 메모리 영역에 대응하는 컬럼 디코더영역(13)이 배치되어 있다. 또한 그 중앙부에는 주변회로/본딩 패드영역(14)으로서, 로 어드레스 버퍼, 컬럼 어드레스 버퍼, 프리 디코더, 타이밍 발생회로, 데이터 입출력회로 등이 배치되며, 또 외부 접속용의 본딩 패드가 설치되어 있다.
메모리 영역은 메모리 셀 어레이(15)의 열방향으로 센스 앰프영역(16)이 배치되며, 또 행방향으로 서브 워드 드라이버영역(17)이 배치되고, 이 센스 앰프영역(16)과 서브 워드 드라이버영역(17)과의 교차영역(18)에는 FX 드라이버(서브 워드 드라이버 구동용), 또한 센스 앰프군의 제어회로(스위치 MOS트랜지스터 등)도 배치되어 있다(도 2 참조). 이 메모리 셀 어레이(15)에 대해서, 워드선은 행방향, 비트선은 열방향으로 하고 있다. 이것과 반대의 배치라도 본 발명을 이용할 수 있는 것은 자명하다.
특히, 본 발명에 의한 실시형태의 반도체 기억장치에 있어서는, 장변 중앙의 메인 로 디코더영역(11), 메인 워드 드라이버영역(12)에서 서브 드라이버를 제어하기 위한 메인 워드선, 프리 디코더선(FXB 선)이 좌우로 출력된다. 단변 중앙은 주변회로/본딩 패드영역(14)으로, 그것과 메모리 영역과의 사이에 컬럼 디코더영역(13)이 놓여 있다. 열 선택신호선(YS)은 상측 또는 하측의 메모리 영역의 다수의 센스 앰프를 제어한다. 하나의 메모리 셀 어레이(15)의 거의 중앙에 용장 메모리 셀이 배치된다. 전부의 메모리 셀 어레이(15)에 용장 메모리 셀을 설치해도 좋고, 1개 걸러 또는 수개 걸러 설치해도 좋다. 용장 메모리 셀의 수는 수율과 칩 면적과의 트레이드 오프로 결정한다.
도 2는 메모리 셀 어레이(15)와, 그 주변회로를 단순화 한 회로도이며, 메인 로 디코더영역(11), 메인 워드 드레인영역(12), 컬럼 디코더영역(13), 메모리 셀 어레이(15), 센스 앰프영역(16), 서브 워드 드라이버영역(17), 교차영역(18) 등의 각 영역 내에 포함되는 회로와, 입력회로(51), 프리 디코더(52), 메인 앰프(61), 출력회로(62) 등이 도시되어 있다.
메모리 셀 어레이(15)는 2차원적으로 배열된 복수, 예를 들면 256 서브 워드 선 ×256 비트선 쌍의 64K 비트의 메모리 셀로 이루어지며, 메인 워드선(MWB)(B는 MW의 반전표기, 다른 신호선도 같음), 서브 워드선(SW)이 수평방향, 비트선(BL, BLB), 열 선택신호선(YS)이 수직방향으로 배치되어 있다. 워드선 구성은 계층형 워드선 방식, 센스 앰프는 2 서브 어레이 공용 방식이며, 또한 오버 드라이버방식, 즉 고속화를 위해서 센스 앰프 구동선(CSP)을 최초에는 VDD의 전압레벨로, 후에 VDL의 전압레벨로 2단계로 구동하는 방식으로 한다. 이것은 공지(IEEE Journal of Solid-State Circut, Vo1.31, No.9, Sep. 1996, " A29-ns 64-Mb DRAM with Hierarchical Array Architecture ")의 기술이다.
메모리 셀 어레이(15)의 좌우에 인접하여 서브 워드 드라이버영역(17)이 놓여지고, 그 서브 워드 드라이버의 입력이 메인 워드선(MWB)과 프리 디코더선(FX) 이며, 그 출력이 서브 워드선(SW)이다. 센스 앰프영역(16)과 서브 워드 드라이버영역(17)과의 교차영역(18)에는 도시하는 바와 같이 센스 앰프 드라이버(도면에서는 3개의 NMOS트랜지스터이지만, 충전측은 PMOS트랜지스터를 이용해도 된다)나 로컬 IO선(LIO, LIOB)과 메인 IO선(MIO, MIOB)과의 스위치 트랜지스터(IOSW)가설치되어 있다.
또, 본 도면에서는 생략 했지만, 한층 더 고성능화를 위해서 센스 앰프 구동선(CSP, CSN), 로컬 IO선(LIO, LIOB), 메인 IO선(MIO, MIOB) 등의 프리챠지 회로나 FX 드라이버가 놓여져 있는 것도 있다. 도 2에서는 이들 외에 입력회로(51), 프리 디코더(52), 메인 워드 드라이버, 컬럼 디코더, 메인 앰프(61), 출력회로(62) 등이 있다. 또, 도 2에서 SHR 1, 2는 셰어드(shared) 센스 앰프 분리신호선, SAP 1, 2는 센스 앰프 충전신호선, SAN은 센스 앰프 방전신호선이다.
또한, 저전력화와 미세 디바이스의 고신뢰화을 위해서 내부 강압방식을 이용하고, 주변회로는 전압(VPERI)(2.5V), 메모리 셀 축적전압은 전압(VDL)(2.0V)과 전원전압(VDD)(3.3V)보다 낮은 전압을 이용한다. 입출력회로는 외부와의 인터페이스를 위해 전압(VDD)을 이용한다. 공지이지만, 메모리 셀에 전압(VDL)을 기록하기 위해서는 챠지 펌핑 동작으로 승압한 전압(VPP)이 서브 워드선(SW)의 선택 전압으로서 필요하다. 그래서, 메인 워드 드라이버나 서브 워드 드라이버의 동작 전압에는 전압(VPP)을 공급한다. 플레이트 전압(VPLT)이나 비트선 프리챠지 전압(VBLR)은 전압(VDL)의 1/2인 1.0V를 공급한다. 또, 기판 전압(VBB)은 -1.0V이다.
이 계층형 워드선 구성은, 워드선을 메인 워드선과 서브 워드선(SW)으로 계층화하고, 1조의 메인 워드선을 복수의 서브 워드선(SW)으로 공유하는 것에 의해, 메인 워드선(MW, MWB), 프리 디코더선(FX, FXB)의 금속 배선 피치를 메모리 셀의 피치보다 완화하고, 금속 배선의 제조 수율을 높일 수 있다.
이 계층형 워드선 구성에 있어서는, 행방향으로 병설하는 서브 워드선(SW)은서브 드라이버의 출력이며, 이 서브 워드 드라이버에는 메인 워드 드라이버에서 출력된 메인 워드선(MW, MWB)과, FX 드라이버에서 출력된 프리 디코더선(FX, FXB)이 입력되어, 논리동작을 행한다. 어떤 특정의 서브 워드 드라이버는 그 입력인 메인 워드선(MW, MWB)이 선택되고, 또한 열방향의 프리 디코더선(FX, FXB)이 선택되면, 서브 워드선(SW)에 하이 레벨의 전압이 출력되어, 그 서브 워드선(SW)에 접속되는 전체의 메모리 셀의 판독 동작, 기록 동작이 개시된다.
판독 동작시에는 서브 워드 드라이버에 의한 서브 워드선(SW)의 선택 및 컬럼 디코더에 의한 비트선(BL, BLB)의 선택에 의해, 메모리 셀 어레이(15) 내의 임의의 메모리 셀을 지정하여, 이 메모리 셀의 데이터는 센스 앰프로 증폭한 후에 로컬 IO선(LIO, LIOB), 메인 IO선(MIO. MIOB)으로 판독되어, 메인 앰프(61)를 통해 출력회로(62)에서 출력된다. 기록 동작시에도 동일하게, 서브 워드선(SW) 및 비트선(BL, BLB)에 의해 임의의 메모리 셀을 지정하여, 기록 회로(메인 앰프(61)에 병렬로 설치, 도 2에서는 생략)에서 데이터를 기록할 수 있다.
도 3은 본 발명에 의한 실시형태의 메모리 셀 어레이(15)와, 이것에 인접하는 센스 앰프영역(16), 서브 워드 드라이버영역(17)의 직접 주변회로와의 기본 구조를 나타내는 레이아웃 도면이다.
메모리 셀 어레이(15)는 도 3의 (a)와 같이 정규 메모리 셀에 대해서, 워드선(W) 방향의 거의 중앙에 워드계의 용장 메모리 셀이 배치되며, 또 비트선(BL) 방향의 거의 중앙에 컬럼계의 용장 메모리 셀이 배치된다. 이것에 의해, 용장 메모리 셀이 외주부에 배치되는 경우에 비해서 용장 메모리 셀의 품질이 향상한다. 이 용장 메모리 셀의 중앙 배치에 따라, 서브 워드 드라이버영역(17)의 서브 워드 드라이버(SWD), 센스 앰프영역(16)의 센스 앰프(SA)의 배치도 연구되어 있다.
예를 들면, 서브 워드 드라이버(SWD)는 도 3의 (b)와 같이 반복 단위는 용장 메모리 셀이 있는 중앙부도 일정하게 하고, 용장 메모리 셀에 의한 서브 워드 드라이버(SWD)의 증가는 메모리 어레이(15)의 끝에 반복 단위보다 작고, 예를 들면 절반 크기의 레이아웃을 추가한다. 이 도면에서는 중앙부의 정규 서브 워드 드라이버 셀과 용장 서브 워드 드라이브 셀을 합친 반복 단위는 인접하는 반복 단위와 동일하다. 추가 셀은 정규 서브 워드 드라이버 셀을 위한 것이며, 그 경계의 구조는 다른 것과 동일하다. 또 양단부에는 단(端)처리 셀이 배치된다.
또, 센스 앰프(SA)도 서브 워드 드라이버(SWD)와 동일하고, 도 3의 (c)와 같이 정규 센스 앰프만의 반복 단위에 인접하여 중앙부에는 정규 센스 앰프 셀과 용장 센스 앰프 셀을 합친 반복 단위가 배치되며, 메모리 셀 어레이(15)의 끝에는 절반 크기의 정규 센스 앰프 셀에 의한 추가 셀, 또한 단처리 셀이 양단부에 배치된다. 이와 같이 하여 용장 메모리 셀에 접속되는 직접 주변회로(서브 워드 드라이버(SWD), 센스 앰프(SA))는 특별한 레이아웃을 행하지 않고, 동일한 반복 중에 실현할 수 있다.
도 4는 서브 워드 드라이버, 센스 앰프의 직접 주변회로의 반복 방법의 단위를 나타내는 레이아웃 도면이다. 도 4의 (b)는 본 발명의 실시형태에서의 반복 방법을 나타내며, 이것에 대응하는 비교예를 도 4의 (a)에 나타낸다.
여기서는, 유닛(unit 1)은 16회의 반복 단위이다. 유닛(unit 2)은 이것보다 작은 레이아웃 단위로 메모리 셀 어레이(15) 중에 1회만 사용한다. (N)은 정규 메모리 셀 관련회로, (R)은 용장 메모리 셀 관련회로이다. 단처리 셀은 어느 경우라도 필요하며, 이것은 콘택트의 절반의 추가, 웰의 급전(給電), 배선의 접속 등 때문이다.
이 2개의 도면은 어느 것이라도 메모리 셀 어레이(15)의 중앙에 용장 메모리 셀을 배치하는 것을 상정하고 있다. 도 4의 (a)의 비교 예에서는 유닛 1은 정규 메 모리 셀 관련회로의 레이아웃이다. 유닛 2는 용장 메모리 셀 관련회로의 레이아웃 이다. 유닛 2를 유닛 1의 반복 중에 끼워 들게 레이아웃을 하는 것은 어렵다. 그 이유는 유닛2의 규모가 너무 작아서 부품의 공용화에 의한 효율적인 레이아웃을 할 수 없기 때문이다.
이것에 대해서, 본 실시형태에서는 도 4의 (b)와 같이 유닛 1의 반복을 용장 메모리 셀용을 포함하고 유지하면서, 용장 메모리 셀에 의한 회로 증가분은 끝에 유닛 2를 설치하는 것에 의해 행한다. 끝에 있는 유닛 2는 유닛 1과의 경계에서는 통상의 유닛 1끼리의 경계와 동일한 형상으로 이루어진다. 중앙의 #9의 유닛 1의 절반은 용장용, 절반은 정규용이다.
도 5는 도 3, 도 4의 본 발명의 개념을 서브 워드 드라이버의 레이아웃에 적용한 실시형태이다.
메모리 셀 어레이(15)는 256개의 정규 서브 워드선과 8개의 용장 서브 워드선을 가지는 것으로 한다. 1개의 서브 워드 드라이버는 1개의 메인 워드선(MWB)과 도시되어 있지 않은 8개의 프리 디코더선 중 1개로 논리처리를 행하고, 1개의 서브 워드선을 출력한다. 이 서브 워드 드라이버의 레이아웃 단위의 유닛(unit 1)은 메인 워드선(MWB 0, 1) 2개를 입력으로 하고, 4개의 프리 디코더선과 논리처리를 행하며, 서브 워드선의 8개를 출력하는 회로이다. 유닛(unit 2)은 메인 워드선(MWB) 1개를 입력으로 하고, 4개의 프리 디코더선과 논리처리를 행하며, 서브 워드선의 4개를 출력하는 회로이다.
단지, 유닛 1은 메모리 셀의 16 워드선분, 유닛 2는 8 워드선분의 폭으로 레 이아웃하면 된다. 이것은 메모리 셀 어레이(15)에 인접하는 2개의 서브 워드 드라이버영역(17)에서 서브 워드선이 서로 틀린 메모리 셀 어레이(15) 상에 배치되기 때문이다.
#9의 유닛 1에서는 용장용 메인 워드선(RMWB)과 정규용 메인 워드선(MWB16)이 입력된다. 이것은 그 외의 유닛 1과는 2개 중의 1개의 정규용 메인 워드선(MWB)이 용장용 메인 워드선(RMWB)으로 치환되었을 뿐이다. #17의 유닛 2는 정규용 메인 워드선(MWB31)을 입력으로 하고, 4개의 정규 서브 워드선을 출력한다. #16의 유닛 1과 #17의 유닛 2와의 경계의 레이아웃 구조는 통상의 유닛 1끼리의 경계 레이아웃과 동일하다.
도 6 ~ 도 8은 서브 워드 드라이버의 회로도와 레이아웃의 평면도 및 단면도 이다. 도 6의 회로도는 4개의 서브 워드선분을 나타내고, 또 도 8의 단면도는 도 7의 평면도에 대한 게이트 하부의 단면 구조도이다.
도 7에서, 1점 쇄선으로 둘러쌓인 레이아웃 단위가 도 5의 유닛 1에 해당한다. MWBn과 MWBn+1이 메인 워드선, FXBm이 프리 디코더선이다. 특히, 본 발명에 있어서는, 정규용의 메인 워드선(MWBn, MWBn+1)을 용장용 메인 워드선(RMWB)으로 바꾸어 놓으면 용장 메모리 셀용 서브 워드 드라이버가 된다.
서브 워드 드라이버는 예를 들면 도 6과 같이, 1개의 PMOS트랜지스터와 2개의 NMOS트랜지스터로 이루어지며, 메인 워드선(MWB)이 로(low), 프리 디코더선(FXB)이 로(low), 프리 디코더선(FX)이 하이(high)일때, 서브 워드선(SW)은 하이 레벨(VPP)의 선택상태로 된다. 이 형식의 서브 워드 드라이버에서는 프리 디코더선(FXB, FX)은 항상 상보의 전위관계를 필요로 한다.
이 서브 워드 드라이버의 레이아웃에서는 도 7과 같이 8개의 서브 워드선(SW0 ~ SW14)(짝수 번호)이 출력되어 있는 것을 나타내지만, 도시하지 않는 좌우 인접의 서브 워드 드라이버에서도 서로 번갈아 8개의 서브 워드선(SW1 ~ SW15)(홀수 번호)이 배선되기 때문에, 합쳐서 16개의 서브 워드선(SW0 ~ SW15)이 이 도면에서 종(縱)치수의 중간에 배치된다.
도 7의 횡(橫)방향에, 메탈 2층(M2)의 메인 워드선(MWB)과 메탈 1층(M1)의 서브 워드선(SW)이 뻗어 있고, 종방향에는 메탈 3층(M3)의 프리 디코더선(FX)과 전원선(VPP, VSS)이 놓여져 있다. 서브 워드 드라이버 내의 소스/드레인 인출은 메탈 1층(M1)으로 행한다. 비트선 층을 소자간 접속에 사용하면 메탈은 3층이 아니라, 2층이라도 가능하다. 서브 워드 드라이버의 좌우 양단에서 서브 워드선 출력은 메탈1층(M1)에서 게이트층(FG)으로 변환하고, 메모리 셀 어레이(15)에 보내진다.
또, 도 8의 서브 워드 드라이버의 단면도에 나타내는 바와 같이, 서브 워드 드라이버는 P형 반도체 기판(P-Sub) 상에 떠있다. (a)는 DWELL 분리구조, (b)는 DWELL 비분리구조, (a)의 트리플 웰 구조는 메모리 셀 어레이(15)와 서브 워드 드라이버의 경계에서 분리영역이 필요하다. 서브 워드 드라이버의 N웰 영역(NW)에는 전압(VPP)을 인가하고, NMOS의 P웰 영역(PW)에는 P-Sub와 동일한 0V, 메모리 셀 어레이(15)의 P웰(PW)에는 부전압(VBB)을 인가한다. (b)의 트리플 웰 구조는 메모리 셀 어레이(15)와 서브 워드 드라이버를 DW 상에 형성하기 때문에, 분리영역은 불필요하다. 서브 워드 드라이버와 메모리 셀 어레이(15)의 PW에는 부전압(VBB)을 인가 한다.
이 메모리 셀 어레이(15)의 트리플 웰 구조는 서브 워드 드라이버나 센스 앰프 등의 주변회로에서 메모리 셀으로의 잡음 방지, MOS 트랜지스터의 고성능화(주변회로의 P웰의 웰 바이어스 0V에 의해 단채널 MOS가 이용 가능), P-Sub로의 0V 인가에 의한 정전 보호강화의 수단으로서 64M 비트 이후의 DRAM에서 널리 이용되고 있다.
도 9는 도 3, 도 4의 본 발명의 개념을 적용한 센스 앰프의 회로도와 레이아웃 도면이다.
이 센스 앰프는 도 9의 (a)와 같이 인접하는 메모리 셀에서 센스 앰프를 공유하는 셰어드 방식을 채용하고 있고, 증폭을 행할 시에는 선택 메모리 셀측의 셰어드선(SHR)의 신호를 전압(VPP)으로 하고, 비선택 메모리 셀측의 셰어드 센스 앰프 분리 신호선(SHR)의 신호를 0V로 하여 컷 MOS 트랜지스터에 의해 비트선(BL, BLB)을 센스 앰프로부터 분리한다. PCB는 비트선 프리챠지 신호선, VBLR은 비트선 프리챠지 전압, CSP, CSN은 센스 앰프 구동선, IO1, IO2, IO1B, IO2B는 IO선, 실제로는 로컬 IO선이다.
센스 앰프의 레이아웃은 도 9의 (b)와 같이 센스 앰프(SA)의 4개를 레이아웃의 기본 반복 단위(유닛 1)로 한다. 2개의 열 선택신호선(YS)과 전원선 또는 신호선(PS)의 1개와 3개의 메탈 3층(M3)의 신호선을 포함한다. 열 선택신호선(YS)은 센스 앰프로 이용되지만, 전원선 또는 신호선(PS)은 센스 앰프 상을 지나가는 선일 뿐이다. 1개의 열 선택신호선(YS)은 2개의 센스 앰프(SA)를 제어한다. 4개의 센스 앰프(SA)의 폭에 3개의 메탈3층(M3)의 선을 배치한다. 따라서, 4개의 센스 앰프(SA)를 하나의 레이아웃 단위로 하는 것이 적당하다.
용장 메모리 셀용의 센스 앰프(SA)가 중앙에 2개 있을 때에는, 도시하는 바와 같이 용장 메모리 셀용의 센스 앰프(SA) 2개와 정규의 센스 앰프(SA) 2개를 정리하는 것에 의해 동일한 반복을 유지해가면서, 1개의 열선택 신호선(YS)을 용장용의 열 선택신호선(RYS)으로 치환한다. 만약, 해칭 부분만을 특별히 레이아웃 하려고 하면, 메탈 3층(M3)의 상호 관계가 허물어져 버리고, 메탈 3층(M3)의 스페이스가 부족한 상태가 된다. 용장용의 센스 앰프(SA)가 증가한만큼, 끝에 절반의 폭의 센스 앰프(SA)의 레이아웃(유닛 2)을 추가한다. 이 추가는 끝이기 때문에 어렵지는 않다.
따라서, 본 실시형태의 반도체 기억장치에 의하면, 용장 메모리 셀을 메모리 셀 어레이(15)의 거의 중앙에 배치함과 동시에, 이것에 인접하는 서브 워드 드라이버, 센스 앰프의 직접 주변회로를 통상의 반복 단위를 유지하여 배치할 수 있기 때문에, 용장 메모리 셀의 품질을 향상시킬 수 있고, 또한 메모리 셀 어레이(15)와 직접 주변회로와의 제조 수율을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
이상과 같이, 본 발명에 관한 반도체 기억장치는, 고집적 반도체 기억장치, 특히 용장 메모리 셀의 배치와, 용장 메모리 셀에 접속하는 워드 드라이버, 센스 앰프의 레이아웃 방법에 적용하여 유용한, 64M 비트 혹은 256M 비트 DRAM 또는 싱크로너스 DRAM의 반도체 기억장치에 유용하며, 또한 다른 비트 수보다 고집적화의 DRAM이나, SRAM, RAM, ROM, PROM, EPROM, EEPROM 등의 다른 반도체 기억장치에 대해서도 널리 적용할 수 있다.

Claims (12)

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  3. 삭제
  4. 복수의 메모리 셀을 워드선 방향과 비트선 방향으로 2차원적으로 배치한 메모리 셀 어레이에서, 상기 복수의 메모리 셀은 대부분의 정규 메모리 셀과 소수의 용장 메모리 셀로 이루어지며, 상기 정규 메모리 셀에 불량이 있는 경우는 상기 용장 메모리 셀로 동작을 전환하는 기능을 상기 메모리 셀 어레이 밖의 주변회로에 구비하여 이루어지는 반도체 기억장치에 있어서,
    상기 용장 메모리 셀은 상기 워드선 방향과 상기 비트선 방향과의 거의 중앙부에 배치하고, 상기 용장 메모리 셀에 접속되는 워드 드라이버나 센스 앰프의 레이아웃 단위는 용장 메모리 셀용과 정규 메모리 셀용을 합친 것이며, 또 상기 정규 메모리 셀용의 레이아웃 단위와 동일한 치수이고, 상기 워드 드라이버 또는 상기 센스 앰프의 제어 입력만을 정규용과 용장용으로 바꾸어 넣고,
    상기 워드 드라이버는 계층형 워드선 방식의 서브 워드 드라이버이며, 하나의 레이아웃 단위는 복수의 메인 워드선을 입력으로 하고, 상기 용장 메모리 셀에 접속하는 서브 워드 드라이버를 포함하는 레이아웃 단위에서는 1개의 메인 워드선을 용장 메인 워드선 신호로 바꾸어 넣는 것만이 상기 정규 메모리 셀용의 레이아웃 단위와 다른 것이며,
    상기 센스 앰프는 복수의 센스 앰프와 이것을 제어하는 복수의 열 선택신호선과 기타 제어선 또는 전원선을 포함하여 하나의 레이아웃 단위로 하고, 상기 용장 메모리 셀에 접속하는 센스 앰프의 레이아웃 단위에서는 1개의 열 선택신호선을 용장 열 선택신호선으로 바꾸어 넣는 것만이 상기 정규 메모리 셀용의 레이아웃 단위와 다른 것이고,
    상기 반도체 기억장치는 고집적의 DRAM인 것을 특징으로 하는 반도체 기억장치.
  5. 메모리 셀 어레이 내의 제1 영역에 배치된 복수의 제1 워드선과;
    상기 메모리 셀 어레이 내의 제2 영역에 배치된 복수의 제2 워드선과;
    상기 메모리 셀 어레이 내의 상기 제1 영역과 상기 제2 영역과의 사이에 마련된 복수의 제3 워드선과;
    상기 제1 워드선에 접속된 제1 구동회로와;
    상기 제2 워드선에 접속된 제2 구동회로; 및
    상기 제3 워드선에 접속된 제3 구동회로를 구비하며,
    상기 제1 구동회로, 상기 제2 구동회로 및 상기 제3 구동회로의 각각은 공통 레이아웃을 가지는 유닛이고,
    상기 제1 워드선 및 상기 제2 워드선은 정규 워드선(normal word line)이고,
    상기 제3 워드선 중 일부는 용장 워드선(redundant word line)이고, 상기 제3 워드선 중 나머지는 정규 워드선인 것을 특징으로 하는 반도체 기억장치.
  6. 제 5항에 있어서,
    상기 메모리 셀 어레이 내의 제4 영역에 배치된 복수의 제4 워드선과;
    상기 제4 워드선에 접속된 제4 구동회로를 더 구비하며,
    상기 제4 워드선은 정규 워드선이고,
    상기 제4 구동회로는 상기 각 유닛의 크기보다 작고,
    상기 제4 영역은 상기 메모리 셀 어레이의 한쪽 끝(end side)에 위치하고,
    상기 제3 영역은 상기 메모리 셀 어레이의 중앙부에 위치하는 것을 특징으로 하는 반도체 기억장치.
  7. 메모리 셀 어레이 내의 제1 영역에 배치된 복수의 제1 워드선과;
    상기 메모리 셀 어레이 내의 제2 영역에 배치된 복수의 제2 워드선과;
    상기 제1 영역과 상기 제2 영역과의 사이에 마련되고, 상기 메모리 셀 어레이의 중앙부에 위치하는 복수의 제3 워드선과;
    상기 제1 워드선에 접속된 제1 구동회로와;
    상기 제2 워드선에 접속된 제2 구동회로; 및
    상기 제3 워드선에 접속된 제3 구동회로를 구비하며,
    상기 제1 구동회로, 상기 제2 구동회로 및 상기 제3 구동회로의 각각은 공통 레이아웃을 가지는 유닛이고,
    상기 제3 워드선 중 일부는 용장 워드선이고, 상기 제3 워드선 중 나머지는 정규 워드선이고,
    상기 제1 워드선, 상기 제2 워드선 및 상기 제3 워드선 중 일부는 상기 용장 워드선으로 교체될 수 있는 것을 특징으로 하는 반도체 기억장치.
  8. 메모리 셀 어레이 내의 제1 영역에 배치된 복수의 제1 비트선(bit line)과;
    상기 메모리 셀 어레이 내의 제2 영역에 배치된 복수의 제2 비트선과;
    상기 메모리셀 어레이 내의 상기 제1 영역과 상기 제2 영역과의 사이에 마련된 복수의 제3 비트선과;
    상기 제1 비트선에 접속된 제1 센스회로(sense circuit)와;
    상기 제2 비트선에 접속된 제2 센스회로; 및
    상기 제3 비트선에 접속된 제3 센스회로를 구비하며,
    상기 제1 센스회로, 상기 제2 센스회로 및 상기 제3 센스회로의 각각은 공통 레이아웃을 가지는 유닛이고,
    상기 제1 비트선 및 상기 제2 비트선은 정규 비트선이고,
    상기 제3 비트선 중 일부는 용장 비트선이고, 상기 제3 비트선 중 나머지는 정규 비트선인 것을 특징으로 하는 반도체 기억장치.
  9. 제 8항에 있어서,
    상기 메모리 셀 어레이 내의 제4 영역에 배치된 복수의 제4 비트선; 및
    상기 제4 비트선에 접속된 제4 센스회로를 더 구비하며,
    상기 제4 비트선은 정규 비트선이고,
    상기 제4 센스회로는 상기 각 유닛의 크기보다 작고,
    상기 제4 영역은 상기 메모리 셀 어레이의 한쪽 끝에 위치하고,
    상기 제3 영역은 상기 메모리 셀 어레이의 중앙부에 위치하는 것을 특징으로 하는 반도체 기억장치.
  10. 메모리 셀 어레이 내의 제1 영역에 배치된 복수의 제1 비트선과;
    상기 메모리 셀 어레이 내의 제2 영역에 배치된 복수의 제2 비트선과;
    상기 제1 영역과 상기 제2 영역과의 사이에 마련되고, 상기 메모리 셀 어레이의 중앙부에 위치하는 복수의 제3 비트선과;
    상기 제1 비트선에 접속된 제1 센스회로와;
    상기 제2 비트선에 접속된 제2 센스회로; 및
    상기 제3 비트선에 접속된 제3 센스회로를 구비하며,
    상기 제1 센스회로, 상기 제2 센스회로 및 상기 제3 센스회로의 각각은 공통 레이아웃을 가지는 유닛이고,
    상기 제3 비트선 중 일부는 용장 비트선이고, 상기 제3 비트선 중 나머지는 정규 비트선이고,
    상기 제1 비트선, 상기 제2 비트선 및 상기 제3 비트선 중 일부는 상기 용장 비트선으로 교체될 수 있는 것을 특징으로 하는 반도체 기억장치.
  11. 메모리 셀 어레이 내의 제1 방향으로 연재하는 복수의 제1 워드선과;
    상기 메모리 셀 어레이 내의 상기 제1 방향으로 연재(extend)하는 복수의 제2 워드선과;
    상기 메모리 셀 어레이 내의 상기 제1 워드선과 상기 제2 워드선과의 사이에 마련된 복수의 제3 워드선과;
    상기 제1 워드선에 접속된 제1 구동회로와;
    상기 제2 워드선에 접속된 제2 구동회로와;
    상기 제3 워드선에 접속된 제3 구동회로와;
    상기 메모리 셀 어레이 내의 상기 제1 방향과 교차하는 제2 방향으로 연재하는 복수의 제1 비트선과;
    상기 메모리 셀 어레이 내의 상기 제2 방향으로 연재하는 복수의 제2 비트선과;
    상기 메모리 셀 어레이 내의 상기 제1 비트선과 상기 제2 비트선과의 사이에 마련된 복수의 제3 비트선과;
    상기 제1 비트선에 접속된 제1 센스회로와;
    상기 제2 비트선에 접속된 제2 센스회로; 및
    상기 제3 비트선에 접속된 제3 센스회로를 구비하며,
    상기 제1 구동회로, 상기 제2 구동회로 및 상기 제3 구동회로의 각각은 공통 레이아웃을 가지는 유닛이고,
    상기 제1 워드선 및 상기 제2 워드선은 정규 워드선이고,
    상기 제3 워드선 중 일부는 용장 워드선이고, 상기 제3 워드선 중 나머지는 정규 워드선이고,
    상기 제1 센스회로, 상기 제2 센스회로 및 상기 제3 센스회로의 각각은 공통 레이아웃을 가지는 유닛이고,
    상기 제1 비트선 및 상기 제2 비트선은 정규 비트선이고,
    상기 제3 비트선 중 일부는 용장 비트선이고, 상기 제3 비트선 중 나머지는 정규 비트선인 것을 특징으로 하는 반도체 기억장치.
  12. 제 11항에 있어서,
    상기 메모리 셀 어레이는 반도체 기판 상의 제1 직사각영역(rectangular area) 내에 형성되고,
    상기 제1 구동회로, 상기 제2 구동회로 및 상기 제3 구동회로는 상기 반도체 기판 상의 제2 직사각영역 내에 형성되고,
    상기 제1 센스회로, 상기 제2 센스회로 및 상기 제3 센스회로는 상기 반도체 기판 상의 제3 직사각영역 내에 형성되는 것을 특징으로 하는 반도체 기억장치.
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