JP2006270126A - 半導体集積回路装置 - Google Patents

Abstract

【課題】階層ワード線構造のＤＲＡＭ等において、ワード線選択時の低消費電力化を図りつつ、ＤＲＡＭ等の高集積化を図る。
【解決手段】半導体集積回路装置は、メインワード線及び複数のサブワード線と、複数のビット線と、メモリセルアレイと、センスアンプ列と、メインワード線駆動信号生成回路と、サブワード線駆動信号生成回路と、サブワード線非選択信号生成回路と、サブワード線駆動部とを備えている。１つのサブワード線駆動部には、Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散領域が存在し、各Ｎ型拡散領域上に各々ゲート電極を有する複数のＭＯＳトランジスタが配置されており、１つのサブワード線非選択信号回路から延びるサブワード線非選択信号用の配線が、その両側のサブワード線駆動部で共通の列に属するＮ型拡散領域の上のゲート電極に接続されている。
【選択図】図１５

Description

本発明は、半導体集積回路装置に関し、特に、大容量のダイナミック型ＲＡＭ（ランダムアクセスメモリ）などの半導体記憶装置として機能する半導体集積回路装置に関する。

従来より、半導体集積回路装置の１つとして、互いに直行して配置されている複数のワード線及びビット線と、これらのワード線及びビット線の交点に格子状に配置された多数のダイナミック型メモリセルとを含むメモリセルアレイを構成要素とするダイナミック型ＲＡＭ等の半導体記憶装置がある。ダイナミック型ＲＡＭ等の高集積化・大規模化は目覚ましく、これをさらに推進するための種々の技術が開示されつつある。

このＤＲＡＭに関する従来の技術として、例えば、特許文献１に記載されているものがある（以下、第１の従来例とする）。この第１の従来例のダイナミック型ＲＡＭにおいては、同公報の図３に示すように、互いに直行して配置されている複数のワード線及びビット線と、これらのワード線及びビット線の交点に格子状に配置された多数のダイナミック型メモリセルとを含む単位メモリセルアレイが基本構成要素となっており、この単位メモリセルアレイの両側に、単位サブワード線駆動回路を含むサブワード線駆動部が配置されている一方、単位メモリセルアレイのサブワード線駆動部が配置されている側とは異なる部位の両側に単位増幅回路を含むセンスアンプが配置されている。

そして、特許文献１の図６に例示されるように、メモリセルアレイの一方の側に（図６においては下方）、出力端子がこのメモリセルアレイの偶数番号のサブワード線に対応して配置された単位サブワード線駆動回路が設けられている。ここでは、２５６個の単位ワード線駆動回路を含むサブワード線駆動部が配置されている。また、メモリセルアレイの他方の側には（図６においては上方）、出力端子がこのメモリセルアレイの奇数番号のサブワード線に対応して配置された別の単位サブワード線駆動回路が設けられている。ここでは、２５６個の単位ワード線駆動回路を含むサブワード線駆動部が配置されている。偶数番号のサブワード線に対応した一方の側のサブワード線駆動部の２５６個のサブワード線駆動回路は４個ずつメインワード線に共通接続されており、ここではこの４個のサブワード線駆動信号ＤＸ４０，ＤＸ４２，ＤＸ４４，ＤＸ４６に順次接続されている。奇数番号のサブワード線に対応した他方の側のサブワード線駆動部の２５６個のサブワード線駆動回路も４個ずつメインワード線（主ワード線）に共通接続されており、ここではこの４個のサブワード線駆動信号ＤＸ４１，ＤＸ４３，ＤＸ４５，ＤＸ４７に順次接続されている。

よって、この第１従来例のダイナミック型ＲＡＭでは、サブメモリマットを構成する５１２本のサブワード線はその両側（図では上下）に設けられた一対のサブワード線駆動部内の対応する単位サブワード線駆動回路にそれぞれ結合されている。また、各単位サブワード駆動回路は、サブワード線の一方または他方に（同図の上下）順次交互に配置されているとともに、各８個の単位サブワード駆動回路が共通のメインワード線に順次接続されている。よって、この第１従来例においては、各単位サブワード線駆動回路はサブワード線の２倍のピッチで配置され、各メインワード線はサブワード線の８倍のピッチで配置されており、単位サブワード線駆動回路及び相補メインワード線の配線ピッチが緩和されている。

また、各単位サブワード線駆動回路の具体的な構造及び動作に関する３つの例が、特許文献１の図７，図８，図９（部分回路図及びタイミングチャート図）に開示されている。

すでに説明したように、サブワード線駆動部は、２５６個の単位サブワード線駆動回路を含んでいるが、同公報の図７に示す例においては、各単位サブワード線駆動回路は、対応するサブワード線駆動信号線−サブワード線間に介設されたＰチャンネル型ＭＯＳトランジスタと、対応するサブワード線−接地電位との間に設けられたＮチャンネル型ＭＯＳトランジスタとを含んでいる。これらのＭＯＳトランジスタのゲートは、対応するメインワード線の反転信号線つまり反転メインワード線に結合されている。また、単位サブワード線駆動回路は、サブワード線駆動信号線−サブワード線間に並列に配置され対応する非反転メインワード線に接続されるゲートを有するＮチャンネル型ＭＯＳトランジスタをさらに含んでいる。

ここで、非反転メインワード線の電位は、非選択時には接地電位ＶＳＳとなり、選択時にはワード線の活性化電位として用いられる内部昇圧電位ＶＣＨつまり＋４Ｖのような有効レベルとなる。また、反転メインワード線の電位は、非選択時には内部昇圧電位ＶＣＨとなり、選択時には接地電位ＶＳＳとなる。さらに、サブワード線駆動信号ＤＸ４０の電位は、非選択時には接地電位ＶＳＳとなり、選択時には内部昇圧電位ＶＣＨとなる。なお、内部電圧ＶＣＨは、前述のように、ダイナミック型ＲＡＭに内蔵された内部昇圧電位生成回路により電源電位ＶＣＣ例えば３．３Ｖをもとに生成され、昇圧電位４Ｖの比較的安定した電位となっている。

非反転メインワード線及び反転メインワード線の電位が無効レベルであるとき、単位サブワード線駆動回路内では、サブワード線駆動信号線−サブワード線間に介設されたＭＯＳトランジスタがともにオフ状態であり、サブワード線−接地間に介設されたＮチャンネル型ＭＯＳトランジスタがオン状態になる。このため、サブワード線の電位は、サブワード線駆動信号ＤＸ４０のレベルに関係なく接地電位ＶＳＳのような非選択レベルとなる。一方、非反転メインワード線及び反転メインワード線の電位が有効レベルになると、単位サブワード線駆動回路では、サブワード線−接地間に介設されたＮチャンネル型ＭＯＳトランジスタがオフ状態になり、代わってサブワード線駆動信号線−サブワード線間に介設されたＭＯＳトランジスタがオン状態となる。このため、サブワード線の電位は、サブワード線駆動信号ＤＸ４０の有効レベルを入力として受けて内部昇圧電位ＶＣＨとなり、その無効レベルを入力として受けて接地電位ＶＳＳとなる。

また、同公報の図８に示す例では、単位サブワード線駆動回路は、対応する非反転メインワード線−サブワード線間に介設されサブワード線駆動信号ＤＸ４０をゲートに入力として受けるＰチャンネル型ＭＯＳトランジスタと、サブワード線−接地間に並列に配置されゲートがサブワード線駆動信号線ＤＸ４０及び反転メインワード線にそれぞれ接続されるＮチャンネル型ＭＯＳトランジスタとにより構成されている。

また、同公報の図９に示す例では、単位サブワード線駆動回路は、対応する非反転サブワード線駆動信号線−サブワード線間に介設されゲートが反転メインワード線に接続されるＰチャンネル型ＭＯＳトランジスタと、サブワード線−接地間に並列に配置されゲートが反転メインワード線及び反転サブワード線駆動信号用配線にそれぞれ接続されるＮチャンネル型ＭＯＳトランジスタとによって構成されている。ここで、反転メインワード線の電位は、非選択時には内部昇圧電位ＶＣＨとなり、選択時には接地電位ＶＳＳとなる。さらに、サブワード線駆動信号は、非選択時には接地電位ＶＳＳとなり、選択時には内部昇圧電位ＶＣＨとなる。反転サブワード線駆動信号は、非選択時には内部昇圧電位ＶＣＨとなり、選択時は接地電位ＶＳＳとなる。

反転メインワード線の電位が内部昇圧電位ＶＣＨになるとき、単位サブワード線駆動回路では、サブワード線駆動信号線−サブワード線間に介設されたＰチャンネル型ＭＯＳトランジスタがオフ状態となり、サブワード線−接地間に介設されたＮチャンネル型ＭＯＳトランジスタがオン状態となる。このため、サブワード線の電位は、サブワード線駆動信号ＤＸ４０のレベルに関係なく接地電位ＶＳＳのような非選択レベルとなる。一方、反転メインワード線の電位が有効レベルになると、単位サブワード線駆動回路では、ゲートが反転メインワード線に接続されているＮチャンネル型ＭＯＳトランジスタがオフ状態になり、代わってサブワード線駆動信号線−サブワード線間に介設されたＰチャンネル型ＭＯＳトランジスタがオン状態になる。このため、サブワード線駆動信号ＤＸ４０が有効レベルである内部昇圧電位ＶＣＨの場合、反転サブワード線駆動信号は接地電位ＶＳＳとなり、反転サブワード線駆動信号をゲートに入力として受けるＮチャンネル型ＭＯＳトランジスタはオフ状態になり、サブワード線の電位はこれを入力として受けて内部昇圧電位ＶＣＨとなる。また、対応するサブワード線駆動信号が無効レベルである接地電位ＶＳＳの場合、反転サブワード線駆動信号は内部昇圧電位ＶＣＨとなり、反転サブワード線駆動信号をゲートに入力として受けるＮチャンネル型ＭＯＳトランジスタはオン状態となり、サブワード線の電位は、これを受けて接地電位ＶＳＳとなる。

上述のような構成により、階層構造の効果を充分に発揮しうるダイナミック型ＲＡＭ等を実現し、総合的にみたダイナミック型ＲＡＭ等のさらなる高速化，高集積化，大規模化ならびに低コスト化を図ろうとするものである。

また、第２の従来例として、例えば、非特許文献１に開示されているごとく、低消費電力かつ高速のダイナミックＲＡＭに有効な新しい回路手法がある。この同文献中の３．１章において、分割ワード線（階層ワード線）構成のサブデコード線（サブワード線駆動信号又は反転サブワード線）のフィッシュボーン型配置と称して低消費電力化を図る方法が提案されている。

この技術では、主ワード線（メインワード線）の配線のレイアウトピッチを緩和するために分割ワード線構成を採用しているが、サブデコード回路（サブワード線駆動回路）において主ワード線とサブデコード線が選択されると、サブワード線が活性化されるように構成されている。同文献の第５７頁の図３ｂにはフィッシュボーン型配置の例が示されている。この図からわかるように、メモりセルアレイの左側のセンスアンプ列上にはサブデコード線ＳＤＬ＜０，１＞のみが配置され、このサブデコード線ＳＤＬ＜０，１＞は、サブデコード回路との交点においてバッファリングされずに、サブデコード回路の例えば下から奇数段目のみに接続されている。また、メモりセルアレイの右側のセンスアンプ列上にはサブデコード線ＳＤＬ＜２，３＞のみが配置され、このサブデコード線ＳＤＬ＜２，３＞は、サブデコード回路との交点においてバッファリングされずに、サブデコード回路の例えば下から奇偶数段目のみに接続されている。このため、この例ではフィッシュボーン型配置の階層ワード線構造により、複数のサブデコード線が同時に駆動されることはなく、各サブデコード線が個別に駆動される。

以上の様な構成により、階層ワード線構造における低消費電力化を図ろうとするものである。
特開平８−１８１２９２号公報 『電子情報通信学会 信学技報』（ＩＣＤ９７−１５７）、１９９７年、１０月号、ｐ．５５〜５９

ところが、階層ワード線構造を採っている第１の従来例である特許文献１の図７，図８に示される構造においては、非反転メインワード線と反転メインワード線が必要となる。そして、これらの非反転メインワード線と反転メインワード線を、この例では６４組のメモリセル上に交互に配置しておく必要がある。このように非反転メインワード線と反転メインワード線とは、メモリセル上を交互に配置された非常に多くの配線により構成されているため、製造工程等においてパーティクルなどの欠陥が生成すると、設計通り配線形状が形成されず、非反転メインワード線と反転メインワード線が一部で短絡している可能性がある。しかも、これらの非反転メインワード線と反転メインワード線は、通常メタル層等の比較的低抵抗の配線層である。また、非反転メインワード線の電位は待機時には接地電位ＶＳＳである一方、反転メインワード線の電位は待機時には昇圧電位ＶＣＨであって両者の電位差は大きい。すなわち、待機時には、非反転メインワード線と反転メインワード線とが、互いに電位差が大きい状態でかつ低抵抗で短絡するため、両者間には非常に大きな電流が流れる。よって、製品の待機時における電流規格を満足できなくなったり、あるいは生成能力の低い昇圧電位生成回路の電位を設計値通りに生成できなくなるという不具合があった。

次に、第１の従来例に関する公報の図９に示される構造においては、メモリセル上には非反転メインワード線のみしか存在していないが、以下のような不具合がある。

反転メインワード線の電位は、非選択時において内部昇圧電位ＶＣＨとなり、選択時は接地電位ＶＳＳとなる。さらに、サブワード線駆動信号は、非選択時には接地電位ＶＳＳとなり、選択時には内部昇圧電位ＶＣＨとなる。反転サブワード線駆動信号は、非選択時には内部昇圧電位ＶＣＨとなり、選択時には接地電位ＶＳＳとなる。つまり、反転サブワード駆動信号は、サブワード駆動回路を非選択にすることにより、サブワード線の電位を無効レベルにするサブワード線非選択信号と考えることができる。

反転メインワード線の電位が有効レベルになると、単位サブワード線駆動回路では、ゲートが反転メインワード線に接続されたＮチャンネル型ＭＯＳトランジスタがオフ状態となり、代わってサブワード線駆動信号線−サブワード線間に介設されたＰチャンネル型ＭＯＳトランジスタがオン状態になる。このため、サブワード線駆動信号ＤＸ４０が有効レベルである内部昇圧電位ＶＣＨの場合、反転サブワード線駆動信号は接地電位ＶＳＳとなり、反転サブワード線駆動信号に接続されたＮチャンネル型ＭＯＳトランジスタはオフ状態となり、サブワード線はこれを受けて内部昇圧電位ＶＣＨとなる。また、対応するサブワード線駆動信号が無効レベルである接地電位ＶＳＳの場合、反転サブワード線駆動信号であるサブワード線非選択信号は内部昇圧電位ＶＣＨとなり、反転サブワード線駆動信号をゲートに入力として受けるＮチャンネル型ＭＯＳトランジスタはオン状態となり、サブワード線は、これを受けて接地電位ＶＳＳとなる。ここで、反転サブワード線駆動信号であるサブワード線非選択信号が昇圧電位ＶＣＨと接地電位ＶＳＳのレベルに充放電されることになる。

しかしながら、サブワード線駆動回路は一つのサブワード線駆動部において、この従来例では２５６個配置されており、この４分の１である６４個のサブワード線駆動回路が、共通の反転サブワード線駆動信号であるサブワード線非選択信号を入力として受けるようになっている。その上、一般的にも、この第１の従来例においても、例えばサブメモリマットＳＭＡ０４〜ＳＭＡ７４までの８ブロックのメモリセルマットが同時に選択されるため、そのメモリセルマットの両側の９ブロックのサブワード駆動部が同時に動作する。よって、反転サブワード線駆動信号であるサブワード線非選択信号により、少なくとも６４個×９ブロックのサブワード線駆動回路が同時に動作することになる。ところで、反転サブワード線駆動信号であるサブワード線非選択信号を入力として受けるのはＮチャンネル型ＭＯＳトランジスタのゲート電極であり、近年の微細化プロセスにおいてはゲート酸化膜の厚みが薄くなっているため、チャンネル型ＭＯＳトランジスタのゲート容量は大きな容量値となる。よって、サブワード線非選択信号を入力として受けるチャンネル型ＭＯＳトランジスタの総ゲート容量は非常に大きな値となる。

上述のように、共通のサブワード線非選択信号に接続されて同時に動作する複数のチャンネル型ＭＯＳトランジスタの総ゲート容量は非常に大きな容量であり、しかもサブワード線非選択信号が昇圧電位ＶＣＨと接地電位ＶＳＳという振幅の大きいレベルで充放電されるため、動作時の昇圧電位生成回路の消費電力は非常に大きなものとなってしまう。

また、第２の従来例の非特許文献１に記載されたような階層ワード線構造を採り、上述のようにメモリセル上に配置されているメインワード線を反転または非反転のどちらかのみとした場合、センスアンプ列上にサブワードデコード線としてサブワード線駆動信号用配線とサブワード線非選択信号用配線という２種類の信号配線を配置する必要がある。よって、メモりセルアレイの左側のセンスアンプ列上にはサブデコード線ＳＤＬ＜０，１＞として、サブワード線駆動信号用配線とサブワード線非選択信号用配線とが２対分（４本）配置され、これらの配線はサブデコード回路との交点においてバッファリングされずに、サブデコード回路の例えば下から奇数段目のみに接続される。また、メモりセルアレイの右側のセンスアンプ列上にはサブワードデコード線ＳＤＬ＜２，３＞として、サブワード線駆動信号用配線とサブワード線非選択信号用配線とが２対分（４本）配置され、これらの配線はサブデコード回路との交点においてバッファリングされずに、サブデコード回路の例えば下から奇偶数段目のみに接続されている。このため、この例ではフィッシュボーン型配置の階層ワード線構造により、１本のサブデコード線としてサブワード線駆動信号用配線とサブワード線非選択信号用配線との１対（２本）が同時に駆動される。

ところが、このフィッシュボーン型配置の階層ワード線構造においても、サブワード線駆動回路が、同一のサブワードデコード線のひとつであるサブワード線非選択信号に接続されている。その上、この従来例だけでなく一般的にも、複数ブロックのメモリセルマットが同時に選択されるため、そのメモリセルマットの両側のブロックのサブワード駆動部が同時に動作する。よって、サブデコード線から供給されるサブワード線非選択信号により、多数のブロックのサブワード線駆動回路が同時に動作することになる。上述のように、共通のサブワード線非選択信号を多くのＮチャンネル型ＭＯＳトランジスタのゲート電極で受けるようになっており、ゲート絶縁膜の厚みが薄膜化されていることから、サブワード線非選択信号を入力として受けるチャンネル型ＭＯＳトランジスタの総ゲート容量は非常に大きな値となる。しかも、サブワード線非選択信号が昇圧電位ＶＣＨと接地電位ＶＳＳとに充放電されるため、動作時の昇圧電位生成回路の消費電力は非常に大きなものとなってしまう。また、共通のサブワード線非選択信号により大きな容量値を有する多数のブロックのサブワード線駆動回路のゲートの電位を充放電する必要があるため、充電時または放電時において、電位を確定するまでに大きな遅延時間を要する。

ここで、メモリセル上に配置されているメインワード線を反転または非反転させるときの動作について、サブワード線駆動回路として一般的に用いられる特許文献１の図９の回路を想定して説明する。

例えばサブワード線選択時において、サブデコード線であるサブワード線駆動信号とサブワード線非選択信号を先に有効レベルである昇圧電位ＶＣＨにした後、仮に時間をおいて反転メインワード線の電位を有効レベルである接地電位ＶＳＳに変化させて選択されるべきサブワード線の電位を有効レベルである昇圧電位にした場合であっても、反転メインワード線の電位が昇圧電位から接地電位に遷移する時に、反転メインワード線に接続されたＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタが同時にオン状態となり、サブワード線駆動信号によって昇圧電位供給端子から接地までサブワード線駆動回路を貫通して流れる電流が生成してしまう。よって、不必要に昇圧電位生成回路の消費電力を増加させてしまうことになる。

また、逆に反転メインワード線の電位を有効レベルである接地電位ＶＳＳに変化させた後、仮に時間をおいてサブデコード線から供給されるサブワード線駆動信号とサブワード線非選択信号とを有効レベルにした場合、サブワード線駆動信号は昇圧電位まで上昇していき、サブワード線非選択信号は接地電位まで降下していく。しかし、その際、サブワード線非選択信号により大きな容量値を有する多数のブロックのサブワード線駆動回路のチャンネル型ＭＯＳトランジスタのゲートを充放電するため、充電時または放電時において、電位を確定するまでに大きな遅延時間を要する。つまり、サブワード線非選択信号を受けて動作するＮチャンネル型ＭＯＳトランジスタがオフ状態になるまで長い時間を要する。このとき、既に反転メインワード線の電位が有効レベルである接地電位ＶＳＳとなっているために、反転メインワード線に接続されたＰチャンネル型ＭＯＳトランジスタはオン状態であり、サブワード線駆動信号に応じて昇圧電位供給端子から接地までサブワード線駆動回路を貫通して流れる電流が生じる。よって、不必要に昇圧電位生成回路の消費電力を増加させてしまう。つまり、反転メインワード線とサブデコード線であるサブワード線駆動信号とサブワード線非選択信号とを、どの順番に動作させた場合においても不必要に昇圧電位生成回路の消費電力を増加させてしまうことになる。

その結果、上記第１及び第２の従来例のいずれにおいても、昇圧電位を生成するためにはその供給電荷量に比べて非常に大きな消費電荷量が必要となり、かつ、回路規模も膨大となり大きなレイアウト面積を必要とするという不具合があった。

本発明は、上記従来の問題を解決し、レイアウト設計の簡略化が可能な半導体集積回路装置を実現できるようにすることを目的とする。

本発明の第１の半導体集積回路装置は、半導体基板の上に多数のＭＯＳトランジスタと配線とを集積して構成される半導体集積回路装置であって、メインワード線及びこのメインワード線から分岐して延びる複数のサブワード線と、上記複数のサブワード線と交差するように延びる複数のビット線と、上記サブワード線及びビット線に接続されてマトリックス状に配置された複数のメモリセルを含むメモリセルアレイと、上記各ビット線に接続される複数のセンスアンプを含むセンスアンプ列と、メインワード線駆動信号を生成するためのメインワード線駆動信号生成回路と、サブワード線駆動信号を生成するためのサブワード線駆動信号生成回路と、サブワード線非選択信号を生成するサブワード線非選択信号生成回路と、上記メインワード線駆動信号生成回路，サブワード線駆動信号生成回路及び上記サブワード線非選択信号生成回路に接続されて、上記メインワード線駆動信号，サブワード線駆動信号及びサブワード線非選択信号に応じて上記各サブワード線を駆動するための複数のサブワード線駆動回路を含むサブワード線駆動部とを備え、上記半導体基板内に、上記センスアンプ列に平行な方向に沿って複数の列を構成するように並ぶ複数のＮ型拡散領域を形成し、上記１つのサブワード線駆動部に上記Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散領域を設け、上記各Ｎ型拡散領域上に各々ゲート電極を有する複数のＭＯＳトランジスタを配置して、１つのサブワード線非選択信号回路から延びるサブワード線非選択信号用の配線を、その両側のサブワード線駆動部で共通の列に属するＮ型拡散領域の上のゲート電極に接続させたものである。

これにより、各サブワード線駆動部を同じレイアウト配置にした場合、各サブワード線駆動部において、複数のサブワード線駆動信号が接続される配線の順番が共通化される。よって、各メモリセルアレイにおけるサブワード線の物理的アドレス配置が簡単化できる。

本発明の第２の半導体集積回路装置は、半導体基板の上に多数のＭＯＳトランジスタと配線とを集積して構成される半導体集積回路装置であって、メインワード線及びこのメインワード線から分岐して延びる複数のサブワード線と、上記複数のサブワード線と交差するように延びる複数のビット線と、上記サブワード線及びビット線に接続されてマトリックス状に配置された複数のメモリセルを含むメモリセルアレイと、上記各ビット線に接続される複数のセンスアンプを含むセンスアンプ列と、メインワード線駆動信号を生成するためのメインワード線駆動信号生成回路と、サブワード線駆動信号を生成するためのサブワード線駆動信号生成回路と、サブワード線非選択信号を生成するサブワード線非選択信号生成回路と、上記メインワード線駆動信号生成回路，サブワード線駆動信号生成回路及び上記サブワード線非選択信号生成回路に接続されて、上記メインワード線駆動信号，サブワード線駆動信号及びサブワード線非選択信号に応じて上記各サブワード線を駆動するための複数のサブワード線駆動回路を含むサブワード線駆動部とを備え、上記半導体基板内に、上記センスアンプ列に平行な方向に沿って複数の列を構成するように並ぶ複数のＮ型拡散領域を形成し、上記１つのサブワード線駆動部に上記Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散領域を設け、上記各Ｎ型拡散領域上に各々ゲート電極を有する複数のＭＯＳトランジスタを配置して、１つのサブワード線非選択信号回路から延びるサブワード線非選択信号用の配線を、その両側のサブワード線駆動部で互いに異なる列に属するＮ型拡散領域の上のゲート電極に接続されている。

これにより、交差領域のレイアウト構成を同じにすることが可能となるため、各交差領域を一つのセルとしてレイアウトできる。よって、半導体集積回路のレイアウト設計の簡略化が可能となる。

本発明の第１の半導体集積回路装置によれば、階層ワード線構造を有する半導体集積回路装置において、複数の列を構成するＮ型拡散領域を形成し、１つのサブワード線非選択信号回路から延びるサブワード線非選択信号用の配線を、その両側のサブワード線駆動部で共通の列に属するＮ型拡散領域の上のゲート電極に接続させることにより、各サブワード線駆動部において、複数のサブワード線駆動信号が接続される配線の順番を共通化することができ、よって、サブワード線の物理的アドレス配置の簡素化を図ることができる。

本発明の第２の半導体集積回路装置によれば、階層ワード線構造を有する半導体集積回路装置において、複数の列を構成するＮ型拡散領域を形成し、１つのサブワード線非選択信号回路から延びるサブワード線非選択信号用の配線を、その両側のサブワード線駆動部で互いになる列に属するＮ型拡散領域の上のゲート電極に接続させることにより、交差領域のレイアウト構成を共通化して各交差領域を一つのセルとしてレイアウトすることができ、よって、半導体集積回路のレイアウト設計の簡略化を図ることができる。

以下、本発明の実施形態について、図面を用いて説明する。

（半導体記憶装置全体の概略構成）
図１は、本発明の実施形態の半導体集積回路装置であるダイナミック型ＲＡＭ（半導体記憶装置）のブロック配置を示す図である。図１に示す各ブロックを構成する回路素子は、絶縁ゲート型電界効果トランジスタ（以下、チャンネル型ＭＯＳトランジスタと略記する）により構成されており、単結晶シリコンのような１個の半導体基板上に形成されるものである。以下の回路図中のチャンネル型ＭＯＳトランジスタにおいて、そのチャンネル（バックゲート）部にチャンネル型ＭＯＳトランジスタから外側に向かう矢印が示されているものはＰチャンネル型ＭＯＳトランジスタを表し、矢印の付されていないものはＮチャンネル型ＭＯＳトランジスタを表すものとする。

図１に示すように、本実施形態のダイナミック型ＲＡＭは、Ｐ型半導体基板ＰＳＵＢ上に、基本構成要素である４個の大メモリセルブロックＭＢ０〜ＭＢ３と、大メモリセルブロックＭＢ０〜ＭＢ３にそれぞれ隣接して配置された４つのメインワード線駆動回路ブロックＭＷＤＢ０〜ＭＷＤＢ３とを備えている。

ここで、大メモリセルブロックＭＢ０〜ＭＢ３は、後述するように、格子状に配置された１２８個のサブメモリセルアレイを含んでいる。そして、単位サブワード線駆動回路を含むサブワード線駆動部ＳＷＬＢと、サブワード線駆動回路に接続されるメインワード線を選択する信号であるメインワード線駆動信号を生成するメインワード線駆動回路と、サブワード線駆動回路に接続されサブワード線に選択電位を供給するサブワード線駆動信号生成回路ＷＤＧと、サブワード線駆動回路に接続され非選択にするサブワード線非選択信号生成回路ＸＷＤＧと、単位増幅回路を含むセンスアンプＳＡＢとを備えている。このサブメモリセルアレイＳＭＡの図中横方向の両側にサブワード線駆動部ＳＷＬＢを、図中縦方向の両側にセンスアンプ列をそれぞれ配置してなる部分をサブメモリブロックとする。サブワード線駆動部ＳＷＬＢとセンスアンプ列ＳＡＢとが交差する領域である交差領域に上記サブワード線非選択信号生成回路ＸＷＤＧを配置する。そして、このメモリセルアレイとその周辺部とからなるサブメモリブロックを格子状に配置する。また、マトリックス状に配置された１２８個のサブメモリセルアレイの上層には、メインワード線駆動回路により駆動されるメインワード線ＭＷＬが配置されている。なお、メモリブロックＭＢ０〜ＭＢ３と各メモリブロックを構成するサブメモリセルアレイの具体的構成及び動作ならびに配置等については、後に詳細に説明する。

以下、本実施形態のダイナミック型ＲＡＭのチップレイアウトの概要について説明する。なお、レイアウトに関する以下の説明では、対応する配置図の位置関係をもってチップ等の各配置面における上下左右を表す。

図１に示す本実施形態のダイナミック型ＲＡＭは、Ｐ型半導体基板ＰＳＵＢ上に形成され、実装構造としていわゆるＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形態を採り、インナーリードと半導体基板ＰＳＵＢを結合するためのボンディングパッドや、アドレス入力バッファ，データ出力バッファ，その他の制御回路等を含む周辺回路ＰＣは、半導体基板ＰＳＵＢの縦横の中央線に沿って設けられた十字状の領域に配置されている。さらに、半導体基板ＰＳＵＢの左上部には大メモリセルブロックＭＢ０が、その右上部には大メモリセルブロックＭＢ１が、その左下部には大メモリセルブロックＭＢ２が、その右下部には大メモリセルブロックＭＢ３がそれぞれ配置されている。また、各大メモリセルブロックＭＢ０〜ＭＢ３にそれぞれ隣接して、多数のメインワード線駆動回路を配置してなるメインワード線駆動回路ブロックＭＷＤＢ０〜ＭＷＢＤ３が配置されている。本実施形態においては、メインワード線駆動回路ブロックＭＷＤＢ０〜ＭＷＢＤ３は、半導体基板ＰＳＵＢにおける各大メモリセルブロックＭＢ０〜ＭＢ３の外側の隣接領域に配置されている。

ただし、本発明における大メモリセルブロック，メインワード線駆動回路ブロックの数や位置は、図１に示すそれらの数や位置に限定されるものではない。

（大メモリセルブロックの構成）
図２は、図１のダイナミック型ＲＡＭに含まれる大メモリセルブロックＭＢ０の本実施形態における構造を示すブロック図である。

以下、図２を参照しながら、図１に示される４つの大メモリセルブロックのうちの１つの大メモリセルブロックＭＢ０の構成について説明するが、その他のメモリブロックＭＢ１〜ＭＢ３もこれと同一の構成を有している。

図２に示すように、大メモリセルブロックＭＢ０には、１６×８のマトリックス状に配置された１２８個のサブメモリセルアレイＳＭＡ００〜ＳＭＡＦが配設されている。また、各サブメモリセルアレイＳＭＡ００〜ＳＭＡＦの周辺部は、同図の縦方向に沿って配置されたサブワード線駆動部ＳＷＬＢと、同図の横方向に沿って配置されたセンスアンプ列ＳＡＢと、サブワード線駆動部ＳＷＬＢとセンスアンプ列ＳＡＢとの交差領域ＳＤＲとに区切られている。例えば、最下行のサブメモリセルアレイ群（サブメモリセルアレイＳＭＡ００〜ＳＭＡ０７）の両端の領域と各サブメモリセルアレイＳＭＡ００〜ＳＭＡ０７同士の間の領域とには、左端から順に、８つのサブワード線駆動部ＳＷＬＢ００〜ＳＷＬＢ０８が設けられている。そして、最下行のサブメモリセルアレイ群の下側には左端から順に８つのセンスアンプ列ＳＡＢ００〜ＳＡＢ０７と９つの交差領域ＳＤＲＳＤＲ００〜ＳＤＲ０８とが交互に配置され、上側には左端から順に８つのセンスアンプ列ＳＡＢ１０〜ＳＡＢ１７と９つの交差領域ＳＤＲ１０〜ＳＤＲ１８とが交互に配置されている。また、最左端部のサブメモリセルアレイ群（サブメモリセルアレイＳＭＡ００〜ＳＭＡＦ０）の左側には下端から順に１７個のセンスアンプ列ＳＡＢ００〜ＳＡＢＧ０と１８個の交差領域ＳＤＲ００〜ＳＤＲＧ０とが交互に配置され、右側には下端から順に１７個のセンスアンプ列ＳＡＢ００〜ＳＡＢＧ０と１８個の交差領域ＳＤＲ０１〜ＳＤＲＧ１とが交互に配置されている。

また、図２には示されていないが、大メモリセルブロックＭＢ０の左側に配置されたメインワード線駆動回路から横方向に延びるメインワード線が、大メモリセルブロックＭＢ０内のサブワード線駆動部ＳＷＤ内の複数の単位サブワード線駆動回路に接続されている。そして、外部ロウアドレスに基づき、メインワード線駆動回路からメインワード線を経てサブワード線駆動部ＳＷＤＢ内の複数の単位サブワード線駆動回路を選択するように構成されている。例えば、１つのメインワード線を介して、９個のサブワード線駆動部ＳＷＬＢ２０〜ＳＷＬＢ２８内の各２個の単位サブワード線駆動回路が同時に選択される。

（サブメモリセルアレイの周辺部の構成）
次に、図２に示すサブメモリセルアレイの周辺部の構成に関する各具体例について説明する。

−第１の具体例−
まず、サブメモリセルアレイの周辺部の構成に関する第１の具体例について、図２に示す４つのメモリセルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５の周辺部を例にとって説明する。

図３は、第１の具体例に係るサブメモリセルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５及びその周辺部の構成を示す部分ブロック回路図である。ただし、他のサブメモリセルアレイの周辺部についても、これらと同じ構成を有している。

例えば、１つのサブメモリアレイＳＭＡ２４の左側及び右側にはサブワード線駆動部ＳＷＬＢ２４及びＳＷＬＢ２５が設けられ、サブメモリセルアレイＳＭＡ２４の上側及び下側にはセンスアンプ列ＳＡＢ３４及びＳＡＢ２４が配置されている。また、このサブワード線駆動部とセンスアンプ列とが交差する部分である交差領域ＳＤＲは、以下のように示されている。例えばサブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５の間、かつセンスアンプ列ＳＡＢ３４，ＳＡＢ３５の間には、交差領域ＳＤＲ３５が存在する。ここで、本具体例の場合は、各交差領域ＳＤＲにサブワード線非選択信号生成回路ＸＷＤＧが配置されており、例えば交差領域ＳＤＲ３５にはサブワード線非選択信号生成回路ＸＷＤＧ３５＜０，２＞が配置されている。ただし、サブワード線非選択信号生成回路ＸＷＤＧ３５＜０，２＞とは、ワード線非選択信号ＸＷＤ３５＜０＞及びＸＷＤ３５＜２＞など，複数の信号を扱うサブワード線非選択信号生成回路を意味する。

そして、サブメモリセルアレイＳＭＡ２４内には、図３の横方向に延びる５１２本のサブワード線ＳＷ（ＳＷ０〜ＳＷ５１１）が配置されている（図３においては、４本のサブワード線ＳＷ０〜ＳＷ３のみが示されている）。また、図示されていないが、サブメモリセルアレイＳＭＡ２４内には、図３の縦方向に延びる２５６組のビット線対ＢＩＴ，ＸＢＩＴ（ＢＩＴ０，ＸＢＩＴ〜ＢＩＴ２５５，ＸＢＩＴ２５５）が配置されている。ここで、特に明記された場合を除いて反転信号または反転信号用配線には、その名称のはじめに“Ｘ”を付すものとし、以後、ビット線対ＢＩＴ０，ＸＢＩＴ０〜ＢＩＴ２５５，ＸＢＩＴ２５５のような相補信号または相補信号用配線には、“＊ＢＩＴ０〜＊ＢＩＴ２５５”のように、“＊”を名称のはじめに付すものとする。

なお、サブワード線やビット線対の本数は、以上で説明した本数に限定されるものではないことはいうまでもない。

そして、これらのサブワード線及びビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳトランジスタからなる５１２×２５６個のダイナミック型メモリセルがマトリックス状に配置されている。これにより、本実施形態において、各サブメモリセルアレイＳＭＡ００〜ＳＭＡＦ７は、いわゆる１２８キロビットのダイナミック型の記憶容量を有し、各大メモリセルブロックＭＢ０〜ＭＢ３は、１２８キロ×１２８つまり１６メガビットの記憶容量を有し、ダイナミック型ＲＡＭは、１６メガ×４つまり６４メガビットの記憶容量を有することになる。

次に、サブワード線駆動部ＳＷＬＢ２４内には、サブメモリセルアレイＳＭＡ２４の奇数番号のサブワード線ＳＷ１，ＳＷ３，…につながる２５６個の単位サブワード線駆動回路ＳＷＤ１，ＳＷＤ３，…が設けられている。一方、サブメモリセルアレイＳＭＡ２４，ＳＭＡ２５間に配置されているサブワード線駆動部ＳＷＬＢ２５内には、サブメモリセルアレイＳＭＡ２４の偶数番号のサブワード線ＳＷ０，ＳＷ２，…につながる２５６個の単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２，…が設けられている。つまり、各単位サブワード線駆動回路ＳＷＤは、その両側で隣接する２個のサブメモリセルアレイＳＭＡの双方のメモリセルに伝達するためのサブワード線活性化信号を生成するものである。また、このことは、相隣接する２つのサブメモリセルアレイＳＭＡのサブワード線ＳＷは互いに電気的に接続されていることを意味する。

次に、各単位サブワード線駆動回路ＳＷＤへの入力信号の伝達経路び選択方法について説明する。各単位サブワード線駆動回路ＳＷＤには、メインワード線駆動信号と、サブワード線駆動信号ＷＤとサブワード線非選択信号ＸＷＤとが入力されるように構成されており、これらのメインワード線駆動信号とサブワード線駆動信号ＷＤとサブワード線非選択信号ＸＷＤとは外部から入力されたロウアドレスにより選択される。

まず、メインワード線駆動信号の伝達経路について説明する。メインワード線駆動信号は、大メモリセルブロックＭＢに隣接したメインワード線駆動回路ブロックＭＷＤＢ内のメインワード線駆動回路内で生成され、メインワード線ＭＷＬを介して大メモリセルブロックＭＢに入力されている。メインワード線ＭＷＬは、複数のサブワード線駆動部ＳＷＬＢ内の複数の単位サブワード線駆動回路ＳＷＤにそれぞれ接続されており、例えばこの具体例では、１本のメインワード線ＭＷＬ０が、サブワード線駆動部ＳＷＬＢ２４内の２個の単位サブワード線駆動回路ＳＷＤ１，ＳＷＤ３や、サブワード線駆動部ＳＷＬＢ２５内の２個の単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２など、図中横方向に並ぶ各サブワード線駆動部ＳＷＬＢ２０〜ＳＷＬＢ２７内における各２個の単位サブワード線駆動回路ＳＷＤに接続されている。つまり、１つのメインワード線ＭＷＬに単位サブワード線駆動回路ＳＷＤが２個ずつ接続されているので、１つの大メモリセルブロックＭＢにおいて、１本のメインワード線ＭＷＬに、２×９個の単位サブワード線駆動回路ＳＷＤが共通に接続されていることになる。

次に、サブワード線駆動信号ＷＤとサブワード線非選択信号ＸＷＤの伝達経路について説明する。例えば、サブワード線駆動信号ＷＤ２＜０，２＞は、周辺回路部ＰＣまたはメインワード線駆動回路内において生成される。そして、この具体例においては、サブワード線駆動信号ＷＤ２＜０，２＞用の各配線は、センスアンプ列ＳＡＢ２４，ＳＡＢ２５上にメタル層等で配線され、交差領域ＳＤＲ２５で分岐して縦方向に延びている。そして、サブワード線駆動信号ＷＤ２＜０，２＞用の各分岐配線は、サブワード線駆動部ＳＷＬＢ２５上にメタル層などで配線され、単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２にそれぞれ接続されている。例えば、別のサブワード線駆動信号ＷＤ２＜１，３＞も同様に周辺回路部ＰＣまたはメインワード線駆動回路内において生成される。そして、サブワード線駆動信号ＷＤ２＜１，３＞用の配線は、センスアンプ列ＳＡＢ２４，ＳＡＢ２５上にメタル層等で配線され、交差領域ＳＤＲ２４，ＳＤＲ２６で分岐し、このサブワード線駆動信号ＷＤ２＜１，３＞用の分岐配線は、サブワード線駆動部ＳＷＬＢ２４及びＳＷＬＢ２６上にメタル層などで配線され、単位サブワード線駆動回路ＳＷＤ１，ＳＷＤ３にそれぞれ接続されている。つまり、サブワード線駆動信号ＷＤは、大メモリセルブロックＭＢの外で生成された後、センスアンプ列ＳＡＢ上の配線と、横方向に数えて奇数番目または偶数番目すなわち１個おきの交差領域ＳＤＲで分岐する分岐配線と、サブワード線駆動部ＳＷＬＢ上の配線とを経て、単位サブワード線駆動回路ＳＷＤに入力接続されている。よって、サブワード線駆動信号ＷＤ２＜０，２＞が、図２におけるサブワード線駆動部ＳＷＬＢ２１，ＳＷＬＢ２３，ＳＷＬＢ２５，ＳＷＬＢ２７中の４個の単位サブワード線駆動回路に入力されて選択が行なわれる。また、サブワード線駆動信号ＷＤ２＜１，３＞が、図２におけるサブワード線駆動部ＳＷＬＢ２０，ＳＷＬＢ２２，ＳＷＬＢ２４，ＳＷＬＢ２６，ＳＷＬＢ２８内の５個の単位サブワード線駆動回路に入力されて選択が行なわれる。

次に、サブワード線非選択信号ＸＷＤの伝達経路について説明する。サブワード線駆動部ＳＷＬＢとセンスアンプ列ＳＡＢの各交差領域ＳＤＲ内に配置されたサブワード線非選択信号生成回路において、サブワード線駆動信号を入力としてサブワード線非選択信号ＸＷＤが生成される。図３に示す本具体例では、センスアンプ列ＳＡＢ２４上の配線から伝達されるワード線駆動信号ＷＤ２＜０，２＞が、交差領域ＳＤＲ２５内のサブワード線非選択信号生成回路ＸＷＤＧ２５＜０，２＞に入力されると、サブワード線非選択信号生成回路ＸＷＤＧ２５＜０，２＞によりサブワード線非選択信号ＸＷＤ２５＜０，２＞が生成される。このサブワード線非選択信号ＸＷＤ２５＜０，２＞用の配線は、サブワード線駆動部ＳＷＬＢ上にメタル層などで形成され、各単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２に接続されている。共通の行に沿って並ぶ交差領域群において、サブワード線非選択信号生成回路ＸＷＤＧ＜０，２＞は偶数番目の交差領域のみに配置され、サブワード線非選択信号生成回路ＸＷＤＧ＜１，３＞は奇数番目の交差領域のみに配置されている。

また、上述のように、サブワード線駆動信号ＷＤ用の配線と、サブワード線非選択信号ＸＷＤ用の配線とは、共通のサブワード線駆動部ＳＷＬＢ内に配置されている全部の単位サブワード線駆動回路ＳＷＤではなく１つおきの単位サブワード線駆動回路ＳＷＤに接続されている。よって、サブワード線駆動信号ＷＤ用の配線も、サブワード線非選択信号ＸＷＤ用の配線も、各サブワード駆動部ＳＷＬＢ内で１２８個の単位サブワード線駆動回路ＳＷＤに共通接続されている。

以上のように、メインワード線駆動信号とサブワード線駆動信号ＷＤとサブワード線非選択信号ＸＷＤとにより、各単位サブワード線駆動回路ＳＷＤの動作が制御される。この各単位サブワード線駆動回路ＳＷＤの動作の例については後述することとし、サブメモリセルアレイの周辺部の構成についての他の具体例についてさらに説明する。

本具体例によると、従来例ではサブワード線非選択信号ＸＷＤ用の配線が複数の例えば９個のサブワード線駆動部ＳＷＬＢに共通接続されていたのに対し、各交差領域ＳＤＲにサブワード線非選択信号生成回路ＸＷＤＧを配置することにより、１つのサブワード線駆動信号ＷＤによって駆動されるＭＯＳトランジスタの数が少なくなり、サブワード線駆動信号ＷＤの電位の遷移速度が速くなる。特に、サブワード線ＳＷの選択時に、このサブワード線駆動信号ＷＤの電位が高電位から低電位（接地電位）への遷移速度が速くなることで、サブワード線駆動回路ＳＷＤ内における過渡的な貫通電流を抑制することができる。この作用の詳細については後述するが、この貫通電流の抑制により、消費電力の低減効果を発揮することができる。

−第２の具体例−
次に、サブメモリセルアレイの周辺部の構成に関する第２の具体例について、図２に示す４つのメモリセルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５の周辺部を例にとって説明する。

図４は、第２の具体例に係るサブメモリセルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５及びその周辺部の構成を示す部分ブロック回路図である。ただし、他のサブメモリセルアレイの周辺部についても、これらと同じ構成を有している。ここでは、図３に示す第１の具体例との相違点のみについて説明する。

第１の具体例においては、サブワード線非選択信号生成回路ＸＷＤＧが各交差領域ＳＤＲに２個ずつ配置されていたが、第２の具体例においては、各交差領域ＳＤＲに１つのサブワード線非選択信号生成回路ＸＷＤＧのみが配置されている。具体的に説明すると、図４に示すように、交差領域ＳＤＲ２５にはサブワード線非選択信号ＸＷＤ２５＜０＞を生成するためのサブワード線非選択信号生成回路ＸＷＤＧ２５＜０＞だけが配置され、交差領域ＳＤＲ２６にはサブワード線非選択信号ＸＷＤ３５＜２＞を生成するためのサブワード線非選択信号生成回路ＸＷＤＧ３５＜２＞だけが配置され、交差領域ＳＤＲ４５にはサブワード線非選択信号ＸＷＤ４５＜０＞を生成するためのサブワード線非選択信号生成回路ＸＷＤＧ４５＜０＞だけが配置されている。そして、サブワード線非選択信号ＸＷＤ２５＜０＞用の配線は上下２個のサブワード線駆動部ＳＷＬＢ１５，ＳＷＬＢ２５に接続されており、サブワード線非選択信号ＸＷＤ３５＜２＞用の配線は上下２個のサブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５に接続されており、サブワード線非選択信号ＸＷＤ４５＜０＞用の配線は上下２個のサブワード線駆動部ＳＷＬＢ３５，ＳＷＬＢ４５に接続されている。

そして、図２の縦方向に沿った偶数番目（ｎ番目）の交差領域ＳＤＲｎ５（横方向に沿った偶数番目の交差領域の一例）にはサブワード線非選択信号ＸＷＤｎ５＜０＞の生成回路ＸＷＤＧｎ５＜０＞が配置され、縦方向に沿った奇数番目（ｍ番目）の交差領域ＳＤＲｍ５にはサブワード線非選択信号ＸＷＤｍ５＜２＞の生成回路ＸＷＤＧｍ５＜２＞が配置されている。また、図２の縦方向に沿った偶数番目（ｎ番目）の交差領域ＳＤＲｎ４（横方向に奇数番目の交差領域の一例）にはサブワード線非選択信号ＸＷＤｎ４＜１＞の生成回路ＸＷＤＧｎ４＜１＞が配置され、縦方向に沿った奇数番目（ｍ番目）の交差領域ＳＤＲｍ４にはサブワード線非選択信号ＸＷＤｍ４＜３＞の生成回路ＸＷＤＧｍ４＜３＞が配置されている。

つまり、図２の横方向に沿った偶数番目（ｘ番目）で縦方向に沿った偶数番目（ｎ番目）の交差領域ＳＤＲｎｘにはサブワード線非選択信号ＸＷＤｎｘ＜０＞の生成回路ＸＷＤＧｎｘ＜０＞が配置され、横方向に沿った偶数番目（ｘ番目）で縦方向に沿った奇数番目（ｍ番目）の交差領域ＳＤＲｍｘにはサブワード線非選択信号ＸＷＤｍｘ＜２＞の生成回路ＸＷＤＧｍｘ＜２＞が配置されている。また、図２の横方向に沿った奇数番目（ｙ番目）で縦方向に沿った偶数番目（ｎ番目）の交差領域ＳＤＲｎｙにはサブワード線非選択信号ＸＷＤｎｙ＜１＞の生成回路ＸＷＤＧｎｙ＜１＞が配置され、横方向に沿った奇数番目（ｙ番目）で縦方向に沿った奇数番目（ｍ番目）の交差領域ＳＤＲｍｙにはサブワード線非選択信号ＸＷＤｍｙ＜３＞の生成回路ＸＷＤＧｍｙ＜３＞が配置されている。本具体例における各回路及び配線の構成や信号の伝達経路は、図３に示す第１の具体例と同様である。

本具体例においては、サブワード線駆動部ＳＷＬＢとセンスアンプ列ＳＡＢが比較的小さな面積で構成されるため、両者の交差する部分にある交差領域ＳＤＲも比較的小さな面積しか確保することができないが、上述のように、交差領域ＳＤＲには１つのサブワード線非選択信号生成回路ＸＷＤＧを配置すればよいので、各交差領域ＳＤＲにレイアウトしなければならない回路を削減することができ、高集積化に適した回路構成を採ることができる。

−第３の具体例−
次に、サブメモリセルアレイの周辺部の構成に関する第３の具体例について、図２に示す４つのメモリセルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５，ＳＭＡ４４，ＳＭＡ４５，ＳＭＡ５４，ＳＭＡ５５の周辺部を例にとって説明する。

図５は、第３の具体例に係るサブメモリセルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５，ＳＭＡ４４，ＳＭＡ４５，ＳＭＡ５４，ＳＭＡ５５及びその周辺部の構成を示す部分ブロック回路図である。ただし、他のサブメモリセルアレイの周辺部についても、これらと同じ構成を有している。ここでは、図３に示す第１の具体例との相違点のみについて説明する。

第１の具体例においては、サブワード線非選択信号生成回路ＸＷＤＧが各交差領域ＳＤＲには２個ずつ配置されていたが、第３の具体例においては、第２の具体例と同様に、各交差領域ＳＤＲには１個のサブワード線非選択信号生成回路ＸＷＤＧのみが配置されている。また、各サブワード線駆動部ＳＷＬＢには、４本のサブワード線駆動信号ＷＤ用の配線が順次単位サブワード線駆動回路ＳＷＤに接続され、サブワード線非選択信号ＸＷＤも４本順次単位サブワード線駆動回路ＳＷＤに接続されている。具体的には、図５に示すように、交差領域ＳＤＲ２５にはサブワード線非選択信号ＸＷＤ２５＜０＞を生成するためのサブワード線非選択信号生成回路ＸＷＤＧ２５＜０＞だけが配置され、交差領域ＳＤＲ２６にはサブワード線非選択信号ＸＷＤ３５＜２＞を生成するためのサブワード線非選択信号生成回路ＸＷＤＧ３５＜２＞だけが配置され、交差領域ＳＤＲ４５にはサブワード線非選択信号ＸＷＤ４５＜４＞を生成するためのサブワード線非選択信号生成回路ＸＷＤＧ４５＜４＞だけが配置され、交差領域ＳＤＲ５５にはサブワード線非選択信号ＸＷＤ５５＜６＞を生成するためのサブワード線非選択信号生成回路ＸＷＤＧ５５＜６＞だけが配置されている。このサブワード線非選択信号ＸＷＤ２５＜０＞，ＸＷＤ３５＜２＞，ＸＷＤ４５＜４＞，ＸＷＤ５５＜６＞用の各配線は、それぞれ少なくとも４個のサブワード線駆動部ＳＷＬＢ２５〜５５に接続されている。

例えば、図２の横方向に数えて偶数番目の列においては、縦方向に４ブロックごとの交差領域ＳＤＲにそれぞれサブワード線非選択信号ＸＷＤ＜０，２，４，６＞を生成するためのサブワード線非選択信号生成回路ＸＷＤＧ＜０，２，４，６＞が順次配置され、横方向に数えて奇数番目の列においては、縦方向に４ブロックごとの交差領域ＳＤＲにそれぞれサブワード線非選択信号ＸＷＤ＜１，３，５，７＞を生成するためのワード線非選択信号生成回路ＸＷＤＧ＜１，３，５，７＞が順次配置されている。各回路及び配線の構成や信号伝達経路は図３に示す第１の具体例と同様である。なお、理解を容易にするために図５には示されていないが、サブワード線選択信号ＷＤは、上記第２の具体例と同様に構成されている。

本具体例によると、サブワード線駆動部ＳＷＬＢとセンスアンプ列ＳＡＢが比較的小さな面積で構成されるため、両者の交差する部分にある交差領域ＳＤＲも比較的小さな面積しか確保することができないが、上述のように、交差領域ＳＤＲには１つのサブワード線非選択信号生成回路ＸＷＤＧを配置すればよいので、各交差領域ＳＤＲにレイアウトしなければならない回路を削減することができ、高集積化に適した回路構成を採ることができる。

加えて、本具体例では、サブワード線駆動信号ＷＤの選択数を第１の具体例の２分の１から４分の１にしているため、メインワード線ＭＷＬによる選択数を減らせることができ、従ってメインワード線ＭＷＬのピッチを２倍にできる。これによりメインワード線ＭＷＬの製造工程が容易になり、メインワード線間の短絡などによる不具合が起こる確率を減少できる。

−第４の具体例−
次に、サブメモリセルアレイの周辺部の構成に関する第４の具体例について、図２に示す４つのメモリセルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５の周辺部を例にとって説明する。

図６は、第４の具体例に係るサブメモリセルアレイＳＭＡ２４，ＳＭＡ２５，ＳＭＡ３４，ＳＭＡ３５及びその周辺部の構成を示す部分ブロック回路図である。ただし、他のサブメモリセルアレイの周辺部についても、これらと同じ構成を有している。ここでは、図３に示す第１の具体例との相違点のみについて説明する。

第１の具体例においては、２つのサブワード線非選択信号生成回路ＸＷＤＧが配置される交差領域ＳＤＲのみが存在していたが、第４の具体例ではサブワード線駆動信号生成回路ＷＤＧのみが配置される交差領域ＳＤＲも設けられている。つまり、サブワード線非選択信号生成回路ＸＷＤＧを有する交差領域ＳＤＲと、サブワード線駆動信号生成回路ＷＤＧを有する交差領域ＳＤＲとが縦方向に交互に配置されている。具体的には、図６に示すように、交差領域ＳＤＲ２５にはサブワード線非選択信号ＸＷＤ２５＜０，２＞を生成するためのサブワード線非選択信号生成回路ＸＷＤＧ２５＜０，２＞だけが配置され、交差領域ＳＤＲ３５にはサブワード線駆動信号ＷＤ３５＜０，２＞を生成するサブワード線駆動信号生成回路ＷＤＧ３５＜０，２＞だけが配置され、交差領域ＳＤＲ４５にはサブワード線非選択信号ＸＷＤ４５＜０，２＞を生成するサブワード線非選択信号生成回路ＸＷＤＧ４５＜０，２＞だけが配置されている。サブワード線非選択信号ＸＷＤ２５＜０，２＞用の配線は上下２個のサブワード線駆動部ＳＷＬＢ１５，ＳＷＬＢ２５に接続されており、サブワード線駆動信号ＷＤ３５＜０，２＞用の配線は、上下２個のサブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５に接続されており、サブワード線非選択信号ＸＷＤ４５＜０，２＞用の配線は上下２個のサブワード線駆動部ＳＷＬＢ３５，ＳＷＬＢ４５に接続されている。本具体例における各回路及び配線の構成や信号の伝達経路は、図３に示す第１の具体例と同様である。

本具体例によると、サブワード線駆動部ＳＷＬＢとセンスアンプ列ＳＡＢが比較的小さな面積で構成されるため、両者の交差する部分にある交差領域ＳＤＲも比較的小さな面積しか確保することができないが、上述のように、交差領域ＳＤＲには１つのサブワード線非選択信号生成回路ＸＷＤＧを配置すればよいので、各交差領域ＳＤＲにレイアウトしなければならない回路を削減することができ、高集積化に適した回路構成を採ることができる。

（サブワード線駆動部の構成）
次に、図２に示すサブワード線駆動部ＳＷＬＢの構成に関する各具体例について説明する。

−第１の具体例−
図７（ａ），（ｂ）は、第１の具体例におけるサブワード線駆動部の構成を示す回路図及び回路動作を示すタイミングチャート図である。本具体例においては、図３に示すサブメモリセルアレイＳＭＡ２４，ＳＭＡ２５と、そのサブワード線ＳＷ０〜ＳＷ３と、そのサブワード線に接続されたメモリセルＭＣと、単位サブワード線駆動回路ＳＷＤ０〜ＳＷＤ３と、交差領域ＳＤＲ２５内に配置されたサブワード線非選択信号生成回路ＸＷＤＧ２５＜０，２＞とに関する構成や動作などを例にとって説明する。ただし、メモリセルアレイの周辺部の構成が図４〜図６に示す第２〜第４の具体例の構成であっても、本具体例のサブワード線駆動部ＳＷＬＢの構造を適用することができる。

すでに説明したように、メインワード線ＭＷＬ０は大メモリセルブロックＭＢに隣接して配置されたメインワード線生成回路ＭＷＤＢ０から延びて、図７に示されるサブワード線駆動部ＳＷＬＢ２４内の多数の単位サブワード線駆動回路ＳＷＤのうちの２個の単位サブワード線駆動回路ＳＷＤ１，ＳＷＤ３や、サブワード線駆動部ＳＷＬＢ２５内の２個の単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２となど、横方向に並ぶ各サブワード線駆動部ＳＷＬＢ内の２個のサブワード線駆動回路ＳＷＤに共通に接続されている。さらに詳細には、メインワード線ＭＷＬ０は、各単位サブワード線駆動回路ＳＷＤ０〜ＳＷＤ３のサブワード線ＳＷ０〜ＳＷ３の電位を有効レベルである内部昇圧電位ＶＰＰまで上昇させるためのＰチャンネル型ＭＯＳトランジスタＰ０１〜Ｐ３１のゲート電極と、サブワード線ＳＷの電位を無効レベルである接地電位ＶＳＳまで引き下げるためのＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ３１のゲート電極とに接続されている。

また、サブワード線駆動信号ＷＤ２＜０〜３＞は、すでに説明したように、周辺回路部ＰＣまたはメインワード線生成回路ＭＷＤＢ内で生成され、図２の横方向に沿った奇数番目または偶数番目のサブワード線駆動部ＳＷＬＢ内の単位サブワード線駆動回路ＳＷＤに接続されているとともに、図２の横方向に沿った奇数番目または偶数番目の交差領域ＳＤＲ内のサブワード線非選択信号生成回路ＸＷＤＧに接続されている。さらに詳細には、図７に示すように、サブワード線駆動信号ＷＤ２＜０＞用の配線は、交差領域ＳＤＲ２５内のサブワード線非選択信号生成回路ＸＷＤＧ２５＜０＞であるインバータの入力ゲートに接続されるとともに、サブワード線駆動部ＳＷＬＢ２５内の単位サブワード線駆動回路ＳＷ０内のＰチャンネル型ＭＯＳトランジスタＰ０１のソース領域に接続されている。また、別のサブワード線駆動信号ＷＤ２＜２＞用の配線は、交差領域ＳＤＲ２５内のサブワード線非選択信号生成回路ＸＷＤＧ２５＜２＞であるインバータの入力ゲートに接続されるとともに、サブワード線駆動部ＳＷＬＢ２５内の単位サブワード線駆動回路ＳＷ２内のＰチャンネル型ＭＯＳトランジスタＰ２１のソース領域に接続されている。

次に、サブワード線非選択信号ＸＷＤは、各交差領域ＳＤＲ内に配置されたサブワード線非選択信号生成回路ＸＷＤＧにより、サブワード線駆動信号ＷＤを入力として生成され、その交差領域に隣接した上方に配置されているサブワード線駆動部ＳＷＬＢ内の単位サブワード線駆動回路ＳＷＤに入力される。詳細には、サブワード線非選択信号ＸＷＤ２５＜０＞は、サブワード線駆動信号ＷＤ２＜０＞を入力として、交差領域ＳＤＲ２５内のサブワード線非選択回路ＸＷＤＧ２５＜０＞であるインバータで生成される。そして、サブワード線非選択信号ＸＷＤ２５＜０＞用の配線は、交差領域ＳＤＲ２５の上側に配置されているサブワード線駆動部ＳＷＬＢ２５内の単位サブワード線駆動回路ＳＷＤ０を構成するＮチャンネル型ＭＯＳトランジスタＮ０２のゲート電極に接続されている。また、別のサブワード線非選択信号ＸＷＤ２５＜２＞は、サブワード線駆動信号ＷＤ２＜２＞を入力として、交差領域ＳＤＲ２５内のサブワード線非選択回路ＸＷＤＧ２５＜２＞であるインバータで生成される。そして、サブワード線非選択信号ＸＷＤ２５＜２＞用の配線は、交差領域ＳＤＲ２５の上方に配置されているサブワード線駆動部ＳＷＬＢ２５内の単位サブワード線駆動回路ＳＷＤ２を構成するＮチャンネル型ＭＯＳトランジスタＮ２２のゲート電極に接続されている。なお、この具体例ではサブワード線非選択信号生成回路はインバータによって構成されているが、ＮＡＮＤ回路やＮＯＲ回路等により構成されていてもよく、また複数の論理回路を組み合わせた回路にサブワード線非選択信号を生成する機能を持たせるようにしてもよい。

次に、単位サブワード線駆動回路回路ＳＷＤの動作について、図７（ｂ）を参照しながら説明する。ここでは、図７（ｂ）のタイミングチャートに示されているように、サブワード線駆動部ＳＷＬＢ２５内の単位サブワード線駆動回路ＳＷＤ０が選択され、サブワード線ＳＷ０の電位が有効レベルである内部昇圧電位ＶＰＰに上昇する動作と、単位サブワード線駆動回路ＳＷＤ０が非選択にされ、サブワード線ＳＷ０の電位が無効レベルである接地電位ＶＳＳに降下する動作とについて説明する。

まず、図７（ｂ）のタイミングチャートの３段目に示すように、タイミングｔ０１において、外部入力されたロウアドレスに基づいて、メインワード線ＭＷＬ０の電位がその無効レベルである内部昇圧電位ＶＰＰからその有効レベルである接地電位ＶＳＳまで引き下げられることにより単位サブワード線駆動回路ＳＷＤ０が選択され、サブワード線駆動部ＳＷＬＢ２４，ＳＷＬＢ２５内の単位サブワード線駆動回路ＳＷＤ０〜ＳＷＤ３を構成するＭＯＳトランジスタの状態が変化する。その内容を説明すると、メインワード線ＭＷＬ０は単位サブワード線駆動回路ＳＷＤ０内のＰチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１のゲート電極に接続されており、その電位が内部昇圧電位ＶＰＰから接地電位ＶＳＳに変化するため、このＮチャンネル型ＭＯＳトランジスタＮ０１はオン状態からオフ状態に変化する。同様に、各単位サブワード線駆動回路ＳＷＤ１〜ＳＷＤ３内のＮチャンネル型ＭＯＳトランジスタＮ１１〜Ｎ３１はオン状態からオフ状態に変化する。しかし、メインワード線ＭＷＬ０の電位が有効レベルである接地電位ＶＳＳになったとしても、各サブワード線ＳＷ０〜ＳＷ３の電位は無効レベルである接地電位ＶＳＳのままである。それは、各単位サブワード線駆動信号ＷＤ２＜０〜３＞がまだ無効レベルである接地電位ＶＳＳのままで、単位サブワード線非選択信号ＸＷＤ２４＜１，３＞，ＸＷＤ２５＜０，２＞がまだ内部降圧電位ＶＩＮＴのままであり、各単位サブワード線駆動回路ＳＷＤ０〜ＳＷＤ３内のＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ３１はオン状態であるので、これらのＭＯＳトランジスタにより各サブワード線ＳＷ０〜ＳＷ３の電位は接地電位ＶＳＳに引き下げられたままであるからである。

次に、タイミングチャートの１段目に示すように、タイミングｔ０２において、サブワード線駆動信号ＷＤ２＜０＞が無効レベルである接地電位ＶＳＳから有効レベルである内部昇圧電位ＶＰＰまで引き上げられる。その結果、まず交差領域ＳＤＲ２５内のサブワード線非選択信号生成回路ＸＷＤＧ２５＜０＞に入力されたサブワード線駆動信号ＷＤ２＜０＞により、タイミングチャートの２段目に示すように、タイミングｔ０３において、サブワード線非選択信号ＸＷＤ２５＜０＞が内部降圧電位ＶＩＮＴから接地電位ＶＳＳまで引き下げられる。

ここで、サブワード線非選択信号生成回路ＸＷＤＧには選択内部降圧電位ＶＸＷＤを供給する配線が接続されており、この選択内部降圧電位ＶＸＷＤが回路の電源電位として用いられる。本具体例においては、この選択内部降圧電位ＶＸＷＤの有効レベルは、内部降圧電位ＶＩＮＴである。このため、サブワード線非選択信号ＸＷＤの無効レベルも内部降圧電位ＶＩＮＴとなる。なお、ここでは選択内部降圧電位ＶＸＷＤの有効レベルを内部降圧電位ＶＩＮＴとしたが、外部電源電位ＶＤＤとしてもよい。この選択内部降圧電位ＶＸＷＤの制御については後で述べる。本具体例においては、内部昇圧電位ＶＰＰは約４Ｖ、内部降圧電位ＶＩＮＴは約２．５Ｖ、接地電位は約０Ｖ、外部電源電位ＶＤＤは約３．３Ｖである。

また、サブワード線駆動信号ＷＤ２＜０＞用の配線は、単位サブワード線駆動回路ＳＷＤ０内のＰチャンネル型ＭＯＳトランジスタＰ０１のソース領域に接続されており、既にメインワード線ＭＷＬ０によりこのＰチャンネル型ＭＯＳトランジスタＰ０１のゲート電位は接地電位ＶＳＳになっているので、上述のようにサブワード線駆動信号ＷＤ２＜０＞が接地電位ＶＳＳから内部昇圧電位ＶＰＰまで引き上げられると、サブワード線ＳＷ０の電位もタイミングｔ０４において無効レベルである接地電位ＶＳＳから有効レベルである内部昇圧電位ＶＰＰまで引き上げられる。このとき、サブワード線非選択信号ＸＷＤ２５＜０＞がすでに内部降圧電位ＶＩＮＴから接地電位ＶＳＳに変化しているため、単位サブワード線駆動回路ＳＷＤ０内のＮチャンネル型ＭＯＳトランジスタＮ０２はオフ状態となっており、サブワード線ＳＷ０の電位が接地電位ＶＳＳに引き下げられることはない。

このとき、別のサブワード線駆動信号ＷＤ２＜１，２，３＞は無効レベルである接地電位ＶＳＳのままであるため、別のサブワード線非選択信号ＸＷＤ２５＜２＞，ＸＷＤ２４＜１，３＞は内部降圧電位ＶＩＮＴのままである。そのため、選択されていない単位サブワード線駆動回路ＳＷＤ１，ＳＷＤ２，ＳＷＤ３のＮチャンネル型ＭＯＳトランジスタＮ１２，Ｎ２２，Ｎ３２はオン状態であり、これらに接続されている各サブワード線は接地電位ＶＳＳに電位固定されたままである。これにより、サブワード線がハイインピーダンスになることを回避している。

引き続き、図７（ｂ）のタイミングチャートを参照しながら、単位サブワード線駆動回路ＳＷＤ０が非選択にされ、サブワード線ＳＷ０が無効レベルである接地電位ＶＳＳに降下する動作について説明する。

図７（ｂ）のタイミングチャートの１段目に示すように、タイミングｔ０５において、サブワード線駆動信号ＷＤ２＜０＞が有効レベルである内部昇圧電位ＶＰＰから無効レベルである接地電位ＶＳＳまで引き下げられると、まず交差領域ＳＤＲ２５内のサブワード線非選択信号生成回路ＸＷＤＧ２５＜０＞に入力されたサブワード線駆動信号ＷＤ２＜０＞により、タイミングチャートの２段目に示すように、タイミングｔ０６においてサブワード線非選択信号ＸＷＤ２５＜０＞が接地電位ＶＳＳから内部降圧電位ＶＩＮＴまで引き上げられる。また、サブワード線駆動信号ＷＤ２＜０＞用の配線は単位サブワード線駆動回路ＳＷＤ０内のＰチャンネル型ＭＯＳトランジスタＰ０１のソース領域に接続されており、メインワード線ＭＷＬ０の電位に等しいＰチャンネル型ＭＯＳトランジスタＰ０１のゲート電位は接地電位ＶＳＳになっていることから、タイミングｔ０５においてサブワード線駆動信号ＷＤ２＜０＞が内部昇圧電位ＶＰＰから接地電位ＶＳＳまで引き下げられると、サブワード線ＳＷ０の電位は、有効レベルである内部昇圧電位ＶＰＰから無効レベルである接地電位ＶＳＳにＰチャンネル型ＭＯＳトランジスタＰ０１のスレッシュホールド電圧Ｖｔｐを加算した電位まで引き下げられる。その後、サブワード線非選択信号ＸＷＤ２５＜０＞が接地電位ＶＳＳから内部降圧電位ＶＩＮＴに変化するため、単位サブワード線駆動回路ＳＷＤ０内のＮチャンネル型ＭＯＳトランジスタＮ０２はオン状態となり、タイミングチャートの４段目に示すように、サブワード線ＳＷ０の電位は接地電位ＶＳＳまで引き下げられる。このサブワード線ＳＷ０の電位の変化をタイミングチャートの４段目に示す。

この後、タイミングチャートの３段目に示すように、タイミングｔ０７において、メインワード線ＭＷＬ０の電位が有効レベルである接地電位ＶＳＳから無効レベルである内部昇圧電位ＶＰＰまで引き上げられる。メインワード線ＭＷＬ０は単位サブワード線駆動回路ＳＷＤ０を構成するＰチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１のゲート電極に接続されていることから、メインワード線ＭＷＬ０の電位が接地電位ＶＳＳから内部昇圧電位ＶＰＰに変化すると、Ｐチャンネル型ＭＯＳトランジスタＰ０１はオン状態からオフ状態に変化し、Ｎチャンネル型ＭＯＳトランジスタＮ０１はオフ状態からオン状態に変化する。同様に、各単位サブワード線駆動回路ＳＷＤ１〜ＳＷＤ３内のＮチャンネル型ＭＯＳトランジスタＮ１１〜Ｎ３１はオフ状態からオン状態に変化する。このように、メインワード線ＭＷＬ０の電位が無効レベルである内部昇圧電位ＶＰＰになるので、メインワード線ＭＷＬ０にゲート電極が接続されたＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ３１によっても、各サブワード線ＳＷ０〜ＳＷ３の電位は無効レベルである接地電位ＶＳＳに固定される。

ここで、サブワード線非選択信号ＸＷＤ用の配線は、すでに説明したように、各単位サブワード線駆動部ＳＷＬＢ内の多くの各単位サブワード線駆動回路ＳＷＤのＮチャンネル型ＭＯＳトランジスタのゲート電極に接続されている。この具体例では、サブワード線非選択信号ＸＷＤ用の配線は、各サブワード線駆動部内の１２８個のＮチャンネル型ＭＯＳトランジスタのゲート電極に接続されている。また、すでに説明したように、図２に示される通常サブワード線駆動部ＳＷＬＢ２０〜ＳＷＬＢ２８のうちの４個または５個が同時に動作する。よって、この具体例では、同時に少なくとも１２８×４個のＮチャンネル型ＭＯＳトランジスタが動作するので、サブワード線非選択トランジスタのＮチャンネル型ＭＯＳトランジスタＮ０１の容量値をＣｎとすると、Ｃｎ×１２８×４個という大きな容量を充放電する必要がある。

ここで、本具体例によると、このサブワード線非選択の動作のために必要なトランジスタのゲートの充放電における電位差を、従来の内部昇圧電位ＶＰＰ−接地電位ＶＳＳ間の電位差から、内部降圧電位ＶＩＮＴ−接地電位ＶＳＳ間の電位差に低減することで、電位差が小さくなった分だけ消費電力を小さくすることができる。言い換えると、サブワード線非選択信号ＸＷＤ用の駆動源を内部昇圧電位生成回路ではなく、内部昇圧電位ＶＰＰ（本具体例では４Ｖ）よりも低い内部降圧電位ＶＩＮＴ（本具体例では２．５Ｖ）を生成する内部降圧電位生成回路に切り換えることにより、回路全体の消費電力を低減することができる。

また、上述のように、従来例ではサブワード線非選択信号ＸＷＤ用の配線が複数の例えば９個のサブワード線駆動部ＳＷＬＢに共通接続されているが、上記メモリセルアレイの周辺部に関する各具体例のように、各交差領域ＳＤＲにサブワード線非選択信号生成回路ＸＷＤＧを配置することにより、共通のサブワード線非選択信号ＸＷＤ用の配線に接続されるＮチャンネル型ＭＯＳトランジスタの数が少なくなり、このサブワード線非選択信号ＸＷＤの遷移速度が速くなる。サブワード線ＳＷの選択時に、このサブワード線非選択信号ＸＷＤの内部降圧電位ＶＩＮＴから接地電位ＶＳＳへの遷移速度が遅い場合には、内部昇圧電位ＶＰＰに保持されているサブワード線駆動信号ＷＤ用の配線から、Ｐチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型トランジスタＮ０２を介して、接地に貫通電流が流れてしまう。これは、先にメインワード線ＭＷＬ０が接地電位ＶＳＳになってチャンネル型ＭＯＳトランジスタＰ０１がオン状態になっており、サブワード線駆動信号ＷＤも内部昇圧電位ＶＰＰになるが、Ｎチャンネル型ＭＯＳトランジスタＮ０２がなかなかオフ状態にならないことにより起こってしまう。そこで、以上のように、サブワード線非選択信号ＸＷＤの内部降圧電位ＶＩＮＴから接地電位ＶＳＳへの遷移速度が速くなれば、貫通電流を削減することが可能となる。つまり、貫通電流に起因する内部昇圧電位生成回路の無駄な消費を抑制することにより、内部昇圧電位生成回路の消費電力を低減することができる。

また、このサブワード線ＳＷを非選択にする過程で、先にサブワード線駆動信号ＷＤ２＜０＞を接地電位ＶＳＳに引き下げてから、十分時間をとってメインワード線ＭＷＬ０の電位を上昇させる方式を採っている。これにより、単位サブワード線駆動回路ＳＷＤ０内でサブワード線駆動信号ＷＤ２＜０＞に応じてＰチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１とを通過して接地に至る貫通電流が生じるのを防止している。もし、先にメインワード線ＭＷＬ０の電位が接地電位ＶＳＳから内部昇圧電位ＶＰＰに上昇された後、サブワード線駆動信号ＷＤが内部昇圧電位ＶＰＰから接地電位ＶＳＳに引き下げられたとすると、メインワード線ＭＷＬ０の電位が（接地電位ＶＳＳ＋Ｎチャンネル型ＭＯＳトランジスタＮ０１のスレッシュホールド電圧Ｖｔｎ）から（内部昇圧電位ＶＰＰ−Ｐチャンネル型ＭＯＳトランジスタＰ０１のスレッシュホールド電圧Ｖｔｐ）に上昇される間、単位サブワード線駆動回路ＳＷ０のＰチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１とが同時にオンする状態が存在するので、これにより、サブワード線駆動信号ＷＤ用の配線から接地に達する貫通電流が発生する。これを回避するために、サブワード線ＳＷを非選択にする際には、先にサブワード線駆動信号ＷＤ２＜０＞を接地電位ＶＳＳに引き下げ、それから充分時間が経過した後にメインワード線ＭＷＬ０の電位を上昇する方式をとる。つまり、この貫通電流に起因する内部昇圧電位生成回路の無駄な消費を抑制することによっても、内部昇圧電位生成回路の消費電力を低減することができる。

そして、本具体例の半導体記憶装置においては、以上のように内部昇圧電位生成回路の消費電力を低減することにより、半導体記憶装置全体の低消費電力化を効果的に実現することができる。その詳細について、以下に説明する。

内部昇圧電位ＶＰＰは、通常、内部昇圧電位生成回路であるチャージポンプ方式の回路により生成される。すなわち、巨大なポンプ容量に電圧ＶＤＤを有する外部電源等などから電荷を蓄積した後、このポンプ容量の電位差を更に押し上げて内部昇圧電位ＶＰＰを生成するのである。しかし、チャージポンプ方式は、電源の生成効率が低く、内部昇圧電位生成回路への供給電荷量に対して、内部昇圧電位ＶＰＰを生成するための外部電源の消費電荷量が理想的にも２００％以上必要であり、また、外部電源電位ＶＤＤが低電圧の時にはいっそう生成効率が下がってしまうという特性を有している。また、このポンプ容量も非常に大きいため、内部昇圧電位生成回路用の回路のために大きなレイアウト面積を要する。よって、本発明のように、内部昇圧電位生成回路の消費電力を削減することで、全体の電源の消費電力を低減するために大きな効果をあげることができ、かつ、レイアウト面積の削減にも大きな効果をあげることができる。

−第２の具体例−
図８（ａ），（ｂ）は、第２の具体例におけるサブワード線駆動部の構成を示す回路図及び回路動作を示すタイミングチャート図である。本具体例においては、サブメモリセルアレイＳＭＡ２４，ＳＭＡ２５と、そのサブワード線ＳＷ０〜ＳＷ３と、そのサブワード線ＳＷ０〜ＳＷ３に接続されたメモリセルＭＣと、単位サブワード線駆動回路ＳＷＤ０〜ＳＷＤ３とに関する構成や動作などを例にとって説明する。以下の説明においては、主として上述した図７に示す第１の具体例の構成及び動作との違いについて説明する。

第１の具体例においてはサブワード線非選択信号生成回路ＸＷＤＧが各交差領域ＳＤＲに配置されていたが、第２の具体例においては、サブワード線非選択信号生成回路ＸＷＤＧは、サブワード線駆動回路ＷＤと同様に、周辺回路部ＰＣまたはメインワード線駆動回路に配置されている。そのため、サブワード線非選択信号ＸＷＤ用の配線は、サブワード線駆動信号ＷＤ用の配線と同様に、センスアンプ列ＳＡＢ上を経由して、各交差領域ＳＤＲにおいて分岐し、各サブワード線駆動部ＳＷＤに接続される構成となっている。すなわち、図３〜図６に示すようなサブメモリセルアレイの周辺部の構成を前提とはしていない。

このような構成においては、サブワード線駆動信号ＷＤに応じてサブワード線非選択信号ＸＷＤを生成していた第１の具体例とは異なり、サブワード線駆動信号ＷＤとサブワード線非選択信号ＸＷＤとの生成時期の制限がないため、この２つの信号遷移の順番を制御することにより消費電流を低減することができる。この効果については、以下、本具体例における各部の構成と動作について説明することにより明らかにする。

まず、単位サブワード線駆動回路回路ＳＷＤの動作について、図８（ａ）に示す本具体例のサブワード線駆動部の構成と、図８（ｂ）に示す各信号のタイミングチャートとを参照しながら説明する。ここでは、特に、サブワード線駆動部ＳＷＬＢ２５内の単位サブワード線駆動回路ＳＷＤ０が選択され、サブワード線ＳＷ０の電位が有効レベルである内部昇圧電位ＶＰＰに上昇する動作と、単位サブワード線駆動回路ＳＷＤ０が非選択にされ、サブワード線ＳＷ０の電位が無効レベルである接地電位ＶＳＳに降下する動作とについて説明する。本具体例においては、内部昇圧電位ＶＰＰは約４Ｖ、内部降圧電位ＶＩＮＴは約２．５Ｖ、接地電位は約０Ｖである。また、外部電源電位ＶＤＤは約３．３Ｖである。

まず、図８（ｂ）のタイミングチャートの３段目に示すように、外部入力されたロウアドレスに基づいて、タイミングｔ１１において、メインワード線ＭＷＬ０の電位が、その無効レベルである内部昇圧電位ＶＰＰからその有効レベルである接地電位ＶＳＳまで引き下げられることにより、単位サブワード線駆動回路ＳＷＤ０が選択される。メインワード線ＭＷＬ０は、単位サブワード線駆動回路ＳＷＤ０を構成するＰチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１のゲート電極に接続されており、メインワード線ＭＷＬ０の電位が内部昇圧電位ＶＰＰから接地電位ＶＳＳに変化すると、このＮチャンネル型ＭＯＳトランジスタＮ０１はオン状態からオフ状態に変化する。同様に、各単位サブワード線駆動回路ＳＷＤ１〜ＳＷＤ３内のＮチャンネル型ＭＯＳトランジスタＮ１１〜Ｎ３１はオン状態からオフ状態に変化する。しかし、メインワード線ＭＷＬ０の電位が有効レベルである接地電位ＶＳＳになったとしても、各サブワード線ＳＷ０〜ＳＷ３の電位は無効レベルである接地電位ＶＳＳのままである。それは、各単位サブワード線駆動信号ＷＤ２＜０〜３＞がまだ無効レベルである接地電位ＶＳＳのままで、単位サブワード線非選択信号ＸＷＤ２＜０，１，２，３＞がまだ内部降圧電位ＶＩＮＴのままであり、各単位サブワード線駆動回路ＳＷＤ０〜ＳＷＤ３内のＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ３１はオン状態であるので、これらのＭＯＳトランジスタにより各サブワード線ＳＷ０〜ＳＷ３は接地電位ＶＳＳに引き下げられたままである。

次に、第１の具体例とは異なり、先にタイミングチャートの２段目に示すように、タイミングｔ１２においてサブワード線非選択信号ＸＷＤ２＜０＞が内部降圧電位ＶＩＮＴから接地電位ＶＳＳまで引き下げられる。これにより、まず単位サブワード線駆動回路ＳＷＤ０内のＮチャンネル型ＭＯＳトランジスタＮ０２はオフ状態となる。

次に、タイミングチャートの１段目に示すように、タイミングｔ１３においてサブワード線駆動信号ＷＤ２＜０＞が無効レベルである接地電位ＶＳＳから有効レベルである内部昇圧電位ＶＰＰまで引き上げられる。また、サブワード線駆動信号ＷＤ２＜０＞用の配線は、単位サブワード線駆動回路ＳＷＤ０内のＰチャンネル型ＭＯＳトランジスタＰ０１のソース領域に接続されており、メインワード線ＭＷＬ０に接続されているＰチャンネル型ＭＯＳトランジスタＰ０１のゲート電極の電位はすでに接地電位ＶＳＳになっているので、サブワード線駆動信号ＷＤ２＜０＞が接地電位ＶＳＳから内部昇圧電位ＶＰＰまで引き上げられると、タイミングチャートの４段目に示すように、タイミングｔ１４においてサブワード線ＳＷ０の電位は無効レベルである接地電位ＶＳＳから有効レベルである内部昇圧電位ＶＰＰまで引き上げられる。

このとき、別のサブワード線駆動信号ＷＤ２＜１，２，３＞は無効レベルである接地電位ＶＳＳのままであるため、別のサブワード線非選択信号ＸＷＤ２＜１，２，３＞は内部降圧電位ＶＩＮＴのままである。そのため、選択されていない単位サブワード線駆動回路ＳＷＤ１，ＳＷＤ２，ＳＷＤ３のＮチャンネル型ＭＯＳトランジスタＮ１２，Ｎ２２，Ｎ３２はオン状態であり、これらに接続されている各サブワード線は接地電位ＶＳＳに電位固定されたままである。これにより、サブワード線がハイインピーダンスになることを回避している。

このように、本具体例においては、このサブワード線ＳＷ０を選択する過程で、先にサブワード線非選択信号ＸＷＤ２＜０＞を接地電位ＶＳＳに引き下げてから、充分時間が経過した後でサブワード線駆動信号ＷＤ２＜０＞を内部昇圧電位ＶＰＰまで上昇させる方式を採っている。これにより、単位サブワード線駆動回路ＳＷＤ０におけるサブワード線駆動信号ＷＤ２＜０＞用の配線からＰチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０２を経て接地に達する貫通電流の発生を防止している。

すなわち、先にサブワード線駆動信号ＷＤ２＜０＞を内部昇圧電位ＶＰＰまで上昇させた後、サブワード線非選択信号ＸＷＤ２＜０＞を接地電位ＶＳＳに引き下げるとすると、サブワード線駆動信号ＷＤ２＜０＞を内部昇圧電位ＶＰＰまで上昇させてからサブワード線非選択信号ＸＷＤ２＜０＞が（接地電位ＶＳＳ＋Ｎチャンネル型ＭＯＳトランジスタＮ０２のスレッシュホールド電圧Ｖｔｎ）まで降下する間に、単位サブワード線駆動回路ＳＷ０のＰチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０２とが同時にオンする状態が存在し、これにより内部昇圧電位ＶＰＰに維持されているサブワード線駆動信号ＷＤ用の配線から接地に達する貫通電流が発生する。これを回避するために、先にサブワード線非選択信号ＸＷＤ２＜０＞を接地電位ＶＳＳに引き下げ、それから充分時間が経過した後に、サブワード線駆動信号ＷＤ２＜０＞を内部昇圧電位ＶＰＰまで上昇させる方式を採っている。

引き続き、図８（ｂ）のタイミングチャートを参照しながら、単位サブワード線駆動回路ＳＷＤ０が非選択にされ、サブワード線ＳＷ０の電位が無効レベルである接地電位ＶＳＳに降下する動作について説明する。

まず、タイミングチャートの１段目に示すように、タイミングｔ１５においてサブワード線駆動信号ＷＤ２＜０＞が有効レベルである内部昇圧電位ＶＰＰから無効レベルである接地電位ＶＳＳまで引き下げられる。また、サブワード線駆動信号ＷＤ２＜０＞用の配線は単位サブワード線駆動回路ＳＷＤ０内のＰチャンネル型ＭＯＳトランジスタＰ０１のソース領域に接続されており、メインワード線ＭＷＬ０に接続されているＰチャンネル型ＭＯＳトランジスタＰ０１のゲート電位は接地電位ＶＳＳになっているので、サブワード線駆動信号ＷＤ２＜０＞が内部昇圧電位ＶＰＰから接地電位ＶＳＳまで引き下げられると、サブワード線ＳＷ０の電位は有効レベルである内部昇圧電位ＶＰＰから無効レベルである接地電位ＶＳＳにＰチャンネル型ＭＯＳトランジスタＰ０１のスレッシュホールド電圧Ｖｔｐを加算した電位まで引き下げられる。この時から充分時間が経過した後に、タイミングチャートの２段目に示すように、タイミングｔ１６においてサブワード線非選択信号ＸＷＤ５＜０＞が接地電位ＶＳＳから内部降圧電位ＶＩＮＴまで引き上げられる。このとき、単位サブワード線駆動回路ＳＷＤ０内のＮチャンネル型ＭＯＳトランジスタＮ０２はオン状態となり、サブワード線ＳＷ０は接地電位ＶＳＳまで引き下げられる。このサブワード線ＳＷ０の電位の変化は、タイミングチャートの４段目に示されている。

この後、タイミングチャートの３段目に示すように、タイミングｔ１７において、メインワード線ＭＷＬ０の電位がその有効レベルである接地電位ＶＳＳからその無効レベルである内部昇圧電位ＶＰＰまで引き上げられる。ここで、メインワード線ＭＷＬ０は単位サブワード線駆動回路ＳＷＤ０を構成するＰチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０１のゲート電極に接続されており、メインワード線ＭＷＬ０の電位が内部昇圧電位ＶＰＰから接地電位ＶＳＳに変化するため、このＰチャンネル型ＭＯＳトランジスタＰ０１はオン状態からオフ状態に変化し、Ｎチャンネル型ＭＯＳトランジスタＮ０１はオフ状態からオン状態に変化する。同様に、各単位サブワード線駆動回路ＳＷＤ１〜ＳＷＤ３内のＮチャンネル型ＭＯＳトランジスタＮ１１〜Ｎ３１はオフ状態からオン状態に変化する。この状態でメインワード線ＭＷＬ０の電位が無効レベルである内部昇圧電位ＶＰＰになるので、ゲート電極がメインワード線ＭＷＬ０に接続さているＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ３１によっても、各サブワード線ＳＷ０〜ＳＷ３の電位は無効レベルである接地電位ＶＳＳに電位固定される。

また、このサブワード線ＳＷ０を非選択にする過程で、先にサブワード線駆動信号ＷＤ２＜０＞を接地電位ＶＳＳに引き下げてから充分時間を経過した後に、サブワード線非選択信号ＸＷＤ２＜０＞を内部昇圧電位ＶＰＰに上昇させる方式を採っている（図８（ｂ）のタイミングｔ１５〜ｔ１６参照）。これにより、サブワード線駆動信号ＷＤ２＜０＞用の配線から、単位サブワード線駆動回路ＳＷＤ０におけるＰチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０２を通過して接地に達する貫通電流を防止するようにしている。一方、先にサブワード線非選択信号ＸＷＤ２＜０＞が接地電位ＶＳＳから内部降圧電位ＶＩＮＴに上昇した後、サブワード線駆動信号ＷＤが内部昇圧電位ＶＰＰから接地電位ＶＳＳに引き下げられる場合には、サブワード線非選択信号ＸＷＤ２＜０＞が（接地電位ＶＳＳ＋Ｎチャンネル型ＭＯＳトランジスタＮ０２のスレッシュホールド電圧Ｖｔｎ）に上昇してからサブワード線駆動信号ＷＤ２＜０＞が降下するまでの間に、単位サブワード線駆動回路ＳＷ０のＰチャンネル型ＭＯＳトランジスタＰ０１とＮチャンネル型ＭＯＳトランジスタＮ０２とが同時にオンする状態が存在し、これにより、内部昇圧電位ＶＰＰに維持されているサブワード線駆動信号ＷＤ用配線から接地に達する貫通電流が発生する。これを回避するために、先にサブワード線駆動信号ＷＤ２＜０＞を接地電位ＶＳＳに引き下げてから充分時間が経過した後に、サブワード線非選択信号ＸＷＤ２＜０＞を内部昇圧電位ＶＰＰに上昇させる方式をとる。

すなわち、本具体例では、図８（ｂ）のタイミングチャートに示すように、サブワード線ＳＷ０を選択する際には、先にサブワード線非選択信号ＸＷＤ２＜０＞を接地電位ＶＳＳに引き下げ、それから充分時間が経過した後にサブワード線駆動信号ＷＤ２＜０＞を内部昇圧電位ＶＰＰまで上昇させるとともに、サブワード線を非選択にする際には、先にサブワード線駆動信号ＷＤ２＜０＞を接地電位ＶＳＳに引き下げ、それから充分時間が経過した後にサブワード線非選択信号ＸＷＤ２＜０＞を内部昇圧電位ＶＰＰに上昇させる方式を採ることにより、上記第１の具体例において説明したように、内部昇圧電位生成回路の消費電力を削減することができ、大幅な低消費電力化が可能となる。

（内部降圧電位を供給するための構成）
次に、図７（ａ），（ｂ）に示す選択内部降圧電位ＶＸＷＤの制御及び内部降圧電位生成回路について説明する。

図７に示すサブワード線非選択信号生成回路ＸＷＤＧは、サブワード線駆動部ＳＷＬＢとセンスアンプ列ＳＡＢとの交差領域ＳＤＲに配置されており、サブワード線駆動部ＳＷＬＢとは図中縦方向に沿って交互に隣接して配置されているため、サブワード線駆動部ＳＷＬＢの比較的浅いＮウェルと交差領域ＳＤＲのＮウェルとは、互いに電気的に接続されている場合が比較的多い。その理由を説明すると、例えばトリプルウェル構成の半導体集積回路装置において、大メモリセルブロックＭＢ全体が比較的深いＮウェルであるバリアーＮウェルによってＰ型半導体基板から分離されていたとすると、このバリアーＮウェルは大メモリセルブロックＭＢの下部全体を下方から覆っている。また、バリアーＮウェルは通常比較的浅いＮウェル領域の底面部とはつながっているので、バリアーＮウェル上の比較的浅いＮウェル領域同士は全て電気的に接続されている。つまり、トリプルウェル構成を有する半導体集積回路装置で、大メモリセルブロックＭＢの下部全体がバリアーＮウェルに覆われている場合、大メモリセルブロックＭＢ内の比較的浅いＮウェル領域同士は全て電気的に接続されており、同電位になっている。そして、このサブワード線駆動部ＳＷＬＢの単位サブワード線駆動回路ＳＷＤ内に設けられたＰチャンネル型ＭＯＳトランジスタＰ０１，Ｐ１１，…の基板電位は内部昇圧電位ＶＰＰであるため、サブワード線非選択信号生成回路ＸＷＤＧを構成するインバータのＰチャンネル型ＭＯＳトランジスタ（図示せず）の基板電位も内部昇圧電位ＶＰＰである。

ところで、上述のように、内部昇圧電位生成回路の低消費電力化のためサブワード線非選択信号ＸＷＤの有効レベルを内部降圧電位としていることを説明したが、このような構成では、サブワード線非選択信号生成回路ＸＷＤＧを構成するインバータのＰチャンネル型ＭＯＳトランジスタのソース領域の最も高い電位は内部降圧電位ＶＩＮＴであり、基板領域の最も高い電位は内部昇圧電位ＶＰＰである。ここで、Ｐチャンネル型ＭＯＳトランジスタのソース領域はＰ型半導体領域であり、基板領域はＮ型半導体領域であるので、両者によってＰＮ接続のダイオードが形成されている。したがって、Ｎ型の基板電位がＰ型のソース領域の電位より高ければ逆バイアスがこのダイオードに印加されており、大電流がこのＰＮ接続のダイオードに流れることはないが、基板電位がソース電位よりある程度以上低ければ順バイアスがダイオードに印加されたことになって、大電流がこのＰＮ接続のダイオードに流れてしまう。一方、内部昇圧電位ＶＰＰや内部降圧電位ＶＩＮＴなどの内部で生成される電位は外部電源電位ＶＤＤを利用して半導体集積回路装置内で生成するため、外部電源電位ＶＤＤを供給時したときに内部生成電位によって昇圧される速さが異なる。上述のように、内部昇圧電位生成回路はチャージポンプ方式等で構成されているため生成効率が低いことから、外部電源電位の投入時も内部昇圧電位ＶＰＰが上昇するのは遅く、内部降圧電位ＶＩＮＴが上昇するのは比較的早い。もし、サブワード線非選択信号生成回路ＸＷＤＧのＰチャンネル型ＭＯＳトランジスタのソース領域が内部降圧電位ＶＩＮＴ用の配線につながっているとすると、内部昇圧電位ＶＰＰより先に内部降圧電位ＶＩＮＴが上昇するので、Ｎ型の基板電位がＰ型のソース領域の電位よりある程度以上低く順バイアスであり、大電流がこのＰＮ接続のダイオードに流れ、ラッチアップを引き起こす可能性がある。これを回避するため、選択内部降圧電位ＶＸＷＤをサブワード線非選択信号生成回路ＸＷＤＧの制御信号として用いる構成を採る。

次に、この選択内部降圧電位ＶＸＷＤに応じて内部降圧電位ＶＩＮＴを供給する制御を行なうための内部降圧電位生成回路に関する２つの具体例について説明する。

−第１の具体例−
図９（ａ），（ｂ）は、選択内部降圧電位生成回路の第１の具体例を示すブロック回路図及びタイミングチャート図である。

選択内部降圧電位生成回路の第１の具体例においては、外部電源電位ＶＤＤを入力として受けて内部降圧電位ＶＩＮＴを生成する内部降圧回路１１と、内部昇圧電位ＶＰＰを入力として受けて制御信号を生成する制御信号生成回路１２と、内部降圧電位ＶＩＮＴをソース領域に制御信号ＸＳＥＬをゲート電極に入力として受けるＰチャンネルトランジスタを配設した選択内部降圧電位生成回路１３とを備えている。

この構成の選択内部降圧電位生成回路の動作を説明すると、まず外部電源が投入されて、内部降圧回路１１の入力が外部電源電位ＶＤＤまで上昇する。それにより、内部降圧電位ＶＩＮＴと内部昇圧電位ＶＰＰとが上昇し始めるが、上述のように、内部降圧電位ＶＩＮＴは内部昇圧電位ＶＰＰより速く上昇する。そして、内部昇圧電位ＶＰＰの値を検知している制御信号生成回路１２において内部昇圧電位ＶＰＰが所定値に上昇したときに、制御信号ＸＳＥＬが無効レベルから有効レベルである接地電位ＶＳＳまで降下する。これにより、選択内部電位生成回路１３内のＰチャンネル型ＭＯＳトランジスタがオン状態となり、選択内部降圧電位ＶＸＷＤとして内部降圧電位ＶＩＮＴがＰチャンネル型ＭＯＳトランジスタを介して供給されるので、選択内部降圧電位ＶＸＷＤが内部降圧電位ＶＩＮＴまで上昇する。選択内部降圧電位生成回路１３がこのように動作することにより、内部昇圧電位ＶＰＰが所定電位に到達してから、サブワード線非選択信号生成回路ＸＷＤＧのＰチャンネル型ＭＯＳトランジスタのソース電位が内部降圧電位ＶＩＮＴに上昇し始める。そのため、外部電源投入時であっても、常にＮ型の基板領域の電位（内部昇圧電位ＶＰＰ）がＰ型のソース領域の電位より高い状態であるように逆バイアスに設定できるので、大電流がこのＰＮ接続のダイオードに流れることはなく、ラッチアップ状態になるのを回避することができる。

−第２の具体例−
図１０（ａ），（ｂ）は、選択内部降圧電位生成回路の第２の具体例を示すブロック回路図及びタイミングチャート図である。

選択内部降圧電位生成回路に関する第２の具体例においては、外部電源電位ＶＤＤを入力として受けて内部降圧電位ＶＩＮＴを生成する内部降圧回路２１と、外部電源電位ＶＤＤを入力として受けて制御信号を生成する制御信号生成回路２２と、内部降圧電位ＶＩＮＴをソース領域に制御信号ＸＳＥＬをゲート電極に入力として受けるＰチャンネルトランジスタを配設した選択内部電位生成回路２３とを備えている。本具体例では、制御信号生成回路２３には、外部電源電位ＶＤＤが投入された時に立ち上がり、その後所定時間が経過したときに降下するように調整されたタイマー回路付きの電源投入時検出信号ＰＯＲを生成する回路が組み込まれている。

この構成の選択内部降圧電位生成回路２３の動作を説明すると、まず外部電源が投入されて、内部降圧回路２１の入力である外部電源電位ＶＤＤが次第に上昇する。それに応じて、内部昇圧電位ＶＰＰも上昇し始める。また、制御信号生成回路１２２内において、外部電源電位ＶＤＤが立ち上がったことを受けて、電源投入時検出信号ＰＯＲが無効レベルである接地電位ＶＳＳから有効レベルに上昇する。ここで、制御信号生成回路２２において、電源投入時検出信号ＰＯＲが立ち上がり、その後所定時間が経過するとタイマー回路のタイムアップに応じて電源投入検出信号ＰＯＲが有効レベルから再び無効レベルである接地電位ＶＳＳまで降下する。この信号の降下をうけて、制御信号ＸＳＥＬが無効レベルから有効レベルである接地電位ＶＳＳまで降下する。これにより、選択内部電位生成回路２３内のＰチャンネル型ＭＯＳトランジスタがオン状態となり、選択内部降圧電位ＶＸＷＤとして内部降圧電位ＶＩＮＴがＰチャンネル型ＭＯＳトランジスタを介して供給されるので、選択内部降圧電位ＶＸＷＤが内部降圧電位ＶＩＮＴまで上昇する。選択内部降圧電位生成回路１３がこのように動作することにより、内部昇圧電位ＶＰＰが充分高くなる所定時間が経過してから、サブワード線非選択信号生成回路ＸＷＤＧのＰチャンネル型ＭＯＳトランジスタのソース電位が内部降圧電位ＶＩＮＴに上昇し始める。そのため、外部電源投入時であっても、常にＮ型の基板領域の電位（内部昇圧電位ＶＰＰ）がＰ型のソース領域の電位より高い状態であるように逆バイアスに設定できるので、大電流がこのＰＮ接続のダイオードの順方向に流れることはなく、ラッチアップ状態になるのを回避することができる。

（交差領域の構成）
次に、交差領域ＳＤＲにサブワード線非選択信号生成回路ＸＷＤＧを設けた場合における交差領域ＳＤＲの回路構成及びレイアウト構成に関する具体例について説明する。ここでは、例えば図４に示す交差領域ＳＤＲ２５のように、交差領域ＳＤＲに１つのサブワード線非選択信号生成回路ＸＷＤＧのみを備えている場合を例にとって説明する。

−具体例−
図１１は、例えば図４に示すように１つのサブワード線非選択信号生成回路ＸＷＤＧのみを備えた交差領域ＳＤＲの回路構成を示すブロック回路図である。

図１１に示すように、交差領域ＳＤＲには、サブワード線非選択信号生成回路ＸＷＤＧとセンスアンプ駆動回路ＳＡＤとが配設されている。サブワード線非選択信号生成回路ＸＷＤＧは、選択内部降圧電位ＶＸＷＤを供給する端子と接地との間に、Ｐチャンネル型ＭＯＳトランジスタＰ４とＮチャンネル型ＭＯＳトランジスタＮ４を直列に接続してなるインバータを備えている。このインバータは、サブワード線駆動信号ＷＤを制御信号として受け、サブワード線非選択信号ＸＷＤを生成するものである。そして、インバータ出力であるサブワード線非選択信号ＸＷＤは、前述の通り、複数のサブワード線駆動回路ＳＷＤに接続されている。一方、センスアンプ駆動回路ＳＡＤは、選択内部降圧電位ＶＸＷＤを電源電位とし反転センスアンプ駆動制御信号ＸＳＥをゲート入力とするＰチャンネル型ＭＯＳトランジスタＰ３と、接地電位ＶＳＳを電源電位とし非反転センスアンプ駆動制御信号ＳＥをゲート入力とするＮチャンネル型ＭＯＳトランジスタＮ３とを備えている。センスアンプ駆動回路ＳＡＤ内のＰチャンネル型ＭＯＳトランジスタＰ３及びＮチャンネル型ＭＯＳトランジスタＮ３は、センスアンプ列ＳＡＢ内の各センスアンプ（単位増幅回路）のＰチャンネル型ＭＯＳトランジスタ，Ｎチャンネル型ＭＯＳトランジスタ（図示せず）にそれぞれ接続されている。すなわち、センスアンプ駆動回路により生成されたＰ型センスアンプ駆動信号ＳＡＰは、センスアンプ列ＳＡＢ内の各センスアンプのＰチャンネル型ＭＯＳトランジスタの電源電位となり、Ｎ型センスアンプ駆動信号ＳＡＮはセンスアンプ列ＳＡＢ内の各センスアンプのＮチャンネル型ＭＯＳトランジスタの電源電位となる。

ここで、通常ダイナミック型ＲＡＭでは、その製造コストの低コスト化のためできるだけそのチップサイズを縮小することが好ましい。特に、大メモリセルブロックＭＢの縮小化はそのチップサイズを決定する要素の大きなものであり、大メモリセルブロックＭＢの縮小化のため、それを構成するサブメモリセルアレイＳＭＡやサブワード線駆動部ＳＷＬＢやセンスアンプ列ＳＡＢの低面積化を図ることが望まれる。つまり、交差領域ＳＤＲの面積も当然小さくすることが要求されるので、この小さな面積を有する交差領域ＳＤＲにサブワード線非選択信号生成回路ＸＷＤＧとセンスアンプ駆動回路ＳＡＤという２つの回路をレイアウトしなければならない。そこで、これらの回路のレイアウト面積効率を上げるためのレイアウト構成について、以下に説明する。

図１２（ａ），（ｂ）は、それぞれ交差領域ＳＤＲの一部におけるレイアウトを示す平面図である。上述のように、サブワード線非選択信号ＸＷＤの有効レベルをセンスアンプ駆動信号ＳＡＰの有効レベルと同じ内部降圧電位ＶＩＮＴとしたことの効果として、本具体例の構成を採ることができる。

図１１に示すように、交差領域ＳＤＲ内のＰチャンネル型ＭＯＳトランジスタＰ３，Ｐ４のソース領域ＰＳ３，ＰＳ４はともに選択内部降圧電位ＶＸＷＤ用の配線に接続され、Ｎチャンネル型ＭＯＳトランジスタＮ３，Ｎ４のソース領域ＮＳ３，ＮＳ４はともに接地に接続されている。そこで、図１２（ａ），（ｂ）に示すように、Ｐチャンネル型ＭＯＳトランジスタＰ３，Ｐ４とＮチャンネル型ＭＯＳトランジスタＮ３，Ｎ４とのいずれにおいても、ソース領域を共通したレイアウト構成を採ることができる。

まず、Ｐチャンネル型ＭＯＳトランジスタＰ３，Ｐ４のレイアウトは、Ｐ型拡散領域に、ポリシリコンまたはポリサイドにより、反転センスアンプ駆動制御信号ＸＳＥ用の配線に電気的に接続されたゲート電極ＧＰ３とサブワード線駆動信号ＷＤ用の配線に電気的に接続されたゲート電極ＧＰ４が形成された構成となっている。そして、これらのゲート電極ＧＰ３，ＧＰ４間に挟まれたＰ型拡散領域（ソース領域）ＰＳ３，ＰＳ４に選択内部降圧電位ＶＸＷＤ用の配線を接続する。そして、ゲート電極ＧＰ３の左方のＰ型拡散領域ＰＤ３（ドレイン領域）にＰ型センスアンプ駆動信号ＳＡＰ用の配線を接続し、ゲート電極ＧＰ４の右方のＰ型拡散領域ＰＤ４（ドレイン領域）にサブワード線非選択信号ＸＷＤ用の配線を接続する。一方、Ｎチャンネル型ＭＯＳトランジスタＮ３，Ｎ４のレイアウトは、Ｎ型拡散領域に、ポリシリコンまたはポリサイドにより、非反転センスアンプ駆動制御信号ＳＥ用の配線に電気的に接続されたゲート電極ＧＮ３とサブワード線駆動信号ＷＤ用の配線に電気的に接続されたゲート電極ＧＮ４とが形成された構成となっている。そして、これらのゲート電極ＧＮ３，ＧＮ４に挟まれたＮ型拡散領域（ソース領域）ＮＳ３，ＮＳ４を接地に接続する。そして、ゲート電極ＧＮ３の左方のＮ型拡散領域（ドレイン領域）ＮＤ３にＮ型センスアンプ駆動信号ＳＡＮ用の配線を接続し、ゲート電極ＧＮ４の右方のＮ型拡散領域（ドレイン領域）ＮＤ４にサブワード線非選択信号ＸＷＤを接続する。

以上の構成により、Ｐ，Ｎチャンネル型ＭＯＳトランジスタともにソース領域（ＮＳ３，ＮＳ４，ＰＳ３，ＰＳ４）の面積を縮小することができる。

すなわち、サブワード線非選択信号ＸＷＤの有効レベルをセンスアンプ駆動信号ＳＡＰの有効レベルと同じ内部降圧電位ＶＩＮＴとした構成と、上記図１２（ａ），（ｂ）に示すレイアウト構成とを採ることで、半導体集積回路装置のレイアウト効率を上げることができ、比較的小さな面積の交差領域ＳＤＲにサブワード線非選択信号生成回路ＸＷＤＧとセンスアンプ駆動回路ＳＡＤとをレイアウトすることができる。

なお、本具体例においては、交差領域ＳＤＲを構成するＰチャンネル型ＭＯＳトランジスタＰ３，Ｐ４のソース領域に選択内部降圧電位ＶＸＷＤ用の配線を接続した例を示したが、本発明はかかる例に限定されるものではなく、例えばＰチャンネル型ＭＯＳトランジスタのソース領域が選択内部降圧電位ＶＸＷＤの代わりに、内部降圧電位ＶＩＮＴ用の配線や外部電源電位ＶＤＤ用の配線に接続されていてもよい。

（内部昇圧電位及び内部降圧電位の制御）
図１３は、本実施形態における内部昇圧電位ＶＰＰと内部降圧電位ＶＩＮＴの外部電源電位依存性を示す図である。このような外部電源電位依存性をもたせることの意味について、以下に説明する。

上述のように、単位サブワード線駆動回路ＳＷＤに入力される信号の有効レベルの電位は内部昇圧電位ＶＰＰと内部降圧電位ＶＩＮＴと異なった電位である。ところで、ダイナミック型ＲＡＭ等の半導体集積回路装置には、外部電源電位ＶＤＤの下限値が仕様によって定まっており、外部電源電位ＶＤＤはその下限値以上の範囲に安定して維持されなければならない。しかも、内部で生成される電位は外部電源電位ＶＤＤと異なっている場合が多い。よって、内部昇圧電位ＶＰＰに等しい電位を有効レベルとするサブワード線駆動信号ＷＤの外部電源電位ＶＤＤの変化に応じた生成タイミングなどの変化特性と、内部降圧電位ＶＩＮＴを有効レベルとするサブワード線非選択信号ＸＷＤの外部電源電位ＶＤＤの変化に応じた生成タイミングなどの変化特性とは異なってしまう可能性がある。その場合、外部電源電位ＶＤＤの変化時（投入時など）に外部電源電位ＶＤＤがある値になる時点では、サブワード線駆動信号ＷＤ及びサブワード線非選択信号ＸＷＤを入力として受けて動作するＸＷＤ単位サブワード線駆動回路ＳＷＤが誤動作してしまうこともありえる。

そこで、これを回避し、広い外部電源電位ＶＤＤの範囲で安定動作させるために、本実施形態の半導体集積回路装置においては、内部昇圧電位ＶＰＰと内部降圧電位ＶＩＮＴの外部電源電位ＶＤＤに対する変化率を同程度にしている。

すなわち、図１３に示すように、外部電源電位ＶＤＤが変化するときの所定範囲で、内部降圧電位ＶＩＮＴと内部昇圧電位ＶＰＰがそれぞれ互いに異なる一定値ＣVINT，ＣVPP になるようにしている。このように、内部降圧電位ＶＩＮＴ及び内部昇圧電位ＶＰＰ共に、外部電源電位依存性がほとんどない一定値ＣVINT，ＣVPP にすることで、外部電源電位ＶＤＤの変化に応じた両者の生成タイミングをほぼ同じにするなど、内部電源電位の変化特性の調整が可能となる。よって、単位サブワード線駆動回路ＳＷＤを外部電源電位ＶＤＤの所定範囲で安定動作させることができる。

また、半導体集積回路装置の仕様で定まっている外部電源電位ＶＤＤの上限値を越えた高レベル領域での電圧加速試験等を行う場合があり、これに対応するためにも、所定範囲における外部電源電位依存性が少ない領域と、外部電源電位ＶＤＤに対する依存性が比較的大きい領域とを有していることが好ましい。そこで、本実施形態の半導体集積回路装置においては、図１３に示すように、高レベル領域においては、外部電源電位ＶＤＤの上限値を超えた領域である高レベル領域においては、外部電源電位ＶＤＤの変化に対する内部昇圧電位ＶＰＰの変化率と内部降圧電位ＶＩＮＴの変化率とをほぼ同じにすることにより、単位サブワード線駆動回路ＳＷＤを外部電源電位ＶＤＤの幅広い変化範囲で安定動作させるようにしている。

（サブワード線駆動回路の構成）
次に、サブワード線駆動部の回路構成とレイアウト構成との具体例について、図４に示すサブメモリセルアレイの周辺部の第２の具体例中のサブワード線駆動部ＳＷＬＢを例にとって、図１４〜図１６を参照しながら説明する。図４に示す構成では、交差領域ＳＤＲにサブワード線非選択信号生成回路ＸＷＤＧ＜０＞とＸＷＤＧ＜２＞が交互に配置されており、各交差領域ＳＤＲにはサブワード線非選択信号生成回路ＸＷＤＧが１個ずつ配置されている。ここで、図４においては＜＞を用いた信号線名の表記は添え字を表すものであるが、図１４〜図１６においては、図４に示すＷＤ＜０＞はＷＤ０と、図４に示すＸＷＤ＜０＞はＸＷＤ０と表している。また、図１４〜図１６においては、簡単化のためＷＤ２５＜０＞の２５などのブロック名の添え字を省略してＷＤ０として説明する。

−第１の具体例−
図１４は、第１及び第２具体例に共通のサブワード線駆動部ＳＷＬＢの回路構成を示す図である。ここでは、４個の単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２，ＳＷＤ４，ＳＷＤ６のみが表示されている。

図１４に示すように、各単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２，ＳＷＤ４，ＳＷＤ６は、それぞれ、インバータを構成するＰチャンネル型ＭＯＳトランジスタＰ５，Ｐ６，Ｐ７，Ｐ８及びＮチャンネル型ＭＯＳトランジスタＰ５１，Ｐ６１，Ｐ７１，Ｐ８１と、１個のＮチャンネル型ＭＯＳトランジスタＮ５２，Ｎ６２，Ｎ７２，Ｎ８２とを備えている。そして、２つの単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ２内の各Ｐチャンネル型ＭＯＳトランジスタＰ５，Ｐ６及びＮチャンネル型ＭＯＳトランジスタＰ５１，Ｐ６１のゲート電極は、共通のメインワード線ＭＷＬ０に接続されている。また、２つの単位サブワード線駆動回路ＳＷＤ４，ＳＷＤ６内の各Ｐチャンネル型ＭＯＳトランジスタＰ７，Ｐ８及びＮチャンネル型ＭＯＳトランジスタＰ７１，Ｐ８１のゲート電極は、共通のメインワード線ＭＷＬ１に接続されている。一方、１個おきの単位サブワード線駆動回路ＳＷＤ０，ＳＷＤ４において、各Ｎチャンネル型ＭＯＳトランジスタＮ５２，Ｎ７２のゲート電極に共通のサブワード線非選択信号ＸＷＤ０用の配線が接続されており、各Ｐチャンネル型ＭＯＳトランジスタＰ５，Ｐ７のドレイン領域に共通のサブワード線選択信号ＷＤ０用の配線が接続されている。また、１個おきの単位サブワード線駆動回路ＳＷＤ２，ＳＷＤ６において、各Ｎチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８２のゲート電極に共通のサブワード線非選択信号ＸＷＤ２用の配線が接続されており、各Ｐチャンネル型ＭＯＳトランジスタＰ６，Ｐ８のドレイン領域に共通のサブワード線選択信号ＷＤ２用の配線が接続されている。

図１５は、第１の具体例のサブワード線駆動部ＳＷＬＢのレイアウト構成を示す平面図である。同図において、ＮＳはソース領域を、ＮＤはドレイン領域をそれぞれ表している。図１５においては、交差領域ＳＤＲ２５，ＳＤＲ３５，ＳＤＲ４５と、各交差領域ＳＤＲ２５，ＳＤＲ３５，ＳＤＲ４５の間に配置されているサブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内におけるＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ６１，Ｎ７１，Ｎ８１とＮチャンネル型ＭＯＳトランジスタＮ５２，Ｎ６２，Ｎ７２，Ｎ８２のレイアウト構成が示されている。

図１５に示すように、サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内において、サブワード線非選択信号ＸＷＤ０をゲート電極に受けるＮチャンネル型ＭＯＳトランジスタＮ５２，Ｎ７２は、メインワード線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ７１と交互に、図中下側のＮ型拡散領域に配置されている。すなわち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ５２，Ｎ７１，Ｎ７２の順に配置されている。また、サブワード線非選択信号ＸＷＤ２をゲート電極に受けるＮチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８２は、メインワード線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮチャンネル型ＭＯＳトランジスタＮ６１，Ｎ８１と交互に図中上側のＮ型拡散領域に配置されている。すなわち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ６１，Ｎ６２，Ｎ８１，Ｎ８２の順に配置されている。

本具体例によると、図１５に示す構成により、Ｎチャンネル型ＭＯＳトランジスタＮ５２，Ｎ７１同士と、Ｎチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８１同士とは、いずれも接地に接続されるソース領域ＮＳを共有化するようにレイアウトされているので、半導体集積回路装置のレイアウト面積の縮小化を図ることができる。

そして、交差領域ＳＤＲ３５で生成されたサブワード線非選択信号ＸＷＤ２を伝達するための配線が、交差領域３５に隣接する両側のサブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内の共通のＮ型拡散領域上に設けられた各Ｎチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８２のゲート電極に接続されている。また、交差領域ＳＤＲ２５で生成されたサブワード線非選択信号ＸＷＤ０がその隣接する両側のサブワード線駆動部ＳＷＬＢ１５，２５（サブワード線駆動部ＳＷＬＢ１５は図示せず）内の共通のＮ型拡散領域上に設けられた各Ｎチャンネル型ＭＯＳトランジスタＮ５２，Ｎ７２のゲート電極に接続されている。

このように、各交差領域ＳＤＲで生成されたサブワード線非選択信号ＸＷＤがその両側のサブワード線駆動部ＳＷＬＢ内の共通のＮ型拡散領域上に設けられた２つのＮチャンネル型ＭＯＳトランジスタのゲート電極に接続されていることにより、各サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内におけるサブワード線ＳＷ０，ＳＷ２，ＳＷ４，ＳＷ６の位置関係が共通化されたレイアウトとすることができる。これによって、各サブワード線ＳＷの配置順序がどのサブワード線駆動部ＳＷＬＢにおいても共通化されていることから、各サブメモリセルアレイ内における物理的なアドレスの配置順序を同じくすることができ、解析及び検査を簡略化することができる。

−第２の具体例−
本具体例においても、サブワード線駆動部ＳＷＬＢの回路構成は、図１４に示す第１の具体例と同じあるが、レイアウト構成が第１の具体例とは異なる。

図１６は、第２の具体例のサブワード線駆動部ＳＷＬＢのレイアウト構成を示す平面図である。同図において、ＮＳはソース領域を、ＮＤはドレイン領域をそれぞれ表している。図１６においても、交差領域ＳＤＲ２５，ＳＤＲ３５，ＳＤＲ４５と、各交差領域ＳＤＲ２５，ＳＤＲ３５，ＳＤＲ４５の間に配置されているサブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内におけるＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ６１，Ｎ７１，Ｎ８１とＮチャンネル型ＭＯＳトランジスタＮ５２，Ｎ６２，Ｎ７２，Ｎ８２のレイアウト構成が示されている。

図１６に示すように、サブワード線駆動部ＳＷＬＢ２５内において、サブワード線非選択信号ＸＷＤ０をゲート電極に受けるＮチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８２は、メインワード線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮチャンネル型ＭＯＳトランジスタＮ６１，Ｎ８１と交互に、図中下側のＮ型拡散領域に配置されている。すなわち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ６１，Ｎ６２，Ｎ８１，Ｎ８２の順に配置されている。また、サブワード線非選択信号ＸＷＤ２をゲート電極に受けるＮチャンネル型ＭＯＳトランジスタＮ５２，Ｎ７２は、メインワード線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ７１と交互に図中上側のＮ型拡散領域に配置されている。すなわち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ５２，Ｎ７１，Ｎ７２の順に配置されている。

しかし、サブワード線駆動部ＳＷＬＢ３５においては、サブワード線非選択信号ＸＷＤ０，ＸＷＤ２をゲート電極に受けるトランジスタの配置関係がサブワード線駆動部ＳＷＬＢ２５内とは異なっている。サブワード線駆動部ＳＷＬＢ３５内において、サブワード線非選択信号ＸＷＤ０をゲート電極に受けるＮチャンネル型ＭＯＳトランジスタＮ５２，Ｎ７２は、メインワード線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ７１と交互に、図中下側のＮ型拡散領域に配置されている。すなわち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ５１，Ｎ５２，Ｎ７１，Ｎ７２の順に配置されている。また、サブワード線非選択信号ＸＷＤ２をゲート電極に受けるＮチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８２は、メインワード線ＭＷＬ０，ＭＷＬ１がそれぞれゲート接続されるＮチャンネル型ＭＯＳトランジスタＮ６１，Ｎ８１と交互に図中上側のＮ型拡散領域に配置されている。すなわち、図中左方からＮチャンネル型ＭＯＳトランジスタＮ６１，Ｎ６２，Ｎ８１，Ｎ８２の順に配置されている。つまり、図１５に示す第１の具体例におけるサブワード線駆動部ＳＷＬＢ３５と同じレイアウト構成を有する。

第２の具体例によっても、図１６に示す構成により、Ｎチャンネル型ＭＯＳトランジスタＮ５２，Ｎ７１と、Ｎチャンネル型ＭＯＳトランジスタＮ６２，Ｎ８１とは、いずれも接地に接続されるソース領域ＮＳを共有化するようにレイアウトされているので、半導体集積回路装置のレイアウト面積の縮小化を図ることができる。

ここで、本具体例によると、交差領域ＳＤＲで生成されたサブワード線非選択信号ＸＷＤ０，ＸＷＤ２を伝達するための配線は、いずれも交差領域ＳＤＲの右方で隣接するサブワード線駆動部ＳＷＬＢにおいては上側のＮ型拡散領域上に設けられたＮチャンネル型ＭＯＳトランジスタのゲート電極に入力され、左方で隣接するサブワード線駆動部ＳＷＬＢにおいては下側のＮ型拡散領域上に設けられたＮチャンネル型ＭＯＳトランジスタのゲート電極に接続されている。このような構成を採ることにより、各サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内におけるサブワード線ＳＷ０，ＳＷ２，ＳＷ４，ＳＷ６の位置関係は共通化されていないものの、サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内の上側の各Ｎ型拡散領域におけるサブワード線ＳＷ０，ＳＷ２，ＳＷ４，ＳＷ６の配置位置と、各サブワード線駆動部ＳＷＬＢ２５，ＳＷＬＢ３５内の下側の各Ｎ型拡散領域におけるサブワード線ＳＷ０，ＳＷ２，ＳＷ４，ＳＷ６の配置位置とが回転対称の関係にある。つまり、各交差領域ＳＤＲのレイアウト構成を共通化することができる。これによって、交差領域ＳＤＲのレイアウトセル数を１個にでき、レイアウト工数の削減を図ることができる。

（半導体集積回路装置の断面構造）
次に、半導体集積回路装置においてトリプルウェル構造を採用した場合におけるメモリセルアレイ及び周辺部の断面構造の具体例について、図１７〜図１９を参照しながら、説明する。

通常、ダイナミック型ＲＡＭでは、メモリセルへの少数キャリアの注入による記憶情報の破壊防止や、記憶情報保持特性の向上や、拡散容量の低減等のため、情報を記憶するメモリセルの基板領域であるＰウェルの電位（基板電位ＶＢＢ）として、接地電位ＶＳＳより低いレベルである負電位を用いている。ところが、負電圧である基板電位ＶＢＢも半導体集積回路装置内部で生成させる必要があり、この基板電位ＶＢＢを生成させる基板電位生成回路もチャージポンプ方式で構成されるのが一般的であるが、この基板電位生成回路は電流供給能力が比較的低い。そのため、基板電位ＶＢＢを生成するための電力消費量が大きくなる。

そこで、本実施形態においては、半導体集積回路装置の消費電力量をできるだけ低減するために、基板電位ＶＢＢが印加される負荷の容量をできるだけ低減するための工夫を行なっている。

また、ＤＲＡＭ等においては、周辺回路を構成するトランジスタの電流能力の増加のためや、ウェル分離のレイアウト面積の削減のために、周辺部のＰウェルには接地電位ＶＳＳを印加することが多い。そのため、メモリセルアレイのＰウェルと周辺回路部のＰウェルとは比較的深いＮウェルであるバリアーＮウェルで分離されている。ところで、通常サブワード線駆動回部を構成するＰチャンネル型ＭＯＳトランジスタはそのソース電位の有効レベルが内部昇圧電位ＶＰＰであるため、サブワード線駆動部のＰチャンネル型ＭＯＳトランジスタの基板電位に等しい比較的浅いＮウェルの電位は、内部昇圧電位ＶＰＰ以上の電圧でなければならない。また、通常センスアンプを構成するＰチャンネル型ＭＯＳトランジスタのソース電位の有効レベルが内部降圧電位ＶＩＮＴであるため、センスアンプのＰチャンネル型ＭＯＳトランジスタの基板電位に等しい比較的浅いＮウェルの電位は内部降圧電位ＶＩＮＴ以上であればよい。ところが、上述のように、大メモリセルブロックＭＢ全体の下部をバリアーＮウェルで覆うような構成にすると、大メモリセルブロックＭＢの中に配置されている回路の全ての比較的浅いＮウェルがバリアーＮウェルを介して電気的に接続されるので、比較的浅い各Ｎウェルの電位は共通の電位となる。そして、内部昇圧電位ＶＰＰが内部降圧電位ＶＩＮＴより高いため、サブワード線駆動部のＰチャンネル型ＭＯＳトランジスタの基板電位である比較的浅いＮウェルの電位を内部昇圧電位ＶＰＰとすると、センスアンプのＰチャンネル型ＭＯＳトランジスタの基板電位である比較的浅いＮウェルの電位も内部昇圧電位ＶＰＰとなってしまう。この場合、センスアンプのＰチャンネル型ＭＯＳトランジスタのソース電位の有効レベルは内部降圧電位ＶＩＮＴであり、基板電位が内部昇圧電位ＶＰＰであると、バックバイアス効果により、このＭＯＳトランジスタのスレッシュホールド電圧の絶対値が大きくなり、電流供給能力が低下してしまう。

そこで、本実施形態においては、このような電流供給能力の低下を回避するために、以下の各具体例に示すような断面構造を採用している。

−第１の具体例−
図１７（ａ），（ｂ）は、第１の具体例のメモリセルアレイ及びサブワード線駆動部の断面構造と、メモリセルアレイ及びセンスアンプ列の断面構造とをそれぞれ示す断面図である。

図１７（ａ）に示すように、Ｐ型半導体基板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェル内の比較的浅いＰウェルＰＷＭと、このＰウェルＰＷＭと基板本体部ＰＢＢとを分離するための比較的深いバリアーＮウェルＮＷＤとが形成されており、メモリセルアレイ部の両端にトリプルウェル内の比較的浅いＰウェルＰＷＭとトリプルウェル外の比較的浅いＰウェルＰＷＷとを電気的に分離するための比較的浅いＮウェルＮＷ１が形成されている。また、トリプルウェル外のサブワード線駆動部には比較的浅いＮウェルＮＷＷと比較的浅いＰウェルＰＷＷとが形成されている。ここで、バリアーＮウェルＮＷＤとトリプルウェル内の比較的浅いＮウェルＮＷ１とは互いに電気的に接続されており、両者の電位は同電位となる。また、基板本体部ＰＢＢとトリプルウェル外の比較的浅いＰウェルＰＷＷとは互いに電気的に接続されており、両者の電位は同電位となる。

このウェル構成の半導体集積回路における各ウェルへの電圧の印加方法は、以下の通りである。上述のように、メモリセルアレイのＰウェルＰＷＭには負電位である基板電位ＶＢＢが印加されており、このＰウェルＰＷＭと基板本体部ＰＢＢとを分離するためのバリアーＮウェルＮＷＤと、それに接続されている比較的浅いＮウェルＮＷ１には内部昇圧電位ＶＰＰが印加される。サブワード線駆動部においては、比較的浅いＮウェルＮＷＷには内部昇圧電位ＶＰＰが印加され、比較的浅いＰウェルＰＷＷには接地電位ＶＳＳが印加される。

また、図１７（ｂ）に示すように、Ｐ型半導体基板ＰＳＵＢの基板本体部ＰＢの上には、トリプルウェル内の比較的浅いＰウェルＰＷＭと、このＰウェルＰＷＭと基板本体部ＰＢＢとを電気的に分離するための比較的深いバリアーＮウェルＮＷＤとが形成されており、メモリセルアレイ部の両端にトリプルウェル内の比較的浅いＰウェルＰＷＭとトリプルウェル外の比較的浅いＰウェルＰＷＳとを電気的に分離するための比較的浅いＮウェルＮＷ１が形成されている。また、トリプルウェル外のサセンスアンプ列には比較的浅いＮウェルＮＷＳと比較的浅いＰウェルＰＷＳとが形成されている。ここで、バリアーＮウェルＮＷＤとトリプルウェル内の比較的浅いＮウェルＮＷ１とは互いに電気的に接続されており、両者の電位は同電位となる。また、基板本体部ＰＢＢとトリプルウェル外の比較的浅いＰウェルＰＷＳとは互いに電気的に接続されており、両者の電位は同電位となる。

このウェル構成の半導体集積回路における各ウェルへの電圧の印加方法は、以下の通りである。上述のように、メモリセルアレイのＰウェルＰＷＭには負電位である基板電位ＶＢＢが印加され、このＰウェルＰＷＭと基板本体部ＰＢＢとを分離するためのバリアーＮウェルＮＷＤと、それに接続されている比較的浅いＮウェルＮＷ１とには内部昇圧電位ＶＰＰが印加される。サブワード線駆動部において、比較的浅いＮウェルＮＷＷには内部降圧電位ＶＩＮＴが印加され、比較的浅いＰウェルＰＷＷには接地電位ＶＳＳが印加される。

本具体例によると、このような構成を採ることにより、サブワード線駆動部のＮウェルＮＷＷとセンスアンプ列のＮウェルＮＷＳとがバリアーＮウェルＮＷＤを介して互いに電気的に接続されることがなく、両者の電位を相異ならせることができる。そのため、センスアンプ列のＮウェルＮＷＳには、内部昇圧電位ＶＰＰではなく内部降圧電位ＶＩＮＴを印加することが可能になり、センスアンプ内のＰチャンネル型ＭＯＳトランジスタにおいて、バックバイアス効果によりＭＯＳトランジスタのスレッシュホールド電圧の絶対値が大きくなることに起因する電流能力の低下を回避することができる。

また、図１７（ａ），（ｂ）にはあえて図示されていないが、周辺部における交差領域（ＳＤＲ）は、サブワード線駆動部とセンスアンプ列と同様に、トリプルウェル外の領域でありバリアーＮウェルＭＷＤが形成される領域ではないため、交差領域のＮウェルの電位も内部降圧電位ＶＩＮＴにするなど自由に設定できるので、上述したような電源投入時にラッチアップにいたるおそれを有効に回避することができる。

なお、図１７（ａ），（ｂ）においては、メモリセルアレイ部のバリアーＮウェルＮＷＤには内部昇圧電位ＶＰＰが印加されることを例示したが、これには特に制限がなく、バリアーＮウェルＮＷＤに外部電源電位ＶＤＤや内部降圧電位ＶＩＮＴを印加するようにしてもよい。

また、比較的浅いＮウェルＮＷ１上にダミーセルを形成することで、段差の低減などを図り、高集積化に適した構成とすることができる。

−第２の具体例−
図１８（ａ），（ｂ）は、第２の具体例のメモリセルアレイ及びサブワード線駆動部の断面構造と、メモリセルアレイ及びセンスアンプ列の断面構造とをそれぞれ示す断面図である。

本具体例の構造が図１７（ａ），（ｂ）に示す第１の具体例と異なる点は、サブワード線駆動部もトリプルウェル内に形成し、その比較的浅いＮウェルＮＷＷもバリアーＮウェルＮＷＤに接続されている構成としている点にある。

図１８（ａ）に示すように、Ｐ型半導体基板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェル内の比較的浅いＰウェルＰＷＭ，ＰＷＷと、この比較的浅いＰウェルＰＷＭ，ＰＷＷと基板本体部ＰＢＢとを電気的に分離するための比較的深いバリアーＮウェルＮＷＤとが形成されており、メモリセルアレイ部の両端にトリプルウェル内の比較的浅いＰウェルＰＷＭと比較的浅いＰウェルＰＷＷとを電気的に分離するための比較的浅いＮウェルＮＷ１が形成されている。また、トリプルウェル内にサブワード線駆動部の比較的浅いＮウェルＮＷＷと比較的浅いＰウェルＰＷＷとが形成されている。ここで、バリアーＮウェルＮＷＤとトリプルウェル内の比較的浅いＮウェルＮＷ１とサブワード線駆動部の比較的浅いＮウェルＮＷＷとは互いに電気的に接続されており、３者の電位は同電位となる。

このウェル構成の半導体集積回路における各ウェルへの電圧の印加方法は、以下の通りである。上述のように、メモリセルアレイのＰウェルＰＷＭには負電位である基板電位ＶＢＢが印加され、基板本体部ＰＢＢと分離するためのバリアーＮウェルＮＷＤとそれに接続されている比較的浅いＮウェルＮＷ１とサブワード線駆動部の比較的浅いＮウェルＮＷＷとには内部昇圧電位ＶＰＰが印加される。サブワード線駆動部において、比較的浅いＮウェルＮＷＷには内部昇圧電位ＶＰＰが印加され、比較的浅いＰウェルＰＷＷには接地電位ＶＳＳが印加される。

また、図１８（ｂ）に示すように、Ｐ型半導体基板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェル内の比較的浅いＰウェルＰＷＭと、このＰウェルＰＷＭと基板本体部ＰＢＢとを電気的に分離するための比較的深いバリアーＮウェルＮＷＤとが形成されており、メモリセルアレイ部の両端にトリプルウェル内の比較的浅いＰウェルＰＷＮとトリプルウェル外の比較的浅いＰウェルＰＷＳとを電気的に分離するための比較的浅いＮウェルＮＷ１が形成されている。また、トリプルウェル外のセンスアンプ列には比較的浅いＮウェルＮＷＳと比較的浅いＰウェルＰＷＳとが形成されている。ここで、バリアーＮウェルＮＷＤとトリプルウェル内の比較的浅いＮウェルＮＷ１とは互いに電気的に接続されており、両者の電位は同電位となる。また、基板本体部ＰＢＢとトリプルウェル外の比較的浅いＰウェルＰＷＳとは互いに電気的に接続されており、両者の電位は同電位となる。

このウェル構成の半導体集積回路における各ウェルへの電圧の印加方法は、以下の通りである。上述のように、メモリセルアレイのＰウェルＰＷＭには負電位である基板電位ＶＢＢが印加され、Ｐ型半導体基板と分離するためのバリアーＮウェルとそれに接続されている比較的浅いＮウェルＮＷ１には内部昇圧電位ＶＰＰが印加される。前述の通りサブワード線駆動部の比較的浅いＮウェルＮＷＷには内部降圧電位ＶＩＮＴが印加され、その比較的浅いＰウェルＰＷＷには接地電位ＶＳＳが印加される。

本具体例によると、このような構成を採ることにより、メモリセルアレイ部の両端のＮウェルＮＷ１とサブワード線駆動部のＮウェルＮＷＷとがバリアーＮウェルＮＷＤを介して接続されるだけで、サブワード線駆動部のＮウェルＮＷＷとセンスアンプ列のＮウェルＮＷＳとがバリアーＮウェルＮＷＤを介して互いに電気的に接続されることがなく、両者の電位を相異ならせることができる。そのため、センスアンプ列のＮウェルＮＷＳには、内部昇圧電位ＶＰＰではなく内部降圧電位ＶＩＮＴを印加することが可能になり、センスアンプ内のＰチャンネル型ＭＯＳトランジスタにおいて、バックバイアス効果によりＭＯＳトランジスタのスレッシュホールド電圧の絶対値が大きくなることに起因する電流能力の低下を回避することができる。

また、上記第１の具体例と同様に、交差領域のＮウェルの電位も内部降圧電位ＶＩＮＴにするなど自由に設定できるので、上述したような電源投入時にラッチアップにいたるおそれを有効に回避することができる。

なお、図１８（ａ），（ｂ）においては、サブワード線駆動部の比較的浅いＰウェルＰＷＭには接地電位ＶＳＳが印加されることを例示したが、本発明はこれ二元て利されるものではなく、比較的浅いＰウェルＰＷＭに基板電位ＶＢＢを印加するようにしてもよい。

また、本具体例においても、比較的浅いＮウェルＮＷ１上にダミーセルを形成することで、段差の低減などを図り、高集積化に適した構成とすることができる。

−第３の具体例−
図１９（ａ），（ｂ）は、第３の具体例のメモリセルアレイ及びワード線裏打ち部の断面構造と、メモリセルアレイ及びセンスアンプ列の断面構造とをそれぞれ示す断面図である。

本具体例の構造が、図１７（ａ），（ｂ）に示す第１の具体例と異なる点は、第３の具体例は階層構成を有したワード線構成ではなく裏打ち構成のワード線構成を採用している点である。ワード線裏打ち構成は、階層構成と異なり、ワード線１本の長さが長い場合にメモリセルトランジスタのゲートを形成する比較的抵抗値の高いポリサイド配線とその抵抗による遅延を抑制すべくポリサイド配線と同電位で比較的抵抗値の低いメタル配線により各メモリセルアレイ部のポリサイド配線を接続するようにした構成である。このメモリセルアレイ部とワード線裏打ち部とをトリプルウェル内に形成し、その両端の比較的浅いＮウェルＮＷ１がバリアーＮウェルＮＷＤに接続された構成とするのである。

図１９（ａ）に示すように、Ｐ型半導体基板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェル内の比較的浅いＰウェルＰＷＭと、このＰウェルＰＷＭと基板本体部ＰＢＢとを電気的に分離するための比較的深いバリアーＮウェルＮＷＤとが形成されており、メモリセルアレイ部の両端にトリプルウェル内の比較的浅いＰウェルＰＷＭと周辺部の比較的浅いＰウェルとを電気的に分離するための比較的浅いＮウェルＮＷ１が形成されている。

このウェル構成の半導体集積回路における各ウェルへ電圧の印加方法は、以下の通りである。上述のように、メモリセルアレイのＰウェルＰＷＭには負電位である基板電位ＶＢＢが印加され、ＰウェルＰＷＭと基板本体部ＰＢＢとを電気的に分離するためのバリアーＮウェルと、それに接続されている比較的浅いＮウェルＮＷ１とには内部昇圧電位ＶＰＰが印加される。

また、図１９（ｂ）に示すように、Ｐ型半導体基板ＰＳＵＢの基板本体部ＰＢＢの上には、トリプルウェル内の比較的浅いＰウェルＰＷＭと、このＰウェルＰＷＭとＰ型半導体基板ＰＳＵＢを分離するための比較的深いバリアーＮウェルＮＷＤとが形成されており、メモリセルアレイ部の両端にトリプルウェル内の比較的浅いＰウェルＰＷＭとトリプルウェル外の比較的浅いＰウェルＰＷＳとを分離するための比較的浅いＮウェルＮＷ１が形成されている。また、トリプルウェル外のセンスアンプ列には比較的浅いＮウェルＮＷＳと比較的浅いＰウェルＰＷＳとが形成されている。ここで、バリアーＮウェルＮＷＤとトリプルウェル内の比較的浅いＮウェルＮＷ１とは互いに電気的に接続されており、両者の電位は同電位となる。また、半導体基板ＰＳＵＢとトリプルウェル外の比較的浅いＰウェルＰＷＳとは互いに電気的に接続されており、両者の電位は同電位となる。

このウェル構成の半導体集積回路における各ウェルへの電圧の印加方法は、以下の通りである。上述のように、メモリセルアレイのＰウェルＰＷＭには負電位である基板電位ＶＢＢが印加され、ＰウェルＰＷＭと基板本体部ＰＢＢとを電気的に分離するためのバリアーＮウェルＮＷＤとそれに接続されている比較的浅いＮウェルＮＷ１には内部昇圧電位ＶＰＰが印加される。

本具体例によると、このような構成を採ることにより、裏打ち構成のワード線構成であってもメモリセルアレイ部の両端のＮウェルＮＷ１とサブワード線駆動部のＮウェルＮＷＷとがバリアーＮウェルＮＷＤにより接続されるだけで、サブワード線駆動部のＮウェルＮＷＷとセンスアンプ列のＮウェルＮＷＳとがバリアーＮウェルＮＷＤを介して互いに電気的に接続されることがなく、両者の電位を相異ならせることができる。そのため、センスアンプ列のＮウェルＮＷＳには、内部昇圧電位ＶＰＰではなく内部降圧電位ＶＩＮＴを印加することが可能になり、センスアンプ内のＰチャンネル型ＭＯＳトランジスタにおいて、バックバイアス効果によりＭＯＳトランジスタのスレッシュホールド電圧の絶対値が大きくなることに起因する電流能力の低下を回避することができる。

なお、本具体例においては、センスアンプ列の比較的浅いＰウェルＰＷＭには接地電位ＶＳＳが印加されることを例示したが、本発明はこれに限定されるものではなく、比較的浅いＰウェルＰＷＭに基板電位ＶＢＢを印加するようにしてもよい。

（その他の例）
以上、本発明の具体例について説明したが、この発明は、上記具体例に限定されるものではなく、それら以外の構成を採ることも可能であることは言うまでもない。

例えば、図１において、ダイナミック型ＲＡＭは、任意の記憶容量、任意数のメモリブロックを備えることができ、基板配置や半導体基板の形状等は、図１に示す構成に限定されるものではない。

また、外部電源電位ＶＤＤは任意の電位を採りうるし、さらに、ダイナミック型ＲＡＭのブロック構成や起動制御信号の名称及び組み合わせならびに各メモリブロックの構成等は、種々の構成を採りうる。

図２において、メモリブロックＭＢ０〜ＭＢ３のそれぞれは、任意数のサブメモリセルアレイを備えることができるし、サブメモリセルアレイの対構成の組み合わせや各信号線の配置方向等は、種々の構成を採りうる。

また、図３，図４，図５，図６において、サブワード線駆動部の単位サブワード線駆動回路とメモリアレイのサブワード線との関係は、種々の組み合わせを採りうる。

さらに、メインワード線ＭＷＬは、例えば２，４，８，１６本のサブワード線に対応して設けてもよい。

図７，図８において、サブワード線駆動部の各単位サブワード線駆動回路は、例えばメインワード線ＭＷＬ０とサブワード線駆動信号ＷＤとサブワード線非選択信号ＸＷＤを入力として受けるＮＭＯＳのみの構成としてもよい。この場合、サブワード線駆動回路において比較的浅いＮウェル領域がなくなるためバリアーＮウェルの電位を自由に設定することができる。単位サブワード線駆動回路の具体的構成は、種々の具体例を採りうる。

図１１において、内部昇圧電位ＶＰＰと内部降圧電位ＶＩＮＴの外部電源電位特性は図の特性のみに制限されない。

図１３，図１４，図１５は各ウェルの配置位置やその順序ならびに金属配線層等の素材等は、この具体例による制約を受けない。また、Ｐ型半導体基板上に設けられることがダイナミック型ＲＡＭの必須条件となる訳ではなくＮ型基板上でもかまわない。さらに、各具体例における具体的なウェル構造や基板電圧ならびにその組み合わせ等は、種々の構成を採りうる。

以上の説明では、本発明の半導体集積回路装置を主としてダイナミック型ＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、例えば、シンクロナスＤＲＡＭ，スタティック型ＲＡＭ等の各種メモリ集積回路装置やこのようなメモリ集積回路を内蔵するデジタル集積回路装置に適用した場合にも、上記実施形態と同様の効果，つまり低消費電力化などの効果を発揮することができる。

また、この発明は、少なくともワード線の階層構造が効果的となる半導体記憶装置ならびにこのような半導体記憶装置を内蔵する装置及びシステムに広く適用でき、上記実施形態と同様の効果を発揮することができる。

本発明に係る半導体集積回路装置は、半導体集積回路のレイアウト設計の簡略化を図ることができ、特に、大容量のダイナミック型ＲＡＭ（ランダムアクセスメモリ）などの半導体記憶装置として機能する半導体集積回路装置等として有用である。

本発明が適用されるダイナミック型ＲＡＭの実施形態を示すブロック配置図である。 本発明の実施形態におけるダイナミック型ＲＡＭ中の大メモリセルブロックの構成を示すブロック図である。 図２中のダイナミック型ＲＡＭに含まれるサブメモリセルアレイの周辺部の第１の具体例を示すブロック図である。 図２中のダイナミック型ＲＡＭに含まれるサブメモリセルアレイの周辺部の第２の具体例を示すブロック図である。 図２中のダイナミック型ＲＡＭに含まれるサブメモリセルアレイの周辺部の第３の具体例を示すブロック図である。 図２中のダイナミック型ＲＡＭに含まれるサブメモリセルアレイの周辺部の第４の具体例を示すブロック図である。 図３中のサブワード線駆動部の第１の具体例における構成を示す回路図及び回路動作を示すタイミングチャート図である。 図２中のサブワード線駆動部の第２の具体例における構成を示す回路図及び回路動作を示すタイミングチャート図である。 図７の交差領域に含まれる選択内部降圧電位生成回路の第１の具体例を示すブロック回路図及びタイミングチャート図である。 図７の交差領域に含まれる選択内部降圧電位生成回路の第２の具体例を示すブロック回路図及びタイミングチャート図である。 図４に示すような１つのサブワード線非選択信号生成回路のみを備えた交差領域の回路構成を示すブロック回路図である。 図１１に示す交差領域の一部におけるレイアウトを示す平面図である。 本発明の実施形態における内部昇圧電位と内部降圧電位の外部電源電位依存性を示す図である。 図７のサブワード線駆動部の第１，第２の具体例を示す部分的な回路図及びレイアウト構成図である。 図７のサブワード線駆動部の第１の具体例のレイアウト構成を示す平面図である。 図７のサブワード線駆動部の第２の具体例のレイアウト構成を示す平面図である。 本発明の実施形態におけるメモリアレイ及び周辺部の第１の具体例におけるメモリセルアレイ及びサブワード線駆動部の断面構造と、メモリセルアレイ及びセンスアンプ列の断面構造とをそれぞれ示す断面図である。 本発明の実施形態におけるメモリアレイ及び周辺部の第２の具体例におけるメモリセルアレイ及びサブワード線駆動部の断面構造と、メモリセルアレイ及びセンスアンプ列の断面構造とをそれぞれ示す断面図である。 本発明の実施形態におけるメモリアレイ及び周辺部の第３の具体例におけるメモリセルアレイ及びワード線裏打ち部の断面構造と、メモリセルアレイ及びセンスアンプ列の断面構造とをそれぞれ示す断面図である。

符号の説明

ＭＢ 大メモリセルブロック
ＭＷＤＢ メインワード線駆動回路
ＰＳＵＢ Ｐ型半導体基板
ＰＢＢ 基板本体部
ＰＣ 周辺回路
ＳＭＡ サブメモリセルアレイ
ＳＷＬＢ サブワード線駆動部
ＳＡＢ センスアンプ列
ＳＤＲ 交差領域
ＸＷＤＧ サブワード線非選択信号生成回路
ＭＷＬ メインワード線
ＳＷ サブワード線
ＷＤ サブワード線駆動信号
ＸＷＤ サブワード線非選択信号
ＳＷＤ 単位サブワード線駆動回路
ＢＬ ビット線
ＳＡ 単位センスアンプ回路
ＳＡＤ センスアンプ駆動回路
ＳＡＰ，ＳＡＮ センスアンプ駆動信号線
ＳＥ，ＸＳＥ センスアンプ制御信号線
ＶＤＤ 外部電源電位
ＶＰＰ 内部昇圧電位
ＶＩＮＴ 内部降圧電位
ＶＳＳ 接地電位
ＮＷ Ｎウェル
ＰＷ Ｐウェル
ＭＣ メモリセル
ＰＭＯＳ Ｐチャンネル型ＭＯＳトランジスタ
ＮＭＯＳ Ｎチャンネル型ＭＯＳトランジスタ

Claims (2)

1. 半導体基板の上に多数のＭＯＳトランジスタと配線とを集積して構成される半導体集積回路装置であって、
   メインワード線及びこのメインワード線から分岐して延びる複数のサブワード線と、
   上記複数のサブワード線と交差するように延びる複数のビット線と、
   上記サブワード線及びビット線に接続されてマトリックス状に配置された複数のメモリセルを含むメモリセルアレイと、
   上記各ビット線に接続される複数のセンスアンプを含むセンスアンプ列と、
   メインワード線駆動信号を生成するためのメインワード線駆動信号生成回路と、
   サブワード線駆動信号を生成するためのサブワード線駆動信号生成回路と、
   サブワード線非選択信号を生成するサブワード線非選択信号生成回路と、上記メインワード線駆動信号生成回路、サブワード線駆動信号生成回路及び上記サブワード線非選択信号生成回路に接続されて、上記メインワード線駆動信号、サブワード線駆動信号及びサブワード線非選択信号に応じて上記各サブワード線を駆動するための複数のサブワード線駆動回路を含むサブワード線駆動部とを備え、
   上記半導体基板内には、複数のＮ型拡散領域が形成されており、
   上記１つのサブワード線駆動部には、上記Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散領域が存在し、
   上記各Ｎ型拡散領域上に各々ゲート電極を有する複数のＭＯＳトランジスタが配置されており、
   １つのサブワード線非選択信号回路から延びるサブワード線非選択信号用の配線が、その両側のサブワード線駆動部で共通の列に属するＮ型拡散領域の上のゲート電極に接続されていることを特徴とする半導体集積回路装置。
2. 半導体基板の上に多数のＭＯＳトランジスタと配線とを集積して構成される半導体集積回路装置であって、
   メインワード線及びこのメインワード線から分岐して延びる複数のサブワード線と、
   上記複数のサブワード線と交差するように延びる複数のビット線と、
   上記サブワード線及びビット線に接続されてマトリックス状に配置された複数のメモリセルを含むメモリセルアレイと、
   上記各ビット線に接続される複数のセンスアンプを含むセンスアンプ列と、
   メインワード線駆動信号を生成するためのメインワード線駆動信号生成回路と、
   サブワード線駆動信号を生成するためのサブワード線駆動信号生成回路と、サブワード線非選択信号を生成するサブワード線非選択信号生成回路と、
   上記メインワード線駆動信号生成回路、サブワード線駆動信号生成回路及び上記サブワード線非選択信号生成回路に接続されて、上記メインワード線駆動信号、サブワード線駆動信号及びサブワード線非選択信号に応じて上記各サブワード線を駆動するための複数のサブワード線駆動回路を含むサブワード線駆動部とを備え、
   上記半導体基板内には、複数のＮ型拡散領域が形成されており、
   上記１つのサブワード線駆動部には、上記Ｎ型拡散領域の複数の列に含まれる複数のＮ型拡散領域が存在し、
   上記各Ｎ型拡散領域上に各々ゲート電極を有する複数のＭＯＳトランジスタが配置されており、
   １つのサブワード線非選択信号回路から延びるサブワード線非選択信号用の配線が、その両側のサブワード線駆動部で互いに異なる列に属するＮ型拡散領域の上のゲート電極に接続されていることを特徴とする半導体集積回路装置。

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