KR100594927B1

KR100594927B1 - 반도체 기억 장치

Info

Publication number: KR100594927B1
Application number: KR1020040021660A
Authority: KR
Inventors: 쯔까모또야스마사; 니이고지
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-03-31
Filing date: 2004-03-30
Publication date: 2006-06-30
Also published as: KR20040086780A; US7079413B2; TW200428389A; US20040252548A1; JP4290457B2; CN100412985C; JP2004303340A; CN1542847A; TWI238411B

Abstract

데이터 유지 안정성을 손상시키지 않고 고속으로 데이터의 기입을 수행한다. 메모리 셀 어레이(1)의 열 단위로 적어도 데이터 기입 시에 기판 전위를 제어하는 기판 전위 설정 회로(10)를 설치한다. 데이터 기입 시에, 선택 열의 메모리 셀 트랜지스터의 기판 영역을, 데이터 유지 특성(스태틱 노이즈 마진)이 저하되도록 전위를 변경함으로써, 메모리 셀에 고속으로 확실하게 데이터를 기입할 수 있다.

메모리 셀 어레이, 기판 전위 설정 회로, 기판 전압 전달선, 기판 제어 회로

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명에 따른 반도체 기억 장치의 전체 구성을 개략적으로 나타내는 도면.

도 2는 도 1에 나타내는 메모리 셀의 구성을 보다 구체적으로 나타내는 도면.

도 3은 도 1에 나타내는 기판 전위 설정 회로 내의 기판 제어 회로의 구성을 나타내는 도면.

도 4는 도 1에 나타내는 반도체 기억 장치의 동작을 나타내는 타이밍 도면.

도 5는 본 발명의 실시예 2에 따른 기판 제어 회로의 구성을 나타내는 도면.

도 6은 본 발명의 실시예 2에 따른 반도체 기억 장치의 동작을 나타내는 타이밍 도면.

도 7은 본 발명의 실시예 3에 따른 기판 제어 회로의 구성을 나타내는 도면.

도 8은 도 7에 나타내는 기판 제어 회로의 동작을 나타내는 신호 파형 도면.

도 9는 본 발명의 실시예 4에 따른 메모리 셀의 평면 레이아웃을 개략적으로 나타내는 도면.

도 10은 도 9에 나타내는 선 L10-L10에 따른 단면 구조를 개략적으로 나타내는 도면.

도 11은 도 9에 나타내는 레이아웃에서 제1 금속 배선의 레이아웃을 개략적으로 나타내는 도면.

도 12는 도 9에 나타내는 메모리 셀의 레이아웃에서 제2 금속 배선의 레이아웃을 개략적으로 나타내는 도면.

도 13은 도 9에 나타내는 레이아웃에서 제3 금속 배선의 레이아웃을 개략적으로 나타내는 도면.

도 14는 본 발명의 실시예 4에 있어서의 기판 제어 회로의 주요부의 단면 구조를 개략적으로 나타내는 도면.

도 15는 기판 제어 회로의 전압 인가부의 배치의 다른 예를 나타내는 도면.

도 16은 본 발명의 실시예 5에 따른 반도체 기억 장치의 구성을 개략적으로 나타내는 도면.

도 17은 도 16에 나타내는 메모리 셀의 구성을 개략적으로 나타내는 도면.

도 18은 도 16에 나타내는 기판 제어 회로의 구성의 일례를 나타내는 도면.

도 19는 도 18에 나타내는 기판 제어 회로의 동작을 나타내는 신호 파형 도면.

도 20은 도 16에 나타내는 반도체 기억 장치의 동작을 나타내는 타이밍 도면.

도 21은 본 발명의 실시예 6에 따른 기판 제어 회로의 구성을 나타내는 도면.

도 22는 본 발명의 실시예 6에 따른 반도체 기억 장치의 동작을 나타내는 타 이밍 도면.

도 23은 본 발명의 실시예 7에 따른 메모리 셀의 단면 구조를 개략적으로 나타내는 도면.

도 24는 본 발명의 실시예 8에 따른 메모리 셀의 레이아웃을 개략적으로 나타내는 도면.

도 25는 도 24에 나타내는 레이아웃에서 1비트의 메모리 셀 부분의 레이아웃을 나타내는 도면.

도 26은 도 25에 나타내는 레이아웃의 전기적 등가 회로를 나타내는 도면.

도 27은 도 24에 나타내는 레이아웃에 대한 기판 바이어스 전압을 공급하는 부분의 구성을 개략적으로 나타내는 도면.

도 28은 본 발명의 실시예 9에 따른 반도체 기억 장치의 전체 구성을 개략적으로 나타내는 도면.

도 29는 도 28에 나타내는 반도체 기억 장치의 메모리 셀의 구성을 개략적으로 나타내는 도면.

도 30은 도 28에 나타내는 기판 제어 회로의 구성을 나타내는 도면.

도 31은 도 28에 나타내는 반도체 기억 장치의 동작을 나타내는 타이밍 도면.

도 32는 본 발명의 실시예 10에 따른 반도체 기억 장치의 전체 구성을 개략적으로 나타내는 도면.

도 33은 도 32에 나타내는 기판 제어 회로의 구성을 나타내는 도면.

도 34는 도 32에 나타내는 반도체 기억 장치의 동작을 나타내는 타이밍 도면.

도 35는 도 32에 나타내는 기판 제어 신호를 발생하는 부분의 구성을 개략 적으로 나타내는 도면.

도 36은 본 발명의 실시예 11에 따른 메모리 셀 어레이의 레이아웃을 개략적으로 나타내는 도면.

도 37은 도 36에 나타내는 선 L37-L37을 따른 단면 구조를 개략적으로 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

10 : 기판 전위 설정 회로

MC, MC00-MC11 : 메모리 셀

20, 120 : 기판 전압 전달선

PBC, NBC, PNBC : 기판 제어 회로

40, 42 : NMOS 영역

41 : PMOS 영역

70 : P기판

90, 92 : NMOS 영역

91 : PMOS 영역

100 : 실리콘 기판

101 : 매립 절연막

P1-P3, N1, N2, NT3, NT4, PT4, PT3 : MOS 트랜지스터

70-73, 85a-85d, 95-99, 135a-135d, 143a-143d : 소자 분리 영역

본 발명은 반도체 기억 장치에 관한 것으로, 특히 스태틱하게 동작하는 스태틱형 메모리(SRAM(스태틱 랜덤 액세스 메모리))의 메모리 셀 어레이부에 대한 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 저소비 전류로 안정하게 데이터의 기입 및 판독을 수행할 수 있는 SRAM의 구성에 관한 것이다.

MOS 트랜지스터의 동작 속도를 빠르게 하는 방법으로서, 그 임계값 전압의 절대값을 작게 하는 방법이 있다. 임계값 전압의 절대값이 작아지면, 드레인 전류를 증가시킬 수 있어 고속으로 내부 노드를 충방전할 수 있다.

그러나, 임계값 전압의 절대값을 작게 한 경우, 오프 상태 시의 소스-드레인 간 누설 전류(서브 임계값 전류)가 증가하여 소비 전류가 증가한다는 문제가 발생한다. 이와 같은 누설 전류의 문제를 해결하는 방법으로서 다양한 방법이 제안되었다.

반도체 기억 장치에 있어서는, 특허 문헌 1(특개평9-73784호 공보)에 있어서, 스태틱형 메모리 셀 회로에서 대기 시와 데이터 액세스를 수행하는 동작 시에 메모리 셀 트랜지스터의 소스-기판(백 게이트) 간의 전압을 다르게 한다. 즉, 대 기 시에는 메모리 셀 트랜지스터의 소스-기판 간 전압을 깊은 역 바이어스 상태로 설정하여, MOS 트랜지스터의 임계값 전압의 절대값을 크게 하여 누설 전류의 저감을 도모한다. 한편, 동작 시에는, 소스 및 기판을 동일 전위로 하여 대기 시에 비해 임계값 전압의 절대값을 작게 하여 고속화를 도모한다. 상기 특허 문헌 1의 구성에 있어서는, 메모리의 동작 속도를 빠르게 하고, 또한 비동작 시(대기 시)의 소비 전류를 저감하는 것의 양립을 도모한다.

또한, 비특허 문헌 1(IEEE 1998 VLSI 서킷 심포지움, 카와구치 등, "Dynamic Leakage Cut-off Scheme for Low-Voltage SRAM's(저전압 SRAM을 위한 다이내믹 누설 차단 방식)"에 있어서는, 복수의 메모리 셀의 기판 전위를 개별적으로 제어함으로써, 고속 동작 및 저소비 전류화를 도모하는 구성이 나타나 있다. 상기 비특 허 문헌 1의 구성에 있어서는, 행렬상으로 배열되는 메모리 셀을 갖는 메모리 어레이에 있어서, 행 방향으로 기판용 전원선을 배치하고, 메모리 셀의 행 단위로 기판 전위를 제어한다. 즉, 행 디코더에 의해 선택된 메모리 셀 행의 기판 전위와 메모리 셀 트랜지스터의 소스 전위를 등전위로 하여 고속화를 도모한다. 비선택 행의 메모리 셀 트랜지스터의 기판 전위를 소스-백 게이트가 역 바이어스 상태로 되는 전위로 설정하여, 비선택 메모리 셀에서의 누설 전류의 저감을 도모한다.

또한, 데이터 기입을 고속화하는 방법으로서, 메모리 셀 트랜지스터의 기판 전위를 변경하는 구성이 특허 문헌 2(특개평11-213673호 공보)에 나타나 있다. 상기 특허 문헌 2에 있어서는, 메모리 셀의 플립 플롭을 구성하는 인버터 회로의 트랜지스터의 기판 전위를 제어한다. 즉, 기입 동작의 처음에, 메모리 셀 트랜지스 터의 기판 전위를, 부하 P채널 MOS 트랜지스터와 드라이브 N채널 MOS 트랜지스터의 전류 구동 능력을 작게 하도록 변경한다. 상기 특허 문헌 2의 구성에 있어서는, 메모리 셀 행마다 기판 전위 설정 회로를 설치하여 행 단위로 메모리 셀 트랜지스터의 기판 전위를 조정한다.

또한, SRAM 셀 어레이에 있어서, 어레이 면적을 저감하는 레이아웃이 특허 문헌 3(특개평10-178110호 공보), 특허 문헌 4(특개2003-60089호 공보), 및 특허 문헌 5(특개2001-339071호 공보)에 나타나 있다.

상술한 특허 문헌 1 및 비특허 문헌 1의 구성에 있어서는, 메모리 셀에 대한데이터 액세스를 수행하는 동작 시와 대기 시(비선택 시)에 따라 기판 전위를 제어함으로써 고속화 및 저소비 전력화를 도모한다. 그러나, 이들 선행 기술의 구성에 있어서는, 동작 시에 메모리 셀의 P 및 N채널 MOS 트랜지스터 양자의 임계값 전압의 절대값을 작게 하여, 이들 트랜지스터의 전류 구동력을 크게 하고 있다. 따라서, 데이터 판독 시에는, 비트선 전류를 고속으로 방전할 수 있어 판독 동작을 고속화할 수 있다. 그러나, 데이터 기입 시에는 그다지 고속화를 기대할 수 없다. 데이터 기입 시에는, 기입 데이터에 대응하여 비트선 쌍의 한쪽 비트선을 H레벨로, 다른 쪽을 L레벨로 어레이 외부의 라이트 드라이버에 의해 강하게 구동하여, 메모리 셀의 데이터 기억 노드를 기입 데이터에 따른 전압 레벨로 설정한다. 유지 데이터와 반대의 데이터를 기입할 때에는 기억 노드의 H레벨 측 노드를 L레벨로 반전시킴으로써 데이터의 기입이 이루어진다. 이 때, PMOS 부하 트랜지스터의 전류 구 동력이 큰 경우에는 유지 데이터를 반전시킬 수 없다. 따라서, 데이터 기입 대상의 메모리 셀에서는, PMOS 부하 트랜지스터의 전류 구동력이 NMOS 액세스 트랜지스터의 전류 구동력 보다도 가능한 한 작은 쪽이 고속으로 안정하게 데이터를 기입하는 데에 바람직하다. 이들 선행 기술에 있어서는, 데이터 기입을 고속으로 수행하기 위한 구성에 대해서는 고려하지 않고 있다. 단순히 동작 시에 메모리 셀 트랜지스터의 임계값 전압의 절대값을 작게 하여 메모리 셀 트랜지스터를 고속 동작시키는 것에 대해서만 고려하고 있을 뿐이다.

특허 문헌 2에 있어서는, 메모리 셀 행마다 기판 전위 설정 회로를 배치하여 행 단위로 메모리 셀 트랜지스터의 기판 전위를 제어하고 있다. 그러나, 이러한 구성의 경우, 비선택 열의 메모리 셀의 유지 데이터가 파괴될 가능성이 있다.

SRAM 셀에서는, 데이터의 유지 안정성은 인버터의 입출력 전달 특성 곡선을 반전시켜 중첩한 특성곡선에 의해 정량적으로 주어진다. 2개의 특성 곡선에 의해 둘러싸인 영역의 면적이 클수록 데이터를 안정하게 유지할 수 있다. 상기 영역의 크기를 스태틱 노이즈 마진 SNM이라고 부른다. 상기 스태틱 노이즈 마진은 인버터의 입력 논리 임계값에 의존하며, 따라서, SRAM 셀을 구성하는 MOS 트랜지스터의 전류 구동력 및 임계값 전압에 의존한다. 예를 들면, 풀 CMOS 구성의 SRAM 셀에서, 액세스용 N채널 MOS 트랜지스터와 데이터를 기억하는 드라이브용의 N채널 MOS 트랜지스터의 전류 구동력의 비가 작아지면, 비트선 접속 시에 L레벨의 기억 노드의 전위가 상승하기 쉬워지고, 스태틱 노이즈 마진이 작아져서 데이터 유지 안정성이 저하된다. 즉, 메모리 셀의 유지 데이터가 파괴되어 오동작의 원인이 된다. 상기 전류 구동력의 비는 일반적으로 β비라고 불리며, 통상적으로는 스태틱 노이즈 마진을 확보하기 위해서 β비를 1.5 이상 정도로 설정한다. 즉, 드라이브 트랜지스터의 전류 구동력을 액세스 트랜지스터의 전류 구동력보다도 높게 설정할 필요가 있다.

SRAM에 있어서는, 데이터의 유지 안정성을 보증하기 위해서 스태틱 노이즈 마진을 확보하는 것이 중요하다. 특허 문헌 2의 구성과 같이, 데이터 기입 동작의 처음에 드라이브 트랜지스터의 전류 구동력을 작게 하도록 기판 전위를 제어하면, 스태틱 노이즈 마진이 저하되어 데이터를 기입하기 좋아진다. 그러나, 선택 행의 비선택 열의 메모리 셀에서도 기억 노드가 대응하는 비트선에 접속되어 있고, 메모리 셀 행 단위로 드라이브 트랜지스터의 전류 구동력을 작게 하는 기판 전위 제어에서는, 상기 선택 행의 비선택 열의 메모리 셀의 스태틱 노이즈 마진도 저하되어, 상기 비선택 열의 메모리 셀 데이터가 파괴되어 오동작이 발생할 가능성이 있다.

또한, 어떠한 선행 기술에도, 대기 시의 소비 전류를 저감시키는 것에 대해서는 고려되어 있지만, 동작 시의, 비트선의 충방전에 의한 액티브 전류를 저감시키는 것에 대해서는 고려되어 있지 않다.

또한, 특허 문헌 3∼5에 있어서는, 메모리 셀 어레이의 레이아웃만이 고려되어 있고, 소비 전류의 저감 등의 회로 특성에 대하여는 고려되어 있지 않다.

따라서, 본 발명의 목적은, 저소비 전류로 고속이면서 안정된 데이터 판독 및 기입을 실현할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은, 고속 동작성을 해치지 않고 동작 시의 소비 전류를 저감시킬 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명에 따른 반도체 기억 장치는, 행렬상으로 배열되고, 각각이 제1 및 제2 도전형의 절연 게이트형 전계 효과 트랜지스터로 구성되는 래치 회로를 포함하는 복수의 메모리 셀과, 어드레스 신호와 동작 모드 지시 신호에 응답하여, 선택 메모리 셀 중 적어도 제1 도전형의 절연 게이트형 전계 효과 트랜지스터의 백 게이트 전위를 데이터 기입 시와 데이터 판독 시에 변경하는 기판 전위 변경 회로를 포함한다.

메모리 셀 트랜지스터의 백 게이트 전위를 데이터 기입 시와 데이터 판독 시에 변경함으로써, 메모리 셀 트랜지스터의 임계값 전압을 동작 모드에 따라 변경할 수 있다. 따라서, 동작 모드에 따라 메모리 셀의 트랜지스터의 임계값 전압을 변경함으로써, 메모리 셀의 스태틱 노이즈 마진을 동작 마진에 따라 최적화할 수 있어, 안정적이면서 고속으로 데이터의 기입 및 판독을 수행할 수 있다.

본 발명의 추가의 목적 및 이점은 첨부 도면과 연계한 본 발명에서 실시예를 통한 이하의 상세한 설명에 의해서 자명하게 될 것이다.

<실시예 1>

도 1은 본 발명에 따른 반도체 기억 장치의 전체 구성의 일례를 개략적으로 나타내는 도면이다. 도 1에서는, 클럭 신호에 동기하여 동작하는 동기형 싱글 포트 SRAM의 구성을 일례로서 나타낸다. SRAM의 구성은 이에 한정되지 않으며, 클럭 신호와 비동기로, 칩 선택 신호에 따라서 동작하는 SRAM이어도 되고, 또한 듀얼 포 트 SRAM이어도 된다.

도 1에 있어서, 반도체 기억 장치는 행렬상으로 배열되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(1)와, 주어진 로우 어드레스 신호를 디코드하여 워드선 선택 신호를 생성하는 로우 디코더(2)와, 주어진 Y 어드레스 신호를 디코드하여 메모리 셀 어레이(1)의 열을 선택하는 열 선택 신호 CD를 생성하고, 또한 선택 열을 내부 데이터선에 접속하는 컬럼 선택 회로(4)와, 컬럼 선택 회로(4)에 의해 선택된 열에 대하여 데이터의 기입 및 판독을 행하는 기입/판독 회로(7)와, 외부로부터의 셀 인에이블 신호 /CSC와 라이트 인에이블 신호 /WEC와 어드레스 신호 AD를 입력받아, 클럭 신호 CLK에 따라서 내부 로우 및 컬럼 어드레스 신호 및 필요한 내부 동작 제어 신호를 생성하는 주 제어 회로(8)를 포함한다.

메모리 셀 어레이(1)에 있어서는, 행렬상으로 SRAM 셀 MC가 배열된다. 도 1에 있어서는, 2행 2열로 배열되는 메모리 셀 MC00, MC01, MC10 및 MC11을 대표적으로 나타낸다. SRAM 셀은 풀 CMOS 구성이며, 백 게이트 전위가 변경되면 그 임계값 전압이 변경된다. 각 열에 있어서 동일 도전형의 메모리 셀 트랜지스터는 공통의 기판 영역에 형성되고, 이 기판 영역이 메모리 셀 트랜지스터의 백 게이트로서 기능한다.

반도체 기억 장치는, 또한, 주 제어 회로(8)로부터의 기판 전위 제어 신호 BE와 컬럼 선택 회로(4)로부터의 열 선택 신호(열 선택 신호) CD에 따라서 선택 열의 메모리 셀의 트랜지스터의 기판(백 게이트) 전위를 변경하는 기판 전위 설정 회로(기판 전위 변경 회로)(10)를 포함한다. 기판 전위 설정 회로(10)는 메모리 셀 어레이(1)의 각 열마다 대응하여 설치되는 기판 전위 제어 회로 PBC를 포함하고, 선택 열에 대하여 설치된 기판 전위 제어 회로 PBC는, 데이터 기입 사이클과 데이터 판독 사이클과 대기 시(스탠바이 사이클)에 메모리 셀 트랜지스터의 기판 전위를 변경한다. 특히, 데이터 기입 시에 선택 열의 메모리 셀의 스태틱 노이즈 마진 작게 하여, 고속으로 확실하게 데이터의 기입을 수행한다.

기판 전위 설정 회로(10)는, 비선택 열에 대해서는 그 기판 전위를 변경하지 않는다. 따라서, 비선택 열에서는, 스태틱 노이즈 마진 충분히 큰 상태로 유지되어 데이터가 안정적으로 유지된다.

기판 전위 설정 회로(10)는 각 메모리 셀 열에 대응하여 배치되는 PMOS 기판 전위 제어 회로 PBC0 및 PBC1을 포함한다. 본 실시예 1에서는, 메모리 셀 MC(메모리 셀을 대표적으로 나타낸다)의 P채널 MOS 트랜지스터의 기판 전위를 동작 모드에 따라 변경한다. 따라서, 각 열에 있어서 비트선 BL 및 ZBL과 평행하게 기판 전압 전달선(20)이 배치된다. 기판 전압 전달선(20)은 각각 기판 전압 VPP를 전달한다. 이들 기판 전압 전달선(20)은 대응하는 열의 메모리 셀의 P채널 MOS 트랜지스터의 백 게이트(기판 영역)에 공통으로 접속된다.

도 1에 있어서는, 비트선 BL0 및 ZBL0에 접속되는 메모리 셀 MC00 및 MC10에 대하여 배치되는 기판 전압 전달선(20)은 기판 전압 VPP0을 전달하고, 비트선 BL1 및 ZBL1에 접속되는 메모리 셀 MC01 및 MC11에 대하여 배치되는 기판 전압 전달선(20)은 기판 전위 VPP1을 전달한다.

메모리 셀의 각 행에 대응하여 워드선 WL이 배치된다. 메모리 셀 MC10 및 MC11이 워드선 WL1에 접속되고, 메모리 셀 MC00 및 MC01이 워드선 WL0에 접속된다.

기입/판독 회로(7)는 주 제어 회로(8)의 제어 하에 외부 데이터 DI 및 DO를 각각 입력 및 출력한다.

비트선 BL 및 ZBL에 대하여, 또한, 로우 디코더(2)를 통하여 공급되는 워드선 선택 타이밍 신호에 따라서, 비트선을 소정 전위로 프리 차지하는 프리 차지 회로(9)가 설치된다. 상기 비트선 BL 및 ZBL(비트선을 대표적으로 나타낸다)에 대하여 설치되는 프리 차지 회로(9)에 의해 데이터 판독 시에 비트선에 컬럼 전류가 흐르고, 상기 컬럼 전류의 메모리 셀을 통한 방전에 의해 메모리 셀의 기억 데이터에 따른 전위차가 비트선 사이에 발생한다.

도 2는, 도 1에 나타내는 메모리 셀 MC00-MC11의 구성을 보다 구체적으로 나타낸다. 메모리 셀 MC00-MC11은 동일한 구성을 가지며, 도 2에서는 메모리 셀 MC를 대표적으로 그 구성을 나타낸다.

메모리 셀 MC는, 데이터를 기억하는 인버터 래치를 구성하는 인버터(11a, 11b)와, 워드선 WL 상의 워드선 선택 신호에 따라서 기억 노드 SNa 및 SNb를 각각 비트선 BL 및 ZBL에 결합하는 N채널 MOS 트랜지스터 NQc 및 NQd를 포함한다.

인버터(11a)는 기억 노드 SNa의 기억 데이터에 따라서 기억 노드 SNb를 구동하고, 인버터(11b)는 기억 노드 SNb의 전위에 따라서 기억 노드 SNa를 구동한다. 인버터(11a, 11b)는 CMOS 인버터이고, 동일 열의 메모리 셀의 CMOS 인버터의 P채널 MOS 트랜지스터의 백 게이트에 공통으로 기판 전압 전달선(20)이 결합된다.

인버터(11a)는 전원 전압 VDD를 공급하는 전원 노드와 기억 노드 SNb의 사이 에 접속되고, 또한 그 게이트가 기억 노드 SNa에 접속되는 P채널 MOS 트랜지스터 PQa와, 기억 노드 SNb와 접지 노드의 사이에 접속되고, 또한 그 게이트가 기억 노드 SNa에 접속되는 N채널 MOS 트랜지스터 NQa를 포함한다. 인버터(11b)는 전원 전압 VDD를 공급하는 전원 노드와 기억 노드 SNa의 사이에 접속되고, 또한 그 게이트가 기억 노드 SNb에 접속되는 P채널 MOS 트랜지스터 PQb와, 기억 노드 SNa와 접지 노드의 사이에 접속되고, 또한 그 게이트가 기억 노드 SNb에 접속되는 N채널 MOS 트랜지스터 NQb를 포함한다. MOS 트랜지스터 PQa 및 PQb의 기판 영역(백 게이트)이 기판 전압 전달선(20)에 공통으로 접속된다.

상기 기판 전압 전달선(20)은 메모리 셀 전원 전압 VDD를 전달하는 메모리 전원선과 별도로 배치되고, 메모리 전원선 및 기판 전압 전달선(20)은 각각 독립적으로 전압 레벨이 설정된다(기판 전압 전달선(20)은 열 단위로 전압 레벨이 설정된다).

본 실시예 1에 있어서는, N채널 MOS 트랜지스터 NQ3, NQb, NQc 및 NQd의 백 게이트는, 예를 들면 접지 전압 VSS으로 고정된다.

액세스용의 N채널 MOS 트랜지스터 NQc 및 NQd는 각각 워드선 WL에 그 게이트가 접속되고, 도통 시에 기억 노드 SNa 및 SNTb를 비트선 BL 및 ZBL에 각각 결합한다.

도 3은, 본 발명의 실시예 1에 따른 기판 전위 설정 회로(10)에 포함되는 PMOS 기판 제어 회로 PBC의 구성의 일례를 나타내는 도면이다.

PMOS 기판 제어 회로 PBC는, 주 제어 회로(8)로부터의 기판 전위 제어 신호 BE와 열 선택 신호 CD를 입력받는 NAND 회로 NC1과, NAND 회로 NC1의 출력 신호를 반전시키는 인버터 INV1과, NAND 회로 NC1의 출력 신호에 따라서 선택적으로 도통하고, 도통 시에 전압원 VDDH를 기판 전압 전달선(20)에 결합하는 P채널 MOS 트랜지스터(패스 트랜지스터) P1과, 인버터 INV1의 출력 신호에 따라서 선택적으로 도통하고, 도통 시에 전압원 VDD를 기판 전압 전달선(20)에 결합하는 P채널 MOS 트랜지스터(패스 트랜지스터) P2를 포함한다. 상기 NAND 회로 NC1, 인버터 INV1, 및 패스 트랜지스터 P1 및 P2의 그룹이 메모리 셀의 각 열에 대응하여 배치된다.

전압원 VDDH가 공급하는 전압 VDDH는, 전압원 VDD가 공급하는 메모리 셀 전원 전압 VDD 보다도 높은 전압이다. 여기서, 전압원과 그 공급 전압을 동일한 부호로 나타낸다(이하의 설명에서도 마찬가지다). 메모리 셀 전원 전압 VDD는, 예를 들면, 1.0V이고, 고전압 VDDH는, 예를 들면, 1.5V이다. 상기 고전압 VDDH는 DRAM(다이내믹 랜덤 액세스 메모리에 있어서 워드선을 구동하기 위해서 이용되는 승압 회로에 의해 생성되어도 되고, 또한, 외부로부터 입출력 인터페이스용으로 공급되는 전원 전압을 이용하여도 된다. 전원 구성이 간략화된다. 상기 인터페이스용 전원 전압은, 외부와의 인터페이스를 취하는 입력 회로의 최초단 입력 버퍼 및 출력 회로의 최종단 출력 버퍼의 동작 전원 전압으로서 이용된다.

NAND 회로 NC1은, 그 출력 신호의 하이 레벨을 고전압 VDDH 레벨로 변환하는 레벨 변환 기능을 갖는다. 기판 전압 전달선(20)에 전원 전압 VDD가 전달될 때, 패스 트랜지스터 P1의 게이트를 고전압 레벨로 설정하여 상기 패스 트랜지스터 P1을 비도통 상태로 유지한다. 기판 전압 전달선(20)은 전원 전압 VDD와 고전압 VDDH의 사이에서 변하기 때문에, 인버터 INV1은, 특히 레벨 변환 기능이 요구되지 않는다. 인버터 INV1는 레벨 변환 기능을 갖고 있어도 된다.

상기 도 3에 나타내는 PMOS 기판 제어 회로 PBC에서는, 열 선택 신호 CD와 기판 제어 신호 BE가 함께 H레벨일 때에는 패스 트랜지스터 P1이 도통하고, 기판 전압 전달선(20)에 고전압 VDDH가 전달되어, 선택 열의 메모리 셀의 부하 PMOS(P채널 MOS) 트랜지스터의 기판 바이어스가 깊어진다. 열 선택 신호 CD 및 기판 제어 신호 BE의 한쪽이 L레벨로 되면, 패스 트랜지스터 P2가 도통하여, 기판 전압 전달선(20)에는 전원 전압 VDD가 전달된다. 즉, 기판 전압 전달선(20)의 전압 VPP의 레벨은 신호 CD 및 BE에 의해 설정된다.

도 4는, 본 발명의 실시예 1에 따른 반도체 기억 장치의 동작을 나타내는 타이밍 도면이다. 이하, 도 4를 참조하여 도 1에 나타내는 반도체 기억 장치의 기판 전위 제어의 동작에 대하여 설명한다.

상기 반도체 기억 장치는 클럭 신호 CLK에 동기하여 동작한다. 내부 신호의 진폭은 전원 전압 VDD와 동일한 1.0V이며, H레벨이 1.0V이고 L레벨이 VSS(0V)이다. 고전압 VDDH는 1.5V이다. 동작 모드로서 이하의 3개의 모드가 준비된다.

(a)대기상태(비동작 상태) : CEC=H이고, 또한 WEC=X(don't care)

(b)판독 모드 : CEC=H이고, 또한 WEC=H

(c)기입 모드 : CEC=H이고, 또한 WEC=L

셀 인에이블 신호 CEC가 H레벨일 때, 상기 반도체 기억 장치는 비선택 상태(스탠바이 상태)이며, 주 제어 회로(8)로부터의 기판 제어 신호 BE는 L레벨이다. 따라서, 도 3에 나타내는 NAND 회로 NC1의 출력 신호는 H레벨이고, 따라서, 인버터 INV1의 출력 신호는 L레벨이다. 따라서, 패스 트랜지스터 P1은 오프 상태, 패스 트랜지스터 P2는 온 상태가 되어, 기판 전압 전달선(20) 상의 전압 VPP으로서 전원 VDD로부터 전원 전압 VDD가 공급된다. 상기 전원 전압 VDD는 메모리 셀 전원 전압과 동일 전압 레벨이고, 도 2에 나타내는 P채널 MOS 트랜지스터 PQa 및 PQb는, 소스 및 기판(백 게이트)이 동일 전압 레벨로 되어 임계값 전압의 절대값이 작은 상태로 설정된다.

액세스 사이클이 시작되면, 셀 인에이블 신호 CEC를 L레벨로 설정한다. 클럭 신호가 상승할 때 라이트 인에이블 신호 WE가 H레벨이면, 데이터 판독 모드가 지정된다. 도 1에 나타내는 로우 디코더(2) 및 컬럼 선택 회로(3)가 주 제어 회로(8)의 제어 하에 디코드 동작을 수행하여, 어드레스 신호 AD에 의해 지정된 행 및 열에 대한 선택 신호가 H레벨로 상승한다. 여기서 메모리 셀 MC00이 지정된 상태를 생각한다. 이 경우, 워드선 WL0이 로우 디코더(2)에 의해 H레벨로 구동되고, 또한 열 선택 신호 CD0가 H레벨이 되어, 비트선 BL0 및 ZBL0에 메모리 셀 MC00의 기억 노드 SNa 및 SNb가 접속된다. 프리 차지 회로(9)로부터의 컬럼 전류에 의해 비트선 BL0 및 ZBL0에 전위차가 발생하고, 이 전위차가 컬럼 선택 회로(4)를 통하여 기입/판독 회로(7)에 전달되어, 메모리 셀의 데이터에 따른 출력 데이터 DO가 생성되어 데이터의 판독이 행해진다.

선택 워드선 WL0는 소정 기간이 경과하면 비선택 상태로 구동되고, 또한 메모리 셀 데이터의 기입/판독 회로(7)에서 감지 동작이 완료하면, 열 선택 신호 CD0 도 비선택 상태로 구동된다.

상기 데이터 판독 시에, 기판 전압 전달선(20)의 전압 VPP는, 기판 제어 신호 BE가 L레벨이기 때문에, 모든 열에 있어서 전원 전압 VDD 레벨이다. 메모리 셀 MC에서는, 부하 PMOS 트랜지스터의 임계값 전압의 절대값이 작고 스태틱 노이즈 마진은 충분히 확보되어 있어, 안정적으로 데이터를 판독할 수 있다.

다음으로 데이터 기입 동작에 대하여 설명한다. 이 경우에도, 메모리 셀 MC00이 선택되는 상태를 생각한다. 데이터 기입 시에는, 셀 인에이블 신호 CEC 및 라이트 인에이블 신호 WEC를 함께 L레벨로 설정한다. 클럭 신호 CLK의 상승에 응답하여 주 제어 회로(8)가 로우 디코더(2) 및 컬럼 선택 회로(4)를 활성화하여, 데이터 판독 동작 시와 같이 워드선 WL0 및 열 선택 신호 CD0가 H레벨로 구동된다.

상기 데이터 기입 시에는, 주 제어 회로(8)가 기판 제어 신호 BE를 H레벨로 구동한다. 따라서, 선택 열에 대하여 설치된 PMOS 기판 제어 회로 PBC0에 있어서, 도 3에 나타내는 NAND 회로 NC1의 출력 신호가 L레벨, 인버터 INV1의 출력 신호가 H레벨로 된다. 따라서, 기판 전압 전달선(20)으로는 고전압원 VDDH로부터의 전압 VDDH가 패스 트랜지스터 P1을 통하여 전달된다.

메모리 셀 MC00에 있어서, 도 2에 나타내는 P채널 MOS 트랜지스터 PQa 및 PQb는 기판 바이어스가 깊어지고, 그 임계값 전압의 절대값이 높아져서 전류 구동력이 저하되어, 인버터(11a, 11b)에서 형성되는 인버터 래치의 래치 상태가 불안정하게 된다. 기입/판독 회로(7)에 의해 선택 열의 비트선 BL0 및 ZBL로 데이터를 기입하고, 비트선 BL0 및 ZBL0의 전위가 기입 데이터에 따라 변화한다. 이 때, 인 버터(11a, 11b)로 구성되는 인버터 래치의 래치 능력이 작아져서 메모리 셀의 스태틱 노이즈 마진이 저하되어, 용이하게 기억 노드 SNa 및 SNb의 전위를 기입 데이터에 따른 전위 레벨로 설정할 수 있다. 즉, 역 데이터 기입 시에는, PMOS 트랜지스터의 전류 구동력이 작아져 있어, H레벨 데이터를 기억하는 기억 노드의 전압을 기입 데이터에 따라 L레벨로 고속으로 구동할 수 있다.

비선택 열의 메모리 셀 MC01 및 MC11에 대해서는, 기판 전압 전달선(20) 상의 전압 VPP1은 전원 VDD로부터의 메모리 셀 전원 전압 VDD이고, 데이터 판독 시와 마찬가지로 인버터 래치의 래치 능력은 충분히 높아 안정적으로 데이터를 유지한다. 따라서, 선택 메모리 셀과 동일 행의 비선택 메모리 셀에 있어서, 액세스 트랜지스터(NQc, NQd)가 온 상태로 되어 비트선 BL 및 ZBL에 기억 노드가 각각 접속되는 경우에도 안정적으로 데이터를 유지할 수 있다.

또한, 선택 메모리 셀과 동일 열의 메모리 셀은, 액세스 트랜지스터(NQc, NQd)가 오프 상태이고, 기억 노드 SNa 및 SNb는 대응하는 비트선 BL 및 ZBL로부터 분리되어 있고, 이들 전위는 변하지 않기 때문에, 가령 부하 PMOS 트랜지스터의 전류 구동력이 저하되어도, 그 유지 특성에 영향을 미치지 않으며 안정적으로 데이터를 기억한다.

데이터 기입이 완료하면, 열 선택 신호 CD 및 기판 제어 신호 BE의 어느 한쪽의 하강에 응답하여 NAND 회로 NC1의 출력 신호가 H레벨로 되고, 다시 선택 열의 기판 전압 전달선(20)으로는, 패스 트랜지스터 P2를 통하여 전원 전압 VDD가 전달된다. 따라서, 도 2에 나타내는 부하 PMOS 트랜지스터 PQa 및 PQb의 기판 바이어 스가 다시 얕아지고, 인버터 래치의 래치 능력이 높아져서 스태틱 노이즈 마진이 높아져서 안정적으로 기입 데이터가 유지된다.

따라서, 선택 열에 있어서, 데이터 기입 시, 메모리 셀의 P채널 MOS 트랜지스터의 기판 바이어스를 깊게 함으로써 메모리 셀의 래치 능력이 작아져서, 용이하게 기입 데이터에 대응하여 기억 노드의 전위를 설정할 수 있다. 비선택 열의 메모리 셀에서는, 부하 PMOS 트랜지스터의 기판 전위를 판독 시와 동일 전압 레벨로 설정함으로써, 비선택 열의 메모리 셀의 부하 PMOS 트랜지스터의 임계값 전압을 일정하게 유지하여 구동 능력을 유지하고, 메모리 셀의 스태틱 노이즈 마진을 확보한다.

데이터 판독 시에는 기판 바이어스는 얕은 상태로 유지되기 때문에, 메모리 셀의 스태틱 노이즈 마진은 충분히 확보되어 있어 안정적으로 데이터를 판독할 수 있다.

따라서, 데이터 기입 시, 선택 열의 메모리 셀의 P채널 MOS 트랜지스터의 기판 바이어스를 깊게 함으로써, 그 임계값 전압의 절대값을 크게 하고 전류 구동력을 작게 하여 스태틱 노이즈 마진을 작게 할 수가 있어, 판독 마진 및 기입 마진을 충분히 확보하여 안정적으로 데이터를 유지하면서 데이터를 고속으로 기입할 수 있다.

또한, 고전압원 VDDH가 공급하는 전압 VDDH는, 메모리 셀의 부하 PMOS 트랜지스터 PQa 및 PQb의 소스 불순물 영역과 기판 영역의 사이의 PN 접합이 오프 상태로 유지되는 전압 레벨이면 된다.

또한, 기판 제어 신호 BE는, 라이트 인에이블 신호 WEC와 셀 인에이블 신호와 클럭 신호 CLK에 따라서 데이터 기입 동작 시 적어도 선택 워드선의 활성화 기간동안 활성화된다. 이 회로 구성으로서는, 기입/판독 회로(7)에 포함되는 기입 회로의 활성화 신호를 이용하는 회로를 적용할 수 있다. 내부의 기입 회로를 활성화하는 기입 활성화 신호를 기판 제어 신호로서 이용한다. 컬럼 선택 회로(4)의 활성화 신호와 기입 활성화 신호의 조합으로 기판 제어 신호 BE가 생성되어도 된다.

이상과 같이, 본 발명의 실시예 1에 따르면, 데이터 기입 지시 신호와 열 선택 신호(열 선택 신호)에 따라서, 선택 열의 메모리 셀의 P채널 MOS 트랜지스터의 기판 바이어스를 깊게 하고 있으며, 메모리 셀 트랜지스터의 임계값 전압을 변경하여 선택 메모리 셀의 스태틱 노이즈 마진을 변경할 수 있어, 데이터의 유지 안정성을 손상시키지 않으면서 용이하게 데이터를 기입할 수 있다.

<실시예 2>

도 5는, 본 발명의 실시예 2에 따른 PMOS 기판 제어 회로 PBC의 구성을 나타내는 도면이다. 상기 도 5에 나타내는 PMOS 기판 제어 회로 PBC는, 도 3에 나타내는 PMOS 기판 제어 회로 PBC와 다음과 같은 점에서 그 구성이 다르다. 즉, P채널 MOS 트랜지스터(패스 트랜지스터) P1이 전원 전압 VDD를 공급하는 전원 노드에 결합되고, 또한 패스 트랜지스터 P2가 저전압원 노드 VDDL에 결합된다. 상기 도 5에 나타내는 PMOS 기판 제어 회로 PBC의 다른 구성은 도 3에 나타내는 PMOS 기판 제어 회로 PBC의 구성과 동일하고, 대응하는 부분에는 동일한 참조 번호를 붙여 그 상세 설명은 생략한다.

반도체 기억 장치의 전체 구성은 도 1에 나타내는 반도체 기억 장치의 구성과 동일하고, 또한 메모리 셀의 구성도 도 2에 나타내는 구성과 동일하다

저전압원 VDDL의 전압 VDDL은, 메모리 셀의 부하 PMOS 트랜지스터의 소스-백 게이트 사이의 PN 접합이 비도통 상태를 유지하는 전압 레벨이고, 전압 VDD-VDDL은 PN 접합의 빌트 인 전압(0.7V 정도) 이하이고, 저전압원 전압 VDDL은, 예를 들면 0.5V이다.

상기 저전압원 전압 VDDL은, 다이오드 접속된 MOS 트랜지스터를 이용하여 전원 전압 VDD를 강하시켜 생성해도 되고, DC-DC 컨버터 등의 전압 강하 회로를 이용하여 생성해도 되고, 또한 외부로부터 인가해도 된다.

도 6은, 도 5에 나타내는 기판 제어 회로 PBC를 이용했을 때의 동작을 나타내는 타이밍 도면이다. 상기 도 6에 나타내는 타이밍도는, 도 4에 나타내는 타이밍도와, 기판 전압 전달선(20)에 전달되는 전압 VPP의 전압 레벨이 서로 다를 뿐으로, 대기 시와 데이터 판독 시 및 데이터 기입 시의 동작 자체는 본 실시예 2에서의 동작과 실시예 1의 동작이 동일하여, 그 동작의 상세 설명은 생략한다. 기판 제어 신호 BE 및 열 선택 신호 CD에 따라서 기판 전압 전달선(20)의 전압 VPP을 고전압 및 저전압 중 어느 하나로 설정한다.

즉, 본 실시예 2에 있어서는, 대기 시(비선택 시) 및 데이터 판독 시에 기판 전위 VPP는 전원 전압 VDD(1.0V)의 전압 레벨로 설정되고, 데이터 기입 시에 선택 열의 메모리 셀에 대하여 배치되는 기판 전압 전달선(20)의 전압 VPP는 저전압원 전압 VDDL로 설정되고, 비선택 열의 메모리 셀에 대한 기판 전압 전달선(20)의 전압 VPP는 전원 전압 VDD로 유지된다.

따라서, 본 실시예 2에 있어서도, 실시예 1과 마찬가지로 데이터 기입 시에 선택 열의 메모리 셀의 부하 PMOS 트랜지스터의 기판 바이어스를 깊게 하고 있어, 선택 메모리 셀의 스태틱 노이즈 마진을 저하시킬 수 있고, 고속으로 데이터를 기입할 수 있으며, 또한 안정적으로 데이터를 유지할 수 있다.

또한, 이용되는 전압은 전원 전압 VDD와 그것보다 낮은 전압 VDDL로, 패스 트랜지스터 P1 및 P2에 전원 전압 VDD보다 높은 전압이 인가되지 않아 소자의 신뢰성을 확보할 수 있다.

이상과 같이, 본 발명의 실시예 2에 따르면, 기판 전압 전달선의 전압 VPP를 전원 전압 VDD와 저전압 VDDL의 사이에서 전환하고 있어, 실시예 1과 마찬가지로 안정적으로 데이터를 유지하면서 고속으로 데이터를 기입할 수 있다.

또한, 최대로 전원 전압 VDD가 인가될 뿐으로, 소자의 신뢰성을 확보할 수 있다.

<실시예 3>

도 7은, 본 발명의 실시예 3에 따른 PMOS 기판 제어 회로 PBC의 구성을 나타내는 도면이다. 상기 도 7에 나타내는 기판 제어 회로 PBC의 구성에 있어서는, 패스 트랜지스터 P1이 NAND 회로 NC1의 출력 신호에 따라서 전원 전압 VDD를 기판 전압 전달선에 전달한다. 패스 트랜지스터 P2는 다이오드 접속된 P채널 MOS 트랜지스터 P3를 통하여 전원 VDD에 결합되고, 인버터 INV1의 출력 신호에 따라서 P채널 MOS 트랜지스터 P3를 통해 전달된 전압 VDD-Vtp를 기판 전압 전달선에 전달한다. 여기서, Vtp는 P채널 MOS 트랜지스터 P3의 임계값 전압의 절대값을 나타낸다.

기판 바이어스 전압 VPP의 고전압이 전원 전압 VDD이며 1.0V로 하면, P채널 MOS 트랜지스터 P3의 임계값 전압의 절대값 Vtp를 0.5V로 설정한다. 이 경우, 기판 바이어스 전압 VPP의 저전압은 실시예 2와 마찬가지로 0.5V가 된다. 상기 도 7에 나타내는 PMOS 기판 제어 회로 PBC에서는, 또한 NAND 회로 NC1의 출력 신호의 상승에 응답하여 기판 전압 전달선(20)을 접지 전압 레벨 방향으로 구동하는 보조 구동 회로(30)가 설치된다.

보조 구동 회로(30)는 NAND 회로 NC1의 출력 신호를 입력받는 인버터 INV2와, 인버터 INV2의 출력 신호를 입력받는 인버터 INV3와, 인버터 INV2 및 INV3의 출력 신호를 입력받는 NOR 회로 NC2와, NOR 회로 NC2의 출력 신호가 H레벨일 때 도통하고, 도통 시에 기판 전압 전달선(20)을 접지 노드에 결합하는 N채널 MOS 트랜지스터 N1을 포함한다.

인버터 INV2 및 INV3과 NOR 회로 NC2에 의해 상승 단안정 펄스 발생 회로가 형성된다. 따라서, 선택된 메모리 셀에 대한 데이터의 기입이 완료하면, N채널 MOS 트랜지스터 N1은 단안정 구동되어 기판 전압 전달선(20)을 방전시킨다. 이에 의해 기판 전압 전달선(20)의 전압을 고속으로 저전압 방향으로 구동하여, 데이터 기입의 완료 후에 고속으로 선택 열의 메모리 셀의 P채널 MOS 트랜지스터의 기판 전위를 원래의 전압으로 구동한다.

도 8은, 도 7에 나타내는 보조 구동 회로(30)의 동작을 나타내는 신호 파형 도면이다. 이하, 도 8을 참조하여 도 7에 나타내는 보조 구동 회로의 동작에 대하여 설명한다. 패스 트랜지스터 P1 및 P2에 의한 기판 전압 전달선(20)의 구동에 대해서는, 도 6에 나타내는 타이밍의 동작과 동일하다

데이터 기입 시, 기판 제어 신호 BE 및 열 선택 신호 CD가 함께 H레벨로 되면, NAND 회로 NC1의 출력 신호가 L레벨로 하강하고, 패스 트랜지스터 P1이 온 상태로, 패스 트랜지스터 P2가 오프 상태로 된다. 이에 의해 기판 전압 전달선(20)으로는 전원 VDD로부터의 전원 전압 VDD가 전달된다.

데이터 기입이 완료하여, 예를 들면, 열 선택 신호 CD가 비선택 상태로 구동되어 선택 열이 내부 기입 데이터선과 분리되면, NAND 회로 NC1의 출력 신호가 H레벨로 되고, 또한 인버터 INV1의 출력 신호가 L레벨로 되어, 패스 트랜지스터 P1이 오프 상태로, 패스 트랜지스터 P2가 온 상태로 된다. 이에 의해 기판 전압 전달선(20)이 전원 전압 VDD에서 저전압 VDD-Vtp로 구동된다.

이 때, 또한 인버터 INV2의 출력 신호가 NAND 회로 NC1의 출력 신호의 하강에 응답하여 L레벨로 된다. 인버터 INV3는 지연 시간이 크고 그 출력 신호는 L레벨이며, 상기 NAND 회로 NC1의 출력 신호의 하강에 응답하여 NOR 회로 NC2의 출력 신호가 H레벨로 되어, N채널 MOS 트랜지스터 N1이 도통된다. 따라서, 기판 전압 전달선(20)이 MOS 트랜지스터 N1에 의해 접지 전압 방향으로 구동되고, 패스 트랜지스터 P2의 동작과 합쳐져서 저전압 VDD-Vtp로 구동된다. 이에 의해 기판 전압 전달선(20)은 고전압 VDD에서 저전압 VDD-Vtp로 고속으로 구동된다. 인버터 INV3가 갖는 지연 시간이 경과하면, NOR 회로 NC2의 출력 신호가 L레벨로 되어 MOS 트 랜지스터 N1이 오프 상태로 된다..

따라서, 데이터 기입 완료 후, 상기 MOS 트랜지스터 N1을 소정 기간 온 상태로 유지함으로써, 고속으로 기판 전압 전달선(20)을 고전압 VDD에서 저전압 VDD-Vtp으로 구동할 수 있다. 이에 의해 클럭 신호의 사이클이 짧은 경우에도 기판 전압 VPP를 원래의 전원 전압 VDD로 복귀시킬 수 있어, 고속이면서 안정된 동작을 실현할 수 있다.

또한, 기판 전압 VPP를 생성하기 위해서 메모리 셀 전원 전압만을 사용하고 있어, 단일 전원으로 기판 전압 VPP를 생성할 수 있으므로 전원의 구성을 간략화할 수 있다.

또한, 보조 구동 회로(30)가 기판 전압 전달선(20)을 구동하는 기간은, 상기 보조 구동 회로(30)의 전류 구동 능력에 따라 적당한 시간으로 정해지면 된다.

이상과 같이, 본 발명의 실시예 3에 따르면, 데이터 기입 완료 시에 선택 열의 기판 전위를 접지 전압 방향으로 소정 기간 구동하고 있어, 고속으로 기판 전위를 원래의 전압 레벨로 복귀시킬 수 있다.

또한, 기판 저전압을 다이오드 접속된 MOS 트랜지스터에 의해 전원 전압을 강하하여 생성하고 있어, 단일 전원으로 기판 전압을 생성할 수 있다.

또한, 기판 전압을 단안정 구동하는 보조 구동 회로(30)는 실시예 1 또는 2의 구성과 조합하여 이용하여도 된다.

<실시예 4>

도 9는, 본 발명의 실시예 4에 따른 반도체 기억 장치의 메모리 셀의 레이아 웃을 개략적으로 나타내는 도면이다. 도 9에 있어서, P채널 MOS 트랜지스터를 형성하는 PMOS 영역(41)의 양측에, N채널 MOS 트랜지스터를 형성하는 NMOS 영역(40, 42)이 배치된다. 이들 MOS 영역(40, 42)은, 열 방향의 직선적으로 연속하여 연장되어 배치되고, 이들 영역에 1열로 정렬하여 배치되는 메모리 셀이 형성된다.

PMOS 영역(41)에서는, P채널 MOS 트랜지스터를 형성하는 활성 영역(52, 55)이 장방형으로 형성된다. 상기 활성 영역(52, 55)은 각각 열 방향으로 인접하는 메모리 셀에 의해 공유된다.

NMOS 영역(40)에 있어서는, N채널 MOS 트랜지스터를 형성하기 위한 N형 활성 영역(50, 51)이 직선적으로 연장되어 형성된다. NMOS 영역(42)에 있어서는, N채널 MOS 트랜지스터를 형성하기 위한 N형 활성 영역(53, 54)이 간격을 두고 직선적으로 열 방향으로 연장되어 형성된다. 도 9에 있어서, 1비트의 메모리 셀의 영역을 파선의 장방형 영역(45)으로 나타낸다.

상기 1비트 메모리 셀 영역(45)에 있어서, 게이트 전극(60)이 활성 영역(51, 55)을 가로지르도록 행 방향으로 연장되어 배치되고, 또한 활성 영역(52)에 컨택트 CN1을 개재하여 접속된다. 게이트 전극(60)과 점대칭의 형태로 행 방향으로 연장되어, 활성 영역(52, 53)을 가로지르도록 게이트 전극(61)이 형성된다. 상기 게이트 전극(61)은 컨택트 CN2를 개재하여 활성 영역(55)에 접속된다. 상기 게이트 전극(60, 61)에 의해 CMOS 인버터 래치를 형성하는 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터가 형성되고, 또한 게이트 전극(60, 61)을 각각 활성 영역(52, 55)에 컨택트 CN1 및 CN2를 개재하여 접속함으로써, 이들 CMOS 인버터의 기억 노드의 상보 접속이 실현된다.

컨택트 CN3를 개재하여 게이트 전극(60)과 대향하여 게이트 전극(62)이 활성 영역(51)을 가로지르도록 형성되고, 또한 컨택트 CN4를 개재하여 게이트 전극(61)과 대향하여 활성 영역(53)을 가로지르도록 게이트 전극(63)이 형성된다. 상기 게이트 전극(62, 63)은 후술하는 바와 같이 워드선에 접속되어 액세스 트랜지스터의 게이트를 구성한다. 게이트 전극(62, 63)은 각각 행 방향에 인접하는 메모리 셀에 의해 공유된다. 이 1비트 메모리 셀 영역(45)의 레이아웃이 행 방향 및 열 방향에 거울 대칭의 형태로 반복 배치된다.

NMOS 영역(40, 42)과 PMOS 영역(41)이 열 방향으로 직선적으로 연장됨으로써, 열 단위로 PMOS 영역(41)의 기판 전위를 제어할 수 있다.

도 10은, 도 9에 나타내는 선 L10-L10을 따른 단면 구조를 개략적으로 나타내는 도면이다. 도 10에 있어서, 메모리 셀은 P형(실리콘) 기판(69) 상에 형성된다. NMOS 영역(40)은 P웰에 의해 규정되고, PMOS 영역(41)은 N웰에 의해 규정되고, NMOS 영역(42)은 P웰에 의해 규정된다. 이들 MOS 영역과 대응하는 웰 영역을 동일한 참조 부호로 나타낸다. P웰(40, 42)의 외측에 인접 메모리 셀의 P채널 MOS 트랜지스터를 형성하기 위한 N웰(66, 67)이 각각 형성된다.

이들 웰(40∼42, 66, 67)에 있어서 소자 분리를 위하여 트렌치 영역(70∼73)이 각각 형성된다. 상기 트렌치 영역(70∼73)은 각각 STI(Shallow Trench Isolation) 영역이고, 각각 웰 표면에 형성된 트렌치 영역에 절연막을 충전하여 형성된다. 활성 영역(50∼54)은 각각 불순물 영역이고, 도 10에서는 도 9에 나타내 는 게이트 전극(61)을 따른 단면 구조를 나타내고 있고, 채널 영역이 형성되기 때문에 도 10에 서는 상기 활성 영역을 형성하는 불순물 영역은 나타나 있지 않다.

게이트 전극(61)은 N웰(41) 및 P웰(42) 상에 걸쳐서 연장되어 배치되고, 게이트 전극(62)이 P웰(40)상에서 트렌치 영역(71) 상에 걸쳐서 형성된다. 따라서, 이 트랜지스터를 분리하기 위하여 STI막이 이용되고 있고, 활성 영역(50∼54)은 각각 STI 영역에 의해 분리된다.

N웰(41)이 메모리 셀의 P채널 MOS 트랜지스터의 기판 영역을 구성하고, 상기 N웰(41)의 전위를 데이터 기입 시에 선택·비선택에 따라 설정한다.

도 11은, 도 9에 나타내는 메모리 셀의 상층 배선의 레이아웃을 개략적으로 나타내는 도면이다. 도 11에서 1비트의 메모리 셀 영역(45)의 상층 배선의 레이아웃을 나타낸다. 활성 영역(51)은 컨택트 CN3, 제1 금속 배선(75e) 및 컨택트 CN2를 개재하여 활성 영역(55)에 결합된다. 상기 제1 금속 배선(75e)과 게이트 전극(60)에 관하여 대향하여 배치되는 영역에서 활성 영역(51)이 컨택트를 개재하여 제1 금속 배선(75a)에 접속되고, 또한 활성 영역(55)이 컨택트를 개재하여 제1 금속 배선(75d)에 접속된다. 게이트 전극(62)은 컨택트를 개재하여 제1 금속 배선(75d)에 접속된다. 또한, 게이트 전극(62)에 인접하는 영역에서 활성 영역(51)은 컨택트를 개재하여 제1 금속 배선(75f)에 접속된다.

활성 영역(52)은 컨택트 CN1, 제1 금속 배선(75g) 및 컨택트 CN4를 개재하여 활성 영역(53)에 결합된다. 상기 제1 금속 배선(75g)과 게이트 전극(61)에 관하여 대향하는 위치에 제1 금속 배선(75i, 75j)이 형성된다. 이들 제1 금속 배선(75i, 75j)은 각각 컨택트를 개재하여 활성 영역(52) 및 활성 영역(53)에 결합된다. 게이트 전극(63)은 컨택트를 개재하여 제1 금속 배선(75h)에 접속된다.

이들 제1 금속 배선(75e, 75g)은 각각 메모리 셀의 CMOS 인버터를 구성하는 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 드레인을 상호 접속한다. 나머지 제1 금속 배선은 또한 상층에 형성되는 제2 금속 배선과의 접속을 위한 중간 배선으로서 이용된다.

도 12는, 메모리 셀 어레이의 제2 금속 배선의 레이아웃을 나타내는 도면이다. 상기 도 12에 나타내는 제2 금속 배선은 도 11에 나타내는 제1 금속 배선 상에 배치된다. 도 12에 있어서, 활성 영역(51)에 인접하여 열 방향으로 연장되어 제2 금속 배선(77a)이 배선된다. 상기 제2 금속 배선(77a)은 제1 비아 V1e를 개재하여 도11에 나타내는 제1 금속 배선(75f)에 접속된다. 상기 제2 금속 배선(77a)은 비트선 BL을 구성한다.

활성 영역(55, 52)의 사이에 열 방향으로 연장되는 제2 금속 배선(77b)이 배치된다. 상기 제2 금속 배선(77b)는 제1 비아 V1b 및 V1e를 개재하여 도 11에 나타내는 제1 금속 배선(75b, 75i)에 각각 접속된다.

활성 영역(53)에 인접하여 열 방향으로 연장되어 제2 금속 배선(77c)이 배치된다. 상기 제2 금속 배선(77c)은 제1 비아 V1c를 개재하여 도 11에 나타내는 제1 금속 배선(75c)에 접속된다. 제2 금속 배선(77c)은 비트선 ZBL을 구성한다.

게이트 전극(62)은, 도 11에 나타내는 제1 금속 배선(75d) 및 제1 비아 V1d를 개재하여 제2 금속 배선(77e)에 접속된다. 게이트 전극(63)은 도 11에 나타내 는 제1 금속 배선(75h) 및 제1 비아 Vlf를 개재하여 제2 금속 배선(77f)에 접속된다.

도 11에 나타내는 제1 금속 배선(75a)은 제1 비아 V1e를 개재하여 제2 금속 배선(77d)에 접속된다. 또한, 도 11에 나타내는 제1 금속 배선(75j)은 제1 비아 V1g를 개재하여 제2 금속 배선(77g)에 접속된다. 게이트 전극(60, 61)은 메모리 셀 내부에서 기억 노드와 접속될 뿐으로, 제1 비아는 형성되지 않는다.

제2 금속 배선(77b)은 열 방향으로 연장되어 전원 전압 Vdd를 전달한다.

도 13은, 본 발명의 실시예 4에 있어서의 메모리 셀의 제3 금속 배선의 레이아웃을 개략적으로 나타내는 도면이다. 상기 도 13에 나타내는 제3 금속 배선이 도 12에 나타내는 제2 금속 배선 상에 배치된다. 도 13에 있어서, 게이트 전극(62, 63)과 평행하게 행 방향으로 제3 금속 배선(78a)이 배치된다. 상기 제3 금속 배선(78a)은 제2 비아 V2a를 개재하여 도 13에 나타내는 제2 금속 배선(77b)에 접속되고, 또한 도 12에 나타내는 제1 금속 배선(75a) 및 컨택트를 개재하여 활성 영역(51)에 접속된다. 상기 제3 금속 배선(78a)은 접지 전압 GND를 전달한다.

게이트 전극(60, 63)과 게이트 전극(62, 61)의 사이에 행 방향으로 연장하여 제3 금속 배선(78b)이 배치된다. 상기 제3 금속 배선(78b)은 제2 비아 V2b 및 V2c를 개재하여 도 12에 나타내는 제2 금속 배선(77e, 77f)에 접속된다. 상기 제3 금속 배선(78b)은 워드선 WL을 구성하고, 활성 영역(51, 53)에 형성되는 액세스용의 N채널 MOS 트랜지스터의 게이트 전극에 결합된다.

게이트 전극(62, 61)의 외측 영역에 행 방향으로 연장하여 제3 금속 배선(78c)이 또한 배치된다. 상기 제3 금속 배선(78c)은 제2 비아 V2d를 개재하여 도 12에 나타내는 제2 금속 배선(77g)에 접속된다. 상기 제3 금속 배선(78c)에 의해 접지 전압 GND가 활성 영역(53)에 형성되는 드라이브용의 N채널 MOS 트랜지스터에 공급된다.

활성 영역(52, 55)에 대해서는 제3 금속 배선은 배치되지 않는다. 이들 활성 영역(52, 55)에 형성되는 P채널 MOS 트랜지스터에 대해서는, 도 12에 나타낸 바와 같이 제2 금속 배선(77b)에 의해 전원 전압이 공급된다.

도 9∼도 13에 도시한 바와 같이, 메모리 셀의 P채널 MOS 트랜지스터를 형성하는 N웰(41), N채널 MOS 트랜지스터를 형성하는 P웰(40, 42)을 열 방향으로 연속적으로 연장시켜 형성한다. 메모리 셀의 인버터를 구성하는 P채널 및 N채널 MOS 트랜지스터를 행 방향으로 인접하여 배치하고, 액세스용의 N채널 MOS 트랜지스터를 이들 인버터와 직교하는 방향으로 배치하는 횡형 셀 구조를 실현한다. 이에 의해 선택 워드선과 선택 열에 대응하는 기판 영역의 교차부에 대응하여 배치되는 메모리 셀의 기판 전위를 변경시켜, 메모리 셀의 부하 P채널 MOS 트랜지스터의 임계값 전압의 절대값을 변화시킴으로써 용이하게 기입을 수행할 수 있다.

또한, 전원 전압 VDD를 전달하는 전원선은 열 방향으로 직선적으로 연장되어 있어, 각 열 단위로 메모리 셀의 전원 전압 VDD를 공급할 수 있다.

도 14는, PMOS 기판 제어 회로의 주요부의 구성을 나타내는 도면이다. 도 14에 있어서, P형 기판(69) 상에 N웰(41)이 형성된다. 상기 N웰(41)에 있어서, 1열로 정렬하는 P채널 MOS 트랜지스터가 형성된다. 상기 N웰(41)과 소자 분리 영역(85b, 85c)에 의해 분리되어 N웰(80, 81)이 P형 기판(69)의 표면에 형성된다. N웰(80, 81)은 또한, 소자 분리 영역(85a, 85b)을 개재하여 다른 소자 형성 영역으로부터 분리된다. N웰(80)에 고전압 Va를 전달하는 P채널 MOS 트랜지스터(패스 트랜지스터) P1이 형성되고, N웰(81)에 저전압 Vb를 전달하는 P채널 MOS 트랜지스터(패스 트랜지스터) P2가 형성된다.

패스 트랜지스터 P1은 N웰(80)의 표면에 간격을 두고 형성되는 P형 불순물 영역(82a, 82b)과, 이들 불순물 영역(82a, 82b) 간의 영역 상의 도시하지 않는 게이트 절연막을 개재하여 형성되는 게이트 전극(82c)을 포함한다. 불순물 영역(82a)이 고전압원 Va(VDD 또는 VDDH)에 결합된다. 불순물 영역(82b)은 N웰(41)의 표면에 형성되는 N형 불순물 영역(84a)에 결합된다. 상기 N웰(80)은 고전압원 Va에 바이어스된다.

패스 트랜지스터 P2는, N웰(81)의 표면에 간격을 두고 형성되는 P형 불순물 영역(83a, 83b)과, 이들 불순물 영역(83a, 83b) 간의 영역 상의 도시하지 않는 게이트 절연막을 개재하여 형성되는 게이트 전극(83c)을 포함한다. 불순물 영역(83b)은 저전압원 Vb(VDD, VDDL 또는 다이오드 접속된 MOS 트랜지스터의 게이트/드레인)에 결합되고, 불순물 영역(83a)은 N웰(41)의 표면에 형성되는 N형 불순물 영역(84b)에 결합된다. N웰(81)은 고전압 Va에 바이어스된다.

P채널 MOS 트랜지스터 P1의 도통 시에는, N형 불순물 영역(84a)을 개재하여 N웰(41)로는 고전압 Va가 공급된다. P채널 MOS 트랜지스터 P2의 도통 시에는, N웰(41)에 대하여 N형 불순물 영역(84b)를 개재하여 저전압 Vb가 공급된다. N웰(41)에 고전압 Va가 공급되어도 N웰(81)이 고전압 Va에 바이어스되어 있어, P채널 MOS 트랜지스터 P2의 기판 영역의 N웰(41)에 전류가 흘러 들어가는 것을 방지할 수 있다.

MOS 트랜지스터 P1 및 P2를 각각 상호 분리되는 N웰(80, 81)에 형성하고, 이들 웰 영역을 고전압 Va로 바이어스함으로써, 고전압원 Va 및 저전압원 Vb를 확실하게 분리할 수 있다.

또한, 상기 N웰(80)은, 기판 전위 설정 회로의 각 열에 대하여 형성되는 기판 전위 제어 회로의 P채널 MOS 트랜지스터 P1에 공통으로 형성되고, 또한 N웰(81)은, 기판 전위 설정 회로의 각 열에 형성되는 기판 전위 제어 회로의 P채널 MOS 트랜지스터 P2에 공통으로 형성되어도 된다.

또한, 도 14에 나타내는 구성에서는, MOS 트랜지스터 P1 및 P2가 N웰(41)의 양측 영역에 형성되도록 나타나 있다. 그러나, 도 16에 나타낸 바와 같이, N웰(41)의 한쪽 측에 각 열마다 이들 P채널 MOS 트랜지스터 P1 및 P2가 정렬되어 배치된다.

즉, 도 15에 나타내는 구성에 있어서, N웰(41)의 외측에 N형 불순물 영역(84)을 형성한다. 상기 N형 불순물 영역(84)과 대향하여 패스 트랜지스터 P1 및 P2를 각각 형성하는 N형 영역(86a, 86b)을 배치한다. 트랜지스터 형성 영역(86a, 86b)은 상호 분리되고, 또한 기판 영역은 고전압 Va으로 바이어스된다. 패스 트랜지스터 P1 또는 P2의 도통 시에 전압 Va 또는 Vb가 N형 불순물 영역(84)에 공급된다. 상기 트랜지스터 형성 영역(86a, 86b)은 행 방향으로 정렬하지 않고 열 방향으로 정렬하여 배치되어도 된다.

상기 N형 영역(84)은 메모리 셀 열마다 분리된다. 상기 N형 영역(84)에 결합하고, 또한 열 방향으로 연장하는 상층 금속 배선(예를 들면, 제4 금속 배선)(87)을 배치하여, N웰(41)과 적당한 간격으로 상기 상층 금속 배선(87)과 N웰을 접속한다. 기판 전압 전달선을 항타 구조로 할 수 있어, 기판 전압을 저저항으로 1 열로 정렬하는 메모리 셀의 백 게이트에 전달할 수 있고, 또한 고속으로 기판 전압 VPP를 변경할 수 있다.

이상과 같이 본 발명의 실시예 4에 따르면, 메모리 셀 열마다 P채널 MOS 트랜지스터의 형성 영역을 개개로 분리하여 형성하고 있으며, 선택 열의 메모리 셀의 P채널 MOS 트랜지스터(부하 PMOS 트랜지스터)의 기판 전위(백 게이트 전위)를 용이하게 변경할 수 있다.

<실시예 5>

도 16은, 본 발명의 실시예 5에 따른 반도체 기억 장치의 전체 구성을 개략적으로 나타내는 도면이다. 상기 도 16에 나타내는 구성에서는, 기판 전위 설정 회로(10)는 메모리 셀 MC의 N채널 MOS 트랜지스터의 기판 전압을 동작 모드에 따라 조정한다. 즉, 기판 전위 설정 회로(10)는 메모리 셀 열 각각에 대응하여 배치되는 NMOS 기판 제어 회로 NBC(NBC0, NBC1)를 포함한다. NMOS 기판 제어 회로 NBC는 대응하는 열의 메모리 셀에 공통으로 배치되는 기판 전압 전달선(120)에 전압 VBB를 공급한다. 상기 기판 전압 전달선(120) 상의 전압 VBB가 대응하는 열의 메모리 셀의 NMOS 트랜지스터의 백 게이트에 공통으로 공급된다. 도 16에 나타내는 반도 체 기억 장치의 다른 구성은 도 1에 나타내는 반도체 기억 장치의 구성과 동일하며, 대응하는 부분에는 동일한 참조 번호를 붙여서 이들의 상세설명은 생략한다.

도 17은, 도 16에 나타내는 메모리 셀 MC의 구성을 구체적으로 나타내는 도면이다. 도 17에 나타낸 바와 같이, 기판 전압 전달선(120)은 N채널 MOS 트랜지스터(액세스 트랜지스터) NQc 및 NQd의 기판 영역에 결합되고, 또한 인버터(11a, 11b)의 N채널 MOS 트랜지스터(드라이브 트랜지스터) NQa 및 NQb의 기판 영역에 결합된다. P채널 MOS 트랜지스터(부하 PMOS 트랜지스터) PQa 및 PQb의 기판 전위는, 예를 들면 전원 전압 VDD로 고정된다. 도 17에 나타내는 메모리 셀 MC의 다른 구성은 도 2에 나타내는 메모리 셀의 구성과 동일하며, 대응하는 부분에는 동일한 참조 번호를 붙여서 그 상세설명은 생략한다.

일반적으로, N채널 MOS 트랜지스터는, 기판 바이어스가 얕아지면 그 임계값 전압이 저하되어(작아져), 전류 구동력이 커진다. 따라서, 데이터 기입 시에 선택 열에 따라서 배치되는 기판 전압 전달선(120)의 전압 VBB의 레벨을 높게 하여 기판 바이어스를 얕게 하고, 선택 열의 메모리 셀의 N채널 MOS 트랜지스터의 임계값 전압을 낮게 함으로써, N채널 MOS 트랜지스터 NQa 및 NQb의 전류 구동력(드레인 전류)이 커진다. 따라서, 메모리 셀의 스태틱 노이즈 마진이 저하되고 데이터 유지채 안정성이 저하되어, 고속으로 데이터를 기입할 수 있게 된다. 이 때, 액세스용의 N채널 MOS 트랜지스터 NQc 및 NQd도 동시에 그 기판 바이어스가 얕아지기 때문에, 고속으로 비트선 BL 및 ZBL로부터의 기입 데이터를 기억 노드 SNa 및 SNb에 전송할 수 있다.

도 18은, 도 16에 나타내는 기판 제어 회로 NBC(NBC0, NBC1를 대표적으로 나타낸다)의 구성을 나타내는 도면이다. 상기 도 18에 나타내는 구성에서는, 기판 전압 전달선(120)은 열 방향으로 연장하여, 1열로 정렬하여 배치되는 메모리 셀의 N채널 MOS 트랜지스터의 기판 영역에 공통으로 결합된다.

NMOS 기판 제어 회로 NBC는, 기판 제어 신호 BE와 열 선택 신호 CD를 입력받는 AND 회로 AC1과, AND 회로 AC1의 출력 신호를 입력받는 인버터 INV1과, AND 회로 NC1의 출력 신호가 H레벨일 때 도통하고, 도통 시에 전압원 VSS를 기판 전압 전달선(120)에 결합하는 N채널 MOS 트랜지스터(패스 트랜지스터) NT1과, 인버터 INV1의 출력 신호가 H레벨일 때 도통하고, 도통 시에 전압원 VSSL을 기판 전압 전달선(120)에 결합하는 N채널 MOS 트랜지스터 NT2를 포함한다.

전압 VSS는, 예를 들면 접지 전압(0V)이고, 전압 VSSL은, 예를 들면, -0.5V로, 전압 VSSL이 전압 VSS보다도 낮은 전압 레벨로 설정된다. 전압 VSSL은 음전압이며, N채널 MOS 트랜지스터의 기판 영역과 불순물 영역 간의 PN접합이 오프 상태를 유지한다.

상기 저전압(음전압)은, DRAM에서 메모리 셀 어레이의 기판 영역에 공급하는 기판 바이어스 전압을 생성하는 캐패시터의 차지 펌프 동작을 이용하는 음전압 발생 회로와 마찬가지의 구성을 이용하여 내부에서 생성되어도 되며, 또한, 외부로부터 공급되어도 된다.

AND 회로 AC1 및 인버터 INV1은, 접지 전압 VSS 레벨의 신호를 음전압 VSSL 레벨로 변환하는 레벨 변환 기능을 갖는다. 기판 전압 전달선(120)에 음전압 VSSL 이 전달될 때 패스 트랜지스터 NT1을 확실하게 오프 상태로 유지하고, 또한 기판 전압 전달선(120)에 접지 전압 VSS가 전달될 때 패스 트랜지스터 NT2를 확실하게 오프 상태로 설정한다.

도 19는, 도 18에 나타내는 NMOS 기판 제어 회로 NBC의 데이터 기입 시의 동작을 나타내는 신호 파형도면이다. 이하, 도 19를 참조하여 상기 NMOS 기판 제어 회로 NBC의 동작에 대하여 간단히 설명한다.

스탠바이 상태 시 및 데이터 비 기입 시에는, AND 회로 AC1의 출력 신호는 L레벨이고, N채널 MOS 트랜지스터 NT2가 도통하여 저 전압원 VSSL이 기판 전압 전달선(120)에 결합된다. 이 상태에서는, 메모리 셀 MC의 N채널 MOS 트랜지스터의 기판 바이어스는 깊은 상태로 되어, 안정적으로 데이터를 보유할 수 있다.

데이터 기입 사이클이 시작되어 기판 제어 신호 BE가 H레벨로 된다. 선택 열에 대하여 열 선택 신호 CD가 H레벨로 되면, AND 회로 NC1의 출력 신호가 H레벨이 되고, 따라서 인버터 INV1의 출력 신호는 L레벨이 된다. 따라서, 기판 전압 전달선(120)은 고전압원 VSS에 N채널 MOS 트랜지스터 NT1를 개재하여 결합되어, 상기 기판 전압 전달선(120)의 전압 레벨이 상승한다. 따라서, 선택 열의 메모리 셀의 N채널 MOS 트랜지스터의 임계값 전압이 저하되어 고속으로 데이터를 기입할 수 있다. 비선택 열에서는, AND 회로 NC1의 출력 신호가 L레벨이고, 기판 바이어스 전압은 저전압원의 전압 VSSL로 되어, 안정적으로 데이터가 유지된다.

데이터 기입이 완료하면, 기판 제어 신호 BE가 L레벨로 되어, 선택 열에 대하여 설치된 AND 회로 AC1의 출력 신호가 다시 L레벨로 하강하여, 기판 전압 전달 선(120)이 저전압원 VSS에 결합된다. 이에 의해 선택 열의 메모리 셀의 N채널 MOS 트랜지스터의 임계값 전압이 높아져서 기입 데이터가 안정적으로 유지된다.

도 20은, 본 발명의 실시예 5에 따른 반도체 장치의 동작을 나타내는 타이밍 도면이다. 이하, 도 20을 참조하여 도 16에 나타내는 반도체 기억 장치의 동작에 대하여 설명한다. 도 20에서도, 내부 신호의 진폭은 전원 전압 VDD와 동일한 1.0V이고, H레벨이 1.0V이며 또한 L레벨이 VSS(0V)이다. 저전압 VSSL은 -0.5V이다.

셀 인에이블 신호 CEC가 H레벨일 때, 이 반도체 기억 장치는 비선택 상태(스탠바이 상태)이고, 주 제어 회로(8)로부터의 기판 제어 신호 BE는 L레벨이다. 따라서, 도 18에 나타내는 AND 회로 AC1의 출력 신호는 L레벨이며, 따라서, 인버터 INV1의 출력 신호는 H레벨이다. 따라서, 패스 트랜지스터 NT1이 오프 상태로, 패스 트랜지스터 P2가 온 상태로 되어, 기판 전압 전달선(120) 상의 전압 VBB로서, 저전압원 VSSL로부터의 음전압 VSSL이 공급된다. 따라서, 도 17에 나타내는 N채널 MOS 트랜지스터 NQa∼NQd는 소스 및 기판(백 게이트)이 역 바이어스 상태로 되어, 임계값 전압이 큰 상태로 설정된다. 이에 의해 각 메모리 셀 MC의 스태틱 노이즈 마진이 커져서 안정적으로 데이터가 유지된다.

액세스 사이클이 시작되면 셀 인에이블 신호 CEC를 L레벨로 설정한다. 클럭 신호의 상승 시에 라이트 인에이블 신호 WE가 H레벨이면, 데이터 판독 모드가 지정된다. 상기 데이터 판독 시의 동작은, 메모리 셀의 기판 전압을 제외하면 도 4에 나타내는 실시예 1의 경우와 동일한 데이터 판독 동작이 이루어진다. 즉, 도 16에 나타내는 로우 디코더(2) 및 컬럼 선택 회로(3)가 주 제어 회로(8)의 제어 하에 디 코드 동작을 수행하고, 어드레스 신호 AD에 의해 지정된 행 및 열에 대응하는 워드선 및 비트선 쌍에 대한 선택 신호가 H레벨로 상승한다. 도 20에서는, 메모리 셀 MC00이 지정된 상태를 나타낸다. 이 경우, 워드선 WL0가 로우 디코더(2)에 의해 H레벨로 구동되고, 또한 열 선택 신호 CD0가 H레벨로 되고, 비트선 BL0 및 ZBL0에 메모리 셀 MC00의 기억 노드 SNa 및 SNb가 접속되어, 비트선 BL0 및 ZBL0에 전위차가 발생하고, 이 전위차가 컬럼 선택 회로(4)를 통하여 기입/판독 회로(7)로 전달되어, 메모리 셀의 데이터에 따른 출력 데이터 DO가 생성되어 데이터의 판독이 행해진다.

선택 워드선 WL0은 소정 기간이 경과하면 비선택 상태로 구동되고, 또한 메모리 셀 데이터의 기입/판독 회로(7)에서 감지 동작이 완료하면, 열 선택 신호 CD0도 비선택 상태로 구동된다.

상기 데이터 판독 시에, 기판 전압 전달선(120)의 전압 VBB는 기판 제어 신호 BE가 L레벨이기 때문에, 모든 열에 있어서 음전압 VSSL 레벨이다. 메모리 셀 MC에서는, 드라이브 NMOS 트랜지스터의 임계값 전압이 커서, 스태틱 노이즈 마진은 충분히 확보되어 있어 안정적으로 데이터를 판독할 수 있다.

다음으로 데이터 기입 동작에 대하여 설명한다. 이 경우에도, 메모리 셀 MC00이 선택되는 상태를 생각한다. 데이터 기입 시에는, 셀 인에이블 신호 CEC 및 라이트 인에이블 신호 WEC가 함께 L레벨로 설정된다. 클럭 신호 CLK의 상승에 응답하여 주 제어 회로(8)가 로우 디코더(2) 및 컬럼 선택 회로(4)를 활성화하여, 데이터 판독 동작 시와 마찬가지로 워드선 WL0 및 열 선택 신호 CD0가 H레벨로 구동 된다.

상기 데이터 기입 시에는, 주 제어 회로(8)는 기판 제어 신호 BE를 H레벨로 구동한다. 따라서, 선택 열에 대하여 설치된 NMOS 기판 제어 회로 NBC0에 있어서, 도 18에 나타내는 AND 회로 AC1의 출력 신호가 H레벨로, 인버터 INV1의 출력 신호가 L레벨로 된다. 따라서, 기판 전압 전달선(120)으로는 고전압원 VSS로부터의 전압 VSS가 패스 트랜지스터 NT1를 통하여 전달된다.

메모리 셀 MC00에 있어서, 도 17에 나타내는 N채널 MOS 트랜지스터 NQa∼NQd는 기판 바이어스가 얕아져서 그 임계값 전압이 작고, 전류 구동력이 상승하고 메모리 셀 MC00의 스태틱 노이즈 마진이 저하되어, 데이터의 반전을 용이하게 수행할 수 있다. 기입/판독 회로(7)에 의해 선택 열의 비트선 BL0 및 ZBL로 데이터를 기입하고, 비트선 BL0 및 ZBL0의 전위가 기입 데이터에 따라 변화한다. 이 때, 인버터(11a, 11b) 각각의 입력 논리 임계값이 저하되어, 메모리 셀의 스태틱 노이즈 마진이 저하되고 있어, 용이하게 기억 노드 SNa 및 SNb의 전위를 기입 데이터에 따른 전위 레벨로 설정할 수 있다. 또한, 선택 열에서는, 액세스 트랜지스터 NMOS 트랜지스터 NQc 및 NQd의 전류 구동력도 마찬가지로 커지게 되어, 고속으로 기억 노드로 비트선의 전압을 전달할 수 있다.

비선택 열의 메모리 셀 MC01 및 MC11에 대해서는, 기판 전압 전달선(120) 상의 전압 VBB1은 저전압원 VSSL로부터의 음전압 VSSL이며, 데이터 판독 시와 마찬가지로 스태틱 노이즈 마진이 충분히 커서 안정적으로 데이터를 유지한다. 따라서, 선택 메모리 셀과 동일 행의 비선택 메모리 셀에서, 액세스 트랜지스터(NQc, NQd) 가 온 상태가 되어, 비트선 BL 및 ZBL에 기억 노드가 각각 접속되는 경우라도 안정적으로 데이터를 보유할 수 있다.

또한, 선택 메모리 셀과 동일 열의 메모리 셀은, 액세스 트랜지스터(NQc, NQd)가 오프 상태이어서, 기억 노드 SNa 및 SNb는 대응하는 비트선 BL 및 ZBL로부터 분리되어 있어 이들 전위는 변하지 않기 때문에, 가령 드라이브 NMOS 트랜지스터의 전류 구동력이 증가해도 그 유지 특성에 영향을 미치지 않고 안정적으로 데이터를 기억한다.

데이터 기입이 완료하면, 열 선택 신호 CD 및 기판 제어 신호 BE의 한쪽 하강에 응답하여 AND 회로 AC1의 출력 신호가 L레벨이 되어, 다시 선택 열의 기판 전압 전달선(120)으로는, 패스 트랜지스터 NT2를 통하여 음전압 VSSL이 전달된다. 따라서, 도 17에 나타내는 드라이브 NMOS 트랜지스터 NQa 및 NQb의 기판 바이어스가 다시 깊어져서, 스태틱 노이즈 마진이 높아져 안정적으로 기입 데이터가 유지된다.

따라서, 선택 열에 있어서, 데이터 기입 시에 메모리 셀의 N채널 MOS 트랜지스터의 기판 바이어스를 얕게 함으로써, 메모리 셀의 스태틱 노이즈 마진이 작아져 용이하게 기입 데이터에 따라 기억 노드의 전위를 설정할 수 있다. 비선택 열의 메모리 셀에서는, 드라이브 NMOS 트랜지스터의 기판 전위를 판독 시와 동일한 음전압 레벨로 설정함으로써, 비선택 열의 메모리 셀의 드라이브 NMOS 트랜지스터의 임계값 전압을 일정하게 유지하여 구동 능력을 유지하여, 메모리 셀의 스태틱 노이즈 마진를 확보한다.

데이터 판독 시에는, 기판 바이어스가 깊은 상태로 유지되기 때문에, 메모리 셀의 스태틱 노이즈 마진이 충분히 확보되어 있어, 안정적으로 데이터를 판독할 수 있다.

따라서, 데이터 기입 시에 선택 열의 메모리 셀의 N채널 MOS 트랜지스터의 기판 바이어스를 얕게 함으로써, 그 임계값 전압을 작게 하여 전류 구동력을 크게 하여, 스태틱 노이즈 마진을 작게 할 수가 있어 판독 마진 및 기입 마진을 충분히 확보하여 안정적으로 데이터를 유지하면서 데이터를 고속으로 기입할 수 있다.

특히, 데이터 기입 시에 열 단위로 메모리 셀의 N채널 MOS 트랜지스터의 기판 전압을 조정하고 있고, 행 단위로 기판 전압을 조정하는 경우에 비해 선택 행의 비선택 열의 메모리 셀의 스태틱 노이즈 마진을 충분히 확보할 수가 있어, 가령 비선택 메모리 셀의 기억 노드가 대응하는 비트선에 접속되어도 안정적으로 데이터를 유지할 수 있다.

이상과 같이 본 발명의 실시예 5에 따르면, 각 열마다 메모리 셀의 N채널 MOS 트랜지스터의 기판 바이어스를 조정하도록 구성하여, 데이터 기입 시에 선택 열의 N채널 MOS 트랜지스터의 기판 바이어스를 얕게 하고 있어, 데이터의 안정 적 유지 및 고속 데이터 기입을 함께 실현할 수 있다.

<실시예 6>

도 21은, 본 발명의 실시예 6에 따른 NMOS 기판 제어 회로 NBC의 구성을 나타내는 도면이다. 상기 도 21에 나타내는 NMOS 기판 제어 회로 NBC의 구성은, 다음과 같은 점에서 도 18에 나타내는 NMOS 기판 제어 회로의 구성과 다르다. 즉, 패스 트랜지스터 NT1이 고 접지 전압 VSSH를 공급하는 고 접지원에 결합되고, 패스 트랜지스터 NT2가 접지 전압에 결합된다. 고 접지 전압 VSSH는 접지 전압 VSS보다도 높은 전압이고, 예를 들면, 0.5V로 설정된다. 전압 VSSH는 N채널 MOS 트랜지스터의 N형 불순물 영역과 P형 기판 영역 간의 PN접합이 오프 상태로 유지되는 양의 전압 레벨로 유지된다. 상기 고 접지 전압 VSSH는 외부로부터 도입되어도 되고, 또한 전원 전압 VDD로부터 DC-DC 컨버터 등의 전압 강하 회로 또는 분압 회로 또는 정전류원과 저항 소자로 구성되는 정전압 발생 회로 등을 이용하여 생성되어도 된다.

반도체 기억 장치의 전체 구성은 도 16에 나타내는 구성과 마찬가지다. 이하, 도 21에 나타내는 NMOS 기판 제어 회로 NBC의 동작에 대하여 설명한다.

상기 도 21에 나타내는 기판 제어 회로의 구성에서는, 스탠바이 시 및 비선택시 및 데이터 판독 시에는, 기판 제어 신호 BE가 L레벨이고, AND 회로 AC1의 출력 신호가 L레벨이다. 따라서, 패스 트랜지스터 NT2가 온상태, 패스 트랜지스터 NT1가 오프 상태이고, 기판 전압 전달선(120)에는 접지 전압 VSS가 기판 바이어스 전압 VBB로서 전달된다.

데이터 기입 시에는, 선택 열에 대하여 AND 회로 AC1의 출력 신호가 H레벨로 되고, 패스 트랜지스터 NT1가 온 상태로 되어, 기판 전압 전달선(120)의 전압 VBB가 고 접지 전압 VSSH로 된다. 따라서, 선택 메모리 셀에서 N채널 MOS 트랜지스터의 임계값이 작아지고, 스태틱 노이즈 마진이 저하되어 고속이면서 또한 안정적으로 데이터의 기입이 행해진다.

비선택 열에 있어서는, 대기 시 및 데이터 판독 시와 마찬가지로 기판 바이어스 전압 VBB는 접지 전압 VSS 레벨이어서, 데이터가 안정적으로 유지된다.

상기 도 21에 나타내는 NMOS 기판 제어 회로 NBC의 구성인 경우, AND 회로 AC1의 출력 신호의 진폭이 전원 전압 VDD이고, 따라서, 패스 트랜지스터의 게이트-소스 간 전압은 최대 전원 전압 VDD이며, 메모리 셀 트랜지스터와 동일한 트랜지스터를 NMOS 기판 제어 내에 이용하여 패스 트랜지스터의 신뢰성을 확보할 수 있다.

도 22는, 상기 도 21에 나타내는 NMOS 기판 제어 회로 NBC를 이용했을 때의 전체 동작을 나타내는 타이밍 도면이다. 상기 도 22의 타이밍 도면에 나타나 있는 동작은, 도 20의 타이밍 도면에 나타난 동작과, NMOS 기판 바이어스 전압 VBB의 전압 레벨을 제외하고 실질적으로 동일하다. 데이터 기입 시에, 선택 열의 NMOS 트랜지스터의 기판 바이어스 전압 VBB가, 접지 전압 VSS(0V) 레벨로 설정되고, 비선택 열의 메모리 셀의 NMOS 기판 바이어스 전압 VBB가 고 접지 전압(0.5V)으로 유지된다.

대기 시 및 데이터 판독 시에는, 전체 메모리 셀의 NMOS 기판 바이어스 전압 VBB가 접지 전압 VSS으로 유지된다.

상기 실시예 6에 도시한 바와 같이, 고 접지 전압 VSSH 및 접지 전압 VSS를 이용하여, 데이터 기입 시에 선택 열의 NMOS 기판 바이어스 전압 VBB만을 고 접지 전압 VSSH로 설정함으로써, 데이터 기입 셀에 대하여 스태틱 노이즈 마진를 작게 하여 고속으로 데이터를 기입하고, 또한 안정적으로 데이터를 판독할 수 있다.

이상과 같이 본 발명의 실시예 6에 따르면, 선택 열의 기판 전압 전달선으로 전달되는 전압을 접지 전압보다도 높은 고 접지 전압으로 설정하고 있어, 안정적으로 데이터를 판독하고, 또한 고속으로 데이터를 기입할 수 있다. 또한, 기판 제어 회로의 패스 트랜지스터에 인가되는 전압을 전원 전압 이하로 억제할 수 있어, 소자의 신뢰성을 확보할 수 있으며, 안정적으로 동작하는 기판 제어 회로를 실현할 수 있다.

또한, NMOS 기판 제어 회로에서, 데이터 기입 완료 시에 기판 전압 전달선(120)을 접지 전압으로 소정 기간 단안정 구동하는 구성이 조합되어 이용되어도 된다. 고속으로 선택 열의 기판 전압 VBB를 원래의 접지 전압 레벨로 설정할 수 있어, 고속 클럭 신호를 이용하는 경우에도 정확하게 데이터의 기입 및 판독을 행할 수 있다.

<실시예 7>

도 23은, 본 발명의 실시예 7에 따른 메모리 셀의 단면 구조를 개략적으로 나타내는 도면이다. 도 23에 있어서는, 메모리 셀의 평면 레이아웃은 도 9에 나타내는 메모리 셀의 평면 레이아웃과 동일하다. 단, 메모리 셀의 N채널 MOS 트랜지스터의 기판 바이어스를 열 단위로 조정하기 위해서, N채널 MOS 트랜지스터를 형성하는 P웰을 각 열마다 분리한다. P기판(130)에 있어서, 메모리 셀 각 열마다 보텀 N웰(131a, 131b, 131c)을 형성한다. 보텀 N웰(131a∼131c)은 상호 분리된다.

보텀 N웰(131a) 상에는 N웰(134a), P웰(132a) 및 N웰(133a)이 형성된다. N웰(134a)에는 메모리 셀의 P채널 MOS 트랜지스터가 형성되고, P웰(132a)에는 N채널 MOS 트랜지스터가 형성된다. N웰(133a)은 더미의 웰 영역이고, NMOS 트랜지스터의 기판 영역을 열 단위로 분리하기 위하여 형성된다.

보텀 N웰(131b) 상에는 N웰(133b), P웰(132b), N웰(134b), P웰(132c) 및 N웰(133c)이 형성된다. N웰(133b, 133c)은 메모리 셀 열 분리를 위한 더미의 웰 영역이다. P웰(132b, 132c)에는 메모리 셀의 N채널 MOS 트랜지스터가 형성되고, N웰(134 b)에는 메모리 셀의 P채널 MOS 트랜지스터가 형성된다.

P웰(132a, 132b)은 소자 분리 영역(135a)에 의해 분리된다. 따라서, 인접 열에서의 액세스 트랜지스터의 게이트 전극(136)이 공통으로 배치되는 경우에도, 이들 액세스 트랜지스터의 기판 영역은 상호 분리되고, 또한 P기판(130)으로부터도 분리된다. P웰(132b, 134b)에 형성되는 MOS 트랜지스터는 소자 분리 영역(135b)에 의해 분리되고, 또한 N웰(134b)과 P웰(132c)에 형성되는 MOS 트랜지스터는 소자 분리 영역(135c)에 의해 분리된다.

따라서, 메모리 셀의 인버터를 구성하는 MOS 트랜지스터의 게이트 전극(1 37)이 공통으로 배치되는 경우에도, 이들 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터를 확실하게 분리할 수 있다.

보텀 N웰(131c) 상에는 N웰(133d), P웰(132d) 및 N웰(134c)이 형성된다. N 웰(133a)은 열 분리용의 웰 영역이고, P웰(132d)에는 N채널 MOS 트랜지스터가 형성되고, N웰(134c)에는 P채널 MOS 트랜지스터가 형성된다. 상기 P웰(132d, 132c) 상에는 게이트 전극(138)이 형성된다. P웰(132c, 131c)에 형성되는 N채널 MOS 트랜지스터는 소자 분리 영역(135d)에 의해 분리된다.

이들 소자 분리 영역(135a∼135d)은 트렌치 분리 구조를 갖는다. 보텀 N웰(131a∼131c)은 각각 대응하여 형성되는 N웰에 의해 소정 전압으로 바이어스되어, P기판(130)으로부터 확실하게 각 분리 셀 열마다 메모리 셀 형성 영역을 분리한다.

따라서, 상기 도 23에 나타낸 바와 같이, 더미의 N웰(133a∼133d)을 이용하여, 각 열마다 메모리 셀의 형성을 위한 기판 영역을 분리함으로써, 각 열 단위로 N채널 MOS 트랜지스터를 형성하는 P웰의 바이어스 전압을 조정할 수 있다.

P웰에 대하여 기판 바이어스 전압을 인가하는 구성으로는, 도 14에 나타내는 구성 또는 도 15에 나타내는 구성과 마찬가지의 구성을 이용할 수 있다. 단순히 도전형을 반대로 하고, P웰 영역 하부에 보텀 N웰에 의해 웰 분리된 P웰 내로 고전압(접지 전압 또는 고 접지 전압) 및 저전압(음전압 또는 접지 전압)을 각각 전달하는 N채널 MOS 트랜지스터를 형성한다. 이 경우, 패스 트랜지스터 NT1 및 NT2가 공통의 P웰에 형성되고, P웰이 저 전압원에 결합되어도 된다.

이상과 같이 본 발명의 실시예 7에 따르면, 메모리 셀의 레이아웃으로서 횡형 셀 구조를 이용하여, P웰 및 N웰을 각 열마다 열 방향으로 연장시키고, 또한 분리하여 배치하고 있어, 용이하게 각 열 단위로 N채널 MOS 트랜지스터의 임계값 전압을 변화시킬 수 있으며, 데이터 유지 특성을 열화시키지 않고도 고속으로 데이터를 기입할 수 있다.

<실시예 8>

도 24는, 본 발명의 실시예 8에 따른 메모리 셀 어레이의 평면 레이아웃을 개략적으로 나타내는 도면이다. 도 24에 있어서는, 3열로 배열되는 메모리 셀 MC0 ∼MC3의 레이아웃을 개략적으로 나타낸다.

도 24에 있어서, 행 방향에서 P웰 PWL과 N웰 NWL이 교대로 열 방향을 따라 직선적으로 연장되어 배치된다. 도 24에 있어서는, P웰 PWL0∼PWL2와, N웰 NWL0∼NWL1이 교대로 배치된다. P웰 PWL0∼PWL2 각각에 있어서 N채널 MOS 트랜지스터를 형성하는 N형 활성 영역 NAC가 열 방향으로 장방형으로 형성되고, 또한 N웰 NWL0 및 NWL1 각각에 있어서 P채널 MOS 트랜지스터를 형성하는 P형 활성 영역 PAC가 장방형으로 형성된다. N형 활성 영역 NAC에서 4개의 N채널 MOS 트랜지스터가 형성되고, P형 활성 영역 PAC에서는 2개의 P채널 MOS 트랜지스터가 형성된다.

P형 활성 영역 PAC는 제1 폴리실리콘 배선 PLG을 마스크로 하여 P형 불순물을 도입함으로써 형성되고, N형 활성 영역 NAC는 제1 폴리실리콘 배선 PLG 및 PLW를 마스크로 하여 P형 불순물을 주입함으로써 형성된다.

행 방향으로 연속적으로 연장하여 배치되는 제l 폴리실리콘 배선 PLW가 워드선을 구성하고, 제1 폴리실리콘 배선 PLG가 메모리 셀 트랜지스터의 게이트 전극을 구성한다. N형 활성 영역 NAC 에서는 1비트의 메모리 셀의 4개의 N채널 MOS 트랜지스터가 형성되고, P형 활성 영역 PAC에서는 인접하는 메모리 셀의 부하 PMOS 트랜지스터가 형성된다.

1비트의 메모리 셀의 형성 영역 MCR은, 따라서, 인접하는 N웰 NWL 및 P웰 PWL에 형성되는 1개의 P채널 MOS 트랜지스터와 2개의 N채널 MOS 트랜지스터를 각각 포함하는 2개의 장방형 영역으로 구성된다. 이들 2개의 메모리 셀 장방형 영역은, 동일한 P웰에 배치되는 영역과, 다른 N웰에 배치되는 영역을 포함한다.

P형 활성 영역 PAC는 컨택트 CT를 개재하여 동일 메모리 셀의 N형 활성 영역에 행 방향으로 연장하는 제1 금속 배선 ML1을 개재하여 접속되고, 이에 의해 액세스 트랜지스터 및 드라이브 트랜지스터의 드레인 영역과 부하 PMOS 트랜지스터의 드레인이 상호 접속된다.

상기 제1 금속 배선 ML1과 평행하게 동일 메모리 셀 영역 내 MCR의 P형 활성 영역 PAC 및 N형 활성 영역 NAC을 가로지르도록 제1 폴리실리콘 배선 PLG가 형성되고, 메모리 셀의 CMOS 인버터를 구성하는 MOS 트랜지스터의 게이트 전극이 형성된다. 상기 제1 폴리실리콘 배선 PLG는, 컨택트 CT를 개재하여 메모리 셀 영역 MCR 내에서 열 방향으로 연장하는 제1 금속 배선 ML1에 접속되어, CMOS 인버터 쌍의 입출력의 교차 접속이 형성된다.

열 방향에 직선적으로 연장하여 웰 중앙부 및 웰 경계 영역에 대응하여 제2 금속 배선 ML2가 배치된다. 상기 제2 금속 배선 ML2에 의해 비트선, 접지 전압 VSS를 전달하는 접지선, 및 전원 전압 VDD를 전달하는 전원선이 이 순서대로 형성된다. 전원선 및 접지선을 구성하는 제2 금속 배선 ML2는 각각 N형 및 P형 활성 영역 NAC 및 PAC와 정렬하여 배치되어, 메모리 셀에 접지 전압 VSS 및 전원 전압 VDD를 공급한다. 접지선을 구성하는 제2 금속 배선 ML2는 제1 비아 VA 및 컨택트 CT를 개재하여 하층에 형성되는 N형 활성 영역에 접속된다. 전원선을 구성하는 제2 금속 배선 ML2는 제1 비아 VA 및 컨택트를 개재하여 하층에 형성되는 P형 활성 영역 PAC에 접속된다.

접지선 및 전원선의 사이에는 비트선 BL 및 ZBL이 교대로 배치된다. 도 24 에서는 P웰 PWL0과 N웰 NWL0 간의 영역에서 비트선 ZBL0를 구성하는 제2 금속 배선 ML2가 배치되고, N웰 NWL0 및 P웰 PWL1 간의 영역에 비트선 BL1을 구성하는 제2 금속 배선 ML2가 배치된다. 웰 PWL1 및 NWL1 간의 경계 영역에 있어서, 비트선 BLZBL1을 구성하는 제2 금속 배선 ML2가 배치되고, 웰 NWL1 및 PWL2 간의 경계 영역에서 비트선 BL2가 배치된다. P웰 PWL2와 도시하지 않는 N웰 간의 경계 영역에 있어서 비트선 ZBL2를 구성하는 제2 금속 배선 ML2가 배치된다. 이들 비트선을 구성하는 제2 금속 배선 ML2는 인접하는 N형 활성 영역과 제1 비아 VA 및 컨택트를 개재하여 접속된다.

따라서, 상기 도 24에 나타내는 메모리 셀의 레이아웃에 있어서는, 전원 전압 VDD 및 접지 전압 VSS를 전달하는 제2 금속 배선 ML2가 열 방향으로 연장하여 배치되고, 또한 N채널 MOS 트랜지스터를 형성하는 N형 활성 영역 NAC는 열 방향으로 연장하는 P웰 영역에 배치된다. 따라서, P웰 PWL은 각 메모리 셀 열마다 분리하여 배치된다.

상기 도 24에 나타내는 레이아웃을 N형 반도체 기판 상에 형성한다. 또한, 그 대신에 P형 반도체 기판 상에 도 24에 나타내는 레이아웃이 형성되는 경우에는, 도 23에 나타낸 바와 같이, 트리플 웰 구조를 채용하여 P웰 PWL 및 N웰 NWL 하부에 보텀 N웰을 형성하고, P웰 PWL과 P형 반도체 기판을 전기적으로 분리한다. 이에 의해, 메모리 셀의 N채널 MOS 트랜지스터의 백 게이트를 구성하는 P웰의 전압을 메모리 셀 열 단위로 설정할 수 있다. 이 경우, P웰 PWL 간의 N웰 NWL이 전원 전압 VDD으로 고정되기 때문에, 보텀 N웰을 각 열마다 분리하는 것이 특별히 요구되지는 않는다.

도 25는, 1비트 메모리 셀의 레이아웃을 보다 상세히 나타내는 도면이다. 도 25에 있어서, 1비트 메모리 셀 형성 영역 MRC는 N채널 MOS 트랜지스터를 형성하는 N형 활성 영역 NACA와, P채널 MOS 트랜지스터를 형성하는 P형 활성 영역 PACA 및 PACB를 포함한다. N형 활성 영역 NACA는 P웰 PWL에 형성되고, P형 활성 영역 PACA 및 PACB는 각각 N웰 NWLA 및 NWLB에 형성된다.

행 방향으로 이들 웰을 가로지르도록 제1 폴리실리콘 배선 PL3 및 PL4가 배치되고, 워드선 WL이 배치된다. 이들 폴리실리콘 배선 PL3 및 PL4는 동일한 워드선 구동 신호를 전달한다.

1비트 메모리 셀 형성 영역 MRC에 있어서, 활성 영역 PACA 및 NACA를 가로지르도록 제1 폴리실리콘 배선 PL1이 배치된다. 상기 제1 폴리실리콘 배선 PL1은 웰 경계 영역에서 게이트 컨택트 GC를 개재하여 제1 금속 배선 ML1B에 접속된다. 상기 제 l 금속 배선 ML1B는 L자 모양으로 형성되어, 활성 영역 NACA 및 PACB에 컨택트 CTE 및 CTF를 개재하여 결합된다.

활성 영역 NACA 및 PACB를 가로지르도록 제1 폴리실리콘 배선 PL2가 배치된다. 상기 제1 폴리실리콘 배선 PL2는 제1 금속 배선 ML1B와 대칭적인 형상으로 배치되는 제1 금속 배선 ML1A에 접속된다. 상기 제1 금속 배선 ML1A는 활성 영역 NACA 및 PACA에 컨택트를 개재하여 접속된다.

이 상층에 열 방향으로 직선적으로 연장하는 제2 금속 배선이 배치되는데, 도 25에는 나타내지 않았다. N형 활성 영역 NACA는 컨택트 CTC 및 CTD를 개재하여 비트선 BL 및 ZBL을 각각 구성하는 제2 금속 배선에 접속되고, 또한 접지 전압을 전달하는 접지선을 구성하는 제2 금속 배선에 그 중앙부에 형성된 컨택트 CTB를 개재하여 접속된다.

P형 활성 영역 PACA는 컨택트 CTA를 개재하여 전원 전압을 전달하는 전원선을 구성하는 제2 금속 배선에 접속되고, 또한 P형 활성 영역 PACB는 컨택트 CTG를 개재하여 다른 전원선을 구성하는 제2 금속 배선에 접속된다.

메모리 셀 트랜지스터를 열 방향으로 정렬하여 배치할 수 있으며, 또한 기억 노드의 접속이 내부의 제1 금속 배선으로 실현되어, 배선의 겹침 없이 효율적으로 배선을 배치할 수 있다. 또한, 트랜지스터의 게이트를 구성하는 제l 폴리실리콘 배선은 단순히 행 방향에 배치될 뿐으로, 각 트랜지스터의 게이트 폭의 제어가 용이해진다.

도 26은, 도 25에 나타내는 레이아웃의 전기적 등가 회로를 나타내는 도면이다. 도 25에 있어서, P형 활성 영역 PACA에 있어서 P채널 MOS 트랜지스터 QP1이 배치되고, 그 소스에 전원 전압 VDD가 공급된다.

N형 활성 영역 NACA에 있어서, N채널 MOS 트랜지스터 QN1∼QN4가 형성된다. MOS 트랜지스터 QN1은 그 게이트가 제1 폴리실리콘 배선 PL3으로 형성되는 워드선 WL에 결합되고, 그 한쪽 도통 노드가 비트선 BL에 접속되며, 다른 한쪽 도통 노드가 제1 금속 배선 ML1A에 접속된다.

MOS 트랜지스터 QN2는 MOS 트랜지스터와 접지선 간에 접속되고, 또한 그 게이트가 제1 금속 배선 ML1B에 접속된다.

MOS 트랜지스터 QN3는 접지선과 MOS 트랜지스터 QN4 간에 접속되고, 그 게이트가 제1 금속 배선 ML1A에 접속된다.

MOS 트랜지스터 QN4는 비트선 ZBL에 접속되고, 또한 그 게이트가 제1 폴리실리콘 배선 PL4로 형성되는 워드선 WL에 접속된다.

P형 활성 영역 PACB에 있어서, P채널 MOS 트랜지스터 QP2가 형성된다. 상기 MOS 트랜지스터 QP2는 그 소스가 전원선에 접속되어 전원 전압 VDD를 공급받고, 또한 그 드레인이 제1 금속 배선 MLlB에 접속된다.

메모리 셀의 CMOS 인버터를 구성하는 MOS 트랜지스터 QP1 및 QN2의 게이트를 제1 폴리실리콘 배선 PL1으로 접속하고, 다른 쪽의 CMOS 인버터를 구성하는 MOS 트랜지스터 QN3 및 QP2의 게이트를 제1 폴리실리콘 배선 PL2로 접속한다.

상기 구성의 경우, N채널 MOS 트랜지스터 QNl∼QN4가 열 방향으로 정렬하여 배치되고, N형 활성 영역을 형성하는 P웰이 N웰에 의해 인접 열의 P웰과 분리되어 있으며, P웰 PWL의 전위를 접지 전압 VSS와 별도로 바이어스 전압 VBB를 열마다 여기에 공급한다.

도 27은 NMOS 기판 제어 회로 NBC의 패스 트랜지스터 NT1 및 NT2의 구성을 개략적으로 나타내는 도면이다. 도 27에 있어서, P형 기판(200) 상에 보텀 N웰(202)이 형성된다. 상기 보텀 N웰(202)에 의해 각 P웰을 분리한다.

메모리 셀 트랜지스터를 형성하는 P웰 PWL과, 패스 트랜지스터 NT1 및 NT2를 형성하는 P웰(204)이 보텀 N웰(202) 상에 형성된다. 이들 P웰 PWL 및 P웰(204)은 보텀 N웰(202)에 도달하는 소자 분리막(207)에 의해 완전히 분리된다.

패스 트랜지스터 NT2는 P웰(204) 상에 서로 간격을 두고 형성되는 N형 불순물 영역(210, 211)과, 이들 불순물 영역(210, 211) 간의 웰 영역 상에 도시하지 않은 절연막을 개재하여 형성되는 게이트 전극(212)을 갖는다. 불순물 영역(210)에 저 접지 전압 VLS가 공급된다. P웰(204)은 그 표면에 형성되는 P형 불순물 영역(217)에 의해 저 바이어스 전압 VLS(접지 전압 또는 음전압)으로 바이어스된다.

패스 트랜지스터 NT1는 P웰(204) 상에 서로 간격을 두고 형성되는 N형 불순물 영역(213, 214)과, 이들 불순물 영역(213, 214) 간의 웰 영역 상에 도시하지 않은 절연막을 개재하여 형성되는 게이트 전극(215)을 갖는다. 불순물 영역(213)에 고바이어스 전압 VLH(양의 전압 또는 접지 전압)가 공급된다.

패스 트랜지스터 NT1 및 NT2는 P웰(204)에 형성되는 부분 소자 분리막(209)에 의해 분리된다. 불순물 영역(211, 214)이 공통으로 P웰 PWL 표면에 형성되는 P형 불순물 영역(220)에 결합된다. 패스 트랜지스터 NT1 또는 NT2의 도통 시에 이 P형 불순물 영역(220)을 개재하여 P웰 PWL에 바이어스 전압 VBB가 공급된다.

패스 트랜지스터 NT2가 도통하고, 저 바이어스 전압 VLS가 선택되었을 때, P웰 PWL에 불순물 영역(211, 220)을 개재하여 저 바이어스 전압 VLS가 공급된다. 이 때, 불순물 영역(214)에 저 바이어스 전압 VLS가 전달되어도 패스 트랜지스터 NT1은 오프 상태이고, 또한, P웰(204)이 저 바이어스 전압 VLS로 바이어스되어 있어, 불순물 영역(214)과 P웰(204) 간의 PN접합은 비도통 상태를 유지한다.

또한, 불순물 영역(213)에 항상 고 바이어스 전압 VSH가 인가되어도, P웰(204)은 저 바이어스 전압 VLS에 바이어스되어 있어, 상기 불순물 영역(213)과 P웰(204) 간의 PN접합은 비도통 상태를 유지한다.

상기 도 27에 나타내는 구성을 각 P웰 PWL 마다 배치함으로써, 메모리 셀 단위로 N채널 MOS 트랜지스터의 기판 전압을 제어할 수 있다.

또한, P웰(204)은 NMOS 기판 제어 회로에 공통으로 설치되어도 된다.

또한, 도 15에 나타내는 구성과 마찬가지로, P웰 PWL에 대하여 접지선과 평행하게 항타 배선을 배치하여 기판 바이어스 전압 VBB를 전달하여도 된다. 고속으로 기판 바이어스 전압 VBB를 변화시킬 수 있다.

이상과 같이 본 발명의 실시예 8에 따르면, 열 방향으로 웰을 배치하고, 또한 행 방향에서 P웰과 N웰을 교대로 배치하고 있어, 메모리 셀 열 단위로 N채널 MOS 트랜지스터의 기판 바이어스 전압을 용이하게 설정할 수 있다.

<실시예 9>

도 28은, 본 발명의 실시예 9에 따른 반도체 기억 장치의 전체 구성을 나타내는 도면이다. 도 28에 나타내는 반도체 기억 장치는 도 1에 나타내는 반도체 기억 장치와 다음과 같은 점에서 그 구성이 서로 다르다. 즉, 기판 전위 설정 회로(10)에 있어서, 메모리 셀의 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 기판 전압을 각각 동작 모드에 따라 제어하는 PN 기판 제어 회로 PNBC가 배치된다. 도 28에 있어서는, 비트선 BL0 및 ZBL에 대하여 배치되는 PN 기판 제어 회로 PNBC0과, 비트선 BL1 및 ZBL1에 대하여 배치되는 PN 기판 제어 회로 PNBC1을 나타낸다.

각 PN 기판 제어 회로 PNBC는, 대응하는 열의 메모리 셀의 P채널 MOS 트랜지 스터의 기판 전압 VPP를 전달하는 기판 전압 전달선(20)과, 대응하는 열의 메모리 셀의 N채널 MOS 트랜지스터의 기판 바이어스 전압 VBB를 전달하는 기판 전압 전달선(120)을 구동한다.

도 28에 나타내는 반도체 기억 장치의 다른 구성은 도 1에 나타내는 반도체 기억 장치의 구성과 동일하며, 대응하는 부분에는 동일한 참조 번호를 붙여서 그 상세 설명은 생략한다.

도 29는, 메모리 셀 MC의 구성을 구체적으로 나타내는 도면이다. 메모리 셀 MC의 구성은 앞의 실시예에서 나타내는 것과 마찬가지이고, 인버터(11a)는 P채널 MOS 트랜지스터(부하 PMOS 트랜지스터) PQa 및 N채널 MOS 트랜지스터(드라이브 NMOS 트랜지스터) NQa를 포함하고, 인버터(11b)는 P채널 MOS 트랜지스터 PQb 및 N채널 MOS 트랜지스터 NQb를 포함한다. 메모리 셀 MC는 또한, 워드선 WL의 신호에 따라서 내부의 기억 노드 SNa 및 SNb를 비트선 BL 및 ZBL에 접속하는 액세스 NMOS 트랜지스터 NQc 및 NQd를 포함한다.

부하 PMOS 트랜지스터 PQa 및 PQb의 기판 영역(백 게이트)이 기판 전압 전달선(20)에 결합되고, N채널 MOS 트랜지스터 NQa, NQb, NQc 및 NQd의 기판 영역에 기판 전압 전달선(120)이 결합된다.

즉, 도 28에 나타내는 기판 제어 회로 PNBC는, 데이터 기입 시에 선택 열의 메모리 셀을 P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 양자의 기판 전위를 조정하여 임계값 전압을 조정한다.

도 30은, 도 28에 나타내는 PN 기판 제어 회로 PNBC의 구성을 나타내는 도면 이다. 도 30에 있어서, PN 기판 제어 회로 PNBC는, 기판 제어 신호 BE와 열 선택 신호 CD를 입력받는 NAND 회로 NC1과, NAND 회로 NC1의 출력 신호를 입력받는 인버터 INV1과, NAND 회로 NC1의 출력 신호에 따라서 선택적으로 도통하고, 도통 시에 저 전압원 VSS를 기판 전압 전달선(120)에 결합하는 N채널 MOS 트랜지스터 NT3와, 인버터 INV1의 출력 신호에 따라서 MOS 트랜지스터 NT3와 상보적으로 도통하고, 도통 시에 접지 전압 VSS를 기판 전압 전달선(120)에 전달하는 N채널 MOS 트랜지스터 NT4와, 인버터 INV1의 출력 신호에 따라서 선택적으로 도통하고, 도통 시에 저 전압원 VDDL을 기판 전압 전달선(20)에 결합하는 P채널 MOS 트랜지스터 PT3과, NAND 회로 NC1의 출력 신호에 따라서 MOS 트랜지스터 PT3와 상보적으로 도통하고, 도통 시에 전원 VDD를 기판 전압 전달선(20)에 결합하는 P채널 MOS 트랜지스터 PT4를 포함한다.

고 접지 전압 VSSH는 접지 전압 VSS보다도 높은 전압이다. 또한, 저 전원 전압 VDDL은 전원 전압 VDD보다도 낮은 전압이다.

기판 전압 전달선(20)은 1열로 정렬하여 배치되는 메모리 셀의 P채널 MOS 트랜지스터의 기판 영역에 공통으로 결합되고, 기판 전압 전달선(120)은 1열로 정렬하여 배치되는 메모리 셀의 N채널 MOS 트랜지스터의 기판 영역에 공통으로 결합된다.

이 PN 기판 제어 회로 PNBC의 구성은 도 5 및 도 21에 나타내는 기판 제어 회로 PBC 및 NBC을 조합한 회로 구성과 등가이다.

도 31은, 도 30에 나타내는 PN 기판 제어 회로 PNBC를 이용하였을 때의 반도 체 기억 장치의 동작을 나타내는 신호 파형 도면이다. 이하, 도 30을 참조하여, 도 30에 나타내는 PN 기판 제어 회로 PNBC를 포함하는 반도체 기억 장치의 동작에 대하여 설명한다. 전압 VSSH 및 VDDL은 0.5V이고, 전원 전압 VDD는 1.0V, 접지 전압 VSS는 0V이다.

상기 도 31에 나타내는 동작은 도 6 및 도 22에 나타내는 타이밍도의 동작을 조합한 것과 등가이다. 따라서, 실시예 2 및 6에 나타나 있는 동작이 평행하게 이루어진다. 즉, 비선택 상태시 및 비 데이터 기입 시에는, NAND 회로 Nc1의 출력 신호는 H레벨이고, N채널 MOS 트랜지스터 NT3 및 P채널 MOS 트랜지스터 PT3가 도통한다. 따라서, 기판 전압 전달선(20)으로는, 바이어스 전압 VPP로서 저 전압원 VDDL의 전압 VDDL이 전달되고, 또한 기판 전압 전달선(120)으로도 마찬가지로 바이어스 전압 VBB로서 접지 전압원 VSS의 전압 VSS가 전달된다. 따라서, 메모리 셀 MC에서는, P채널 MOS 트랜지스터의 기판 바이어스가 얕고 또한 N채널 MOS 트랜지스터의 기판 바이어스는 깊은 상태이며, P채널 MOS 트랜지스터의 임계값 전압의 절대값이 낮고, 또한 N채널 MOS 트랜지스터의 임계값 전압이 높다. 따라서, P채널 MOS 트랜지스터의 전류 구동력이 크고, N채널 MOS 트랜지스터의 전류 구동력이 작아, 메모리 셀 MC는 안정적으로 데이터를 유지한다.

데이터 기입 시에, 기판 제어 신호 BE가 H레벨로 상승한다. 선택 열에 대해서는 열 선택 신호 CD가 H레벨로 되고, NAND 회로 NC1의 출력 신호가 L레벨로 된다. 따라서, 선택 열에 대하여 형성된 PN 기판 제어 회로 PNBC에서는, N채널 MOS 트랜지스터 NT4 및 P채널 MOS 트랜지스터 PT4가 도통하고, MOS 트랜지스터 NT3 및 PT3가 비도통 상태로 된다. 따라서, 기판 전압 전달선(20)이 고전압원(전원 전압원) VDD에 P채널 MOS 트랜지스터 PT4를 개재하여 결합되고, 또한 기판 전압 전달선(120)이 고전압원(접지 전압원) VSS에 MOS 트랜지스터 NT4를 개재하여 결합된다. 선택 메모리 셀 MC00 및 MC10에 있어서는, P채널 MOS 트랜지스터 PQa 및 PQb(도 29 참조)의 기판 전위가 상승하고, 따라서 기판 바이어스가 깊어져 그 임계값 전압의 절대값이 상승한다. 따라서, P채널 MOS 트랜지스터 PQa 및 PQb의 전류 구동력이 저하된다. 한편, N채널 MOS 트랜지스터 NQa∼NQd는 기판 바이어스가 얕아지고, 그 임계값 전압이 저하하여, 이들 N채널 MOS 트랜지스터의 전류 구동력이 증가한다. 따라서, 선택 열의 메모리 셀 MC00에 있어서는, 인버터의 입력 논리 임계값이 작아지고 스태틱 노이즈 마진이 작아져, 데이터 유지 안정성이 저하되어 용이하게 데이터를 기입할 수 있다.

비선택 열의 메모리 셀 MC01 등에 있어서는, 기판 바이어스 전압 VPP 및 VBB는 그 전압 레벨이 변화하지 않고, 저전압 VDDL 및 VSSH이며, P채널 MOS 트랜지스터의 기판 바이어스가 얕고 N채널 MOS 트랜지스터의 기판 바이어스가 깊은 상태이어서, 인버터의 입력 논리 임계값은 높아 안정적으로 데이터를 유지한다.

데이터 기입이 완료하면, 기판 제어 신호 BE 또는 열 선택 신호 CD가 L레벨의 비선택 상태로 구동되면, 선택 열의 기판 제어 회로 PNBC에 있어서, NAND 회로 NC1의 출력 신호가 L레벨로 되고, 다시 기판 전압 전달선(20, 120)은 각각 저전압원 VDDL 및 VSS에 결합되어 안정적으로 기입 데이터가 유지된다.

상기 실시예 9에 있어서도, 데이터 기입 완료시에 기판 전압 전달선(20, 120)이 단안정 구동되어도 되고, 외부로부터의 전압을 이용하는 구성이 이용되어도 된다.

이 기판 바이어스 전압 VPP 및 VBB로서는, 조건 Vap>Vpb 및 Van>Vbn을 만족하고, 또한 MOS 트랜지스터의 불순물 영역과 기판 영역 간의 PN 접합이 오프 상태로 유지되는 전압이면, 전압 Vap 및 Vbp을 기판 바이어스 전압 VPP로서, 또한 전압 Vbn 및 Van을 기판 바이어스 전압 VBB로서 이용할 수 있다.

이상과 같이 본 발명의 실시예 9에 따르면, 데이터 기입 시에 선택 열의 메모리 셀의 기판 전위를 P채널 및 N채널 MOS 트랜지스터 양자에 대하여 변경하고 있어, 스태틱 노이즈 마진을 충분히 작게 하여 고속으로 데이터의 기입을 행할 수 있다.

<실시예 10>

도 32는, 본 발명의 실시예 10에 따른 반도체 기억 장치의 전체 구성을 개략적으로 나타내는 도면이다. 상기 도 32에 나타내는 반도체 기억 장치는 도 28에 나타내는 반도체 기억 장치의 구성과 다음과 같은 점에서 서로 다르다. 즉, 주 제어 회로(8)는, 액세스 사이클 시에 활성화되어, N채널 MOS 트랜지스터의 기판 전압 VBB를 제어하는 기판 제어 신호 BEA와, 데이터 판독 시에 활성화되어, 데이터 판독 시에 P채널 MOS 트랜지스터의 기판 바이어스 전압 VPP을 제어하는 P기판 제어 신호를 생성한다.

기판 전위 설정 회로(10)에 있어서는, 메모리 셀 열에 대응하여 PN 기판 제어 회로 PNBC가 배치된다. 상기 PN 기판 제어 회로 PNBC는, 데이터 판독 시에는 선택 열의 P 및 N채널 MOS 트랜지스터의 기판 바이어스 전압 VPP 및 VBB를 모두 변화시키고, 데이터 기입 시에는 선택 열의 메모리 셀의 N채널 MOS 트랜지스터의 기판 바이어스 전압 VBB를 변화시킨다.

도 32에 나타내는 반도체 기억 장치의 다른 구성은 도 28에 나타내는 반도체 기억 장치의 구성과 동일하며, 대응하는 부분에 대해서는 동일한 참조 번호를 붙여서 그 상세 설명은 생략한다.

또한, 메모리 셀 MC의 구성은 도 29에 나타내는 메모리 셀의 구성과 동일하고, 이하의 설명에 있어서는 적절하게 도 29를 참조한다.

도 33은, 도 32에 나타내는 PN 기판 제어 회로 PNBC의 구성의 일례를 나타내는 도면이다. 도 33에 있어서, PN 기판 제어 회로 PNBC는, 기판 제어 신호 BEA 및 열 선택 신호 CD를 입력받는 NAND 회로 NC2와, NAND 회로 NC2의 출력 신호를 입력받는 인버터 NOT1과, NAND 회로 NC2의 출력 신호가 H레벨일 때에 도통하여 접지 전압 VSS를 기판 전압 전달선(120)에 전달하는 패스 트랜지스터 NT3와, 인버터 NOT1의 출력 신호가 H레벨일 때에 도통하여 기판 전압 전달선(120)에 고 접지 전압 VSSH를 전달하는 패스 트랜지스터 NT4를 포함한다. 패스 트랜지스터 NT3 및 NT4는 모두 N채널 MOS 트랜지스터로 구성된다.

기판 제어 신호 BEA는, 액세스 사이클 시에 활성화되어 H레벨로 된다. 따라서, 데이터 기입 시 및 데이터 판독 시에, 선택 열에 대해서는 기판 바이어스 전압 VBB가 고 접지 전압 VSSH 레벨로 된다.

PN 기판 제어 회로 PNBC는, 또한, P기판 제어 신호 BER과 열 선택 신호 CD를 입력받는 AND 회로 AC2와, AND 회로 AC2의 출력 신호를 입력받는 인버터 NOT2와, 인버터 NOT2의 출력 신호가 L레벨일 때에 도통하여 저 전원 전압 VDDL을 기판 전압 전달선(20)에 전달하는 패스 트랜지스터 PT3와, AND 회로 AC2의 출력 신호가 L레벨일 때에 도통하여 전원 전압 VDD를 기판 전압 전달선(20)에 전달하는 패스 트랜지스터 PT4를 포함한다. 패스 트랜지스터 PT3 및 PT4는 모두 P채널 MOS 트랜지스터로 구성된다.

P 기판 제어 신호 BER은 데이터 판독 사이클 시에 활성화되어 H레벨로 된다. 따라서, 데이터 판독 시에는, 선택 열의 메모리 셀의 기판 바이어스 전압 VPP는 저 전원 전압 VDDL 레벨로 된다. 데이터 기입 시에는, P 기판 제어 신호 BER은 L레벨이고, 따라서, AND 회로 AC2의 출력 신호는 선택 열 및 비선택 열에 대하여 L레벨이고, 기판 바이어스 전압 VPP는 전원 전압 VDD 레벨로 유지된다.

도 34는, 도 32에 나타내는 반도체 기억 장치의 동작을 나타내는 타이밍 도면이다. 이하, 도 34를 참조하여 도 32에 나타내는 반도체 기억 장치의 동작에 대하여 설명한다. 또한, 이하의 설명에 있어서는 데이터 액세스 사이클 시에 메모리 셀 MC00이 선택되는 상태를 생각한다.

스탠바이 시에는, 셀 인에이블 신호 CEC가 H레벨이며, 또한, 라이트 인에이블 신호 WEC도 H레벨이다. 이 상태에서는, 기판 제어 신호 BEA 및 BER이 모두 L레벨이다. 따라서, 기판 제어 회로 PNBC에 있어서, NAND 회로 NC2의 출력 신호가 H레벨이고, 기판 전압 전달선(120)에는 패스 트랜지스터 NT3를 개재하여 접지 전압 VSS(0.0V)가 전달된다. 또한, AND 회로 AC2의 출력 신호가 L레벨이고, 기판 전압 전달선(20)에는 패스 트랜지스터 PT4를 개재하여 전원 전압 VDD(1.0V)가 공급된다.

메모리 셀에 있어서 MOS 트랜지스터의 임계값 전압의 절대값을 큰 값으로 설정함으로써 누설 전류를 저감할 수 있다.

이 경우, 메모리 셀에 있어서 MOS 트랜지스터의 전류 구동력이 작아져도 워드선은 비선택 상태이므로, 메모리 셀의 데이터 유지 특성에 대해서는 아무런 영향도 생기지 않는다.

데이터 기입 시 및 판독 시에 비선택 열의 메모리 셀에 대해서는, 도 33에 나타내는 PN 기판 전위 제어 회로 PNBC에 있어서, 열 선택 신호 CD가 L레벨이고, NAND 회로 NC2의 출력 신호는 H 레벨, 또한, AND 회로 AC2의 출력 신호는 L레벨이고, 대기 시와 동일한 전압 레벨로 바이어스 전압 VBB 및 VPP가 유지된다. 비선택 행의 메모리 셀에 있어서는, 대응하는 워드선 WL이 비선택 상태이고, 내부의 기억 노드 SNa 및 SNb가 비트선과 분리되어 있기 때문에, 데이터 유지에 영향은 없으며, 누설 전류도 억제할 수 있다.

선택 행의 비선택 열의 메모리 셀 MC01에 있어서는, 기억 노드 SNa 및 SNb가 대응하는 비트선 BL1 및 ZBL에 접속되기 때문에, 스태틱 노이즈 마진을 고려할 필요가 있다. 상기 메모리 셀 MC01에 대해서는, 기판 바이어스 전압 VBB 및 VPP는 대기 시과 동일하다. 스태틱 노이즈 마진은 메모리 셀의 트랜지스터의 임계값 전압의 절대값이 큰 쪽이 커져, 안정적으로 데이터를 보유할 수 있다. 따라서, 기판 바이어스 전압 VBB가 접지 전압 VSS(0.0V) 및 기판 바이어스 전압 VPP가 전원 전압 VDD(1.0V)일 때, N 및 P채널 MOS 트랜지스터의 임계값 전압의 절대값이 충분히 커 지도록 설정되어 있다면, 이 선택 행의 비선택 열의 메모리 셀 MC01의 스태틱 노이즈 마진을 충분히 확보할 수 있다.

데이터 판독 시에는, 기판 제어 신호 BEA 및 BER가 함께 활성화된다. 열 선택 신호 CD가 H레벨이고, 따라서 NAND 회로 NC2의 출력 신호가 L레벨로 되어, 기판 전압 전달선(120)의 기판 바이어스 전압 VBB가 고 접지 전압 VSSL로 되고, 선택 열의 메모리 셀의 N채널 MOS 트랜지스터의 기판 바이어스가 얕아져서 그 임계값 전압이 작아져, 전류 구동력이 커지게 된다. 한편, AND 회로 AC2의 출력 신호가 H레벨로 되고, 기판 전압 전달선(20)의 기판 바이어스 전압 VPP가 패스 트랜지스터 PT3에 의해 저 전원 전압 VDDL로 된다. 따라서, 메모리 셀의 P채널 MOS 트랜지스터의 임계값 전압의 절대값이 작아져, 그 전류 구동력이 커지게 된다. P채널 MOS 트랜지스터 PQ3 및 PQb의 임계값 전압의 절대값이 작고, 또한 N채널 MOS 트랜지스터 NQa∼NQd의 임계값 전압이 작아지면, 메모리 셀의 데이터 유지 특성이 극단적으로 열화된다. 따라서, 선택 열에 있어서는, P 및 N채널 MOS 트랜지스터 양자의 기판 바이어스를 얕게 하고 임계값 전압의 절대값을 작게 하여, 스태틱 노이즈 마진을 확보한다. 이에 의해, 선택 메모리 셀에 대하여 안정적으로 데이터의 판독을 행할 수 있다.

데이터 기입 시에는, 기판 제어 신호 BEA를 활성화하여 P 기판 제어 신호 BER를 비활성 상태로 유지한다. 따라서, PN 기판 제어 회로 PNBC에 있어서, AND 회로 AC2의 출력 신호가 L레벨로 고정되고, 선택 열 및 비선택 열에 대하여 기판 바이어스 전압 VPP는 대기 시와 마찬가지의 전원 전압 VDD 레벨로 유지된다. 메모 리 셀의 P채널 MOS 트랜지스터의 전류 구동력을 작게한다.

한편, 기판 제어 신호 BEA는 활성화되기 때문에, 선택 열에 대해서는 NAND 회로 NC2의 출력 신호가 L레벨로 되고, 데이터 판독 시와 마찬가지로, 패스 트랜지스터 NT4에 의해 기판 바이어스 전압 VBB가 선택 열에 대하여 고 접지 전압 VSSH로 되어, N채널 MOS 트랜지스터의 기판 바이어스가 얕아진다. 이 때, P채널 MOS 트랜지스터의 임계값 전압의 절대값이 작고, 선택 열의 메모리 셀의 스태틱 노이즈 마진이 저하되어, 선택 메모리 셀 MC00에 대하여 고속으로 데이터를 기입할 수 있다.

선택 열의 비선택 행의 메모리 셀 MC10에 있어서는, 대응하는 워드선 WL1이 비선택 상태이고, 스태틱 노이즈 마진이 저하되어도 기억 노드는 대응하는 비트선으로부터 분리되어 있어, 문제가 발생하지 않고 안정적으로 데이터를 유지한다.

이상과 같이, 대기 시에는 메모리 셀의 MOS 트랜지스터의 기판 바이어스를 깊게 하고, 임계값 전압의 절대값을 크게 해서 누설 전류를 저감하여 소비 전류를 저감한다.

데이터 판독 시 및 데이터 기입 시에는, 비선택 열의 메모리 셀의 트랜지스터의 임계값 전압의 절대값이 크게 되어 있어 누설 전류를 저감할 수 있다. 특히, 선택 행 비선택 열의 메모리 셀에 있어서는, MOS 트랜지스터의 전류 구동력이 작게 되어 있어, 대응하는 비트선의 전위 변화 속도가 늦어져서 비트선의 전위 변화를 작게 할 수 있고, 결과적으로 동작 시의 비트선 충방전에 관련하는 소비 전류를 저감할 수 있다.

또한, 선택 열에 있어서는, N채널 MOS 트랜지스터의 전류 구동력이 크게 되 어 있어, 고속으로 기억 데이터에 따른 비트선의 방전 및 기입 데이터에 따른 기억 노드의 방전을 행할 수 있어, 고속의 데이터 판독 및 데이터 기입을 함께 실현할 수 있다.

도 35는, 도 33에 나타내는 기판 제어 신호 BER 및 BEA를 발생하는 부분의 구성을 개략적으로 나타내는 도면이다. 상기 기판 제어 신호 발생 회로는 도 32에 나타내는 주 제어 회로(8)에도 적용된다. 도 35에 있어서, 기판 제어 신호 발생부는, 클럭 신호 CLK와 셀 인에이블 신호에 따라서 기판 제어 신호 BEA를 발생하는 바이어스 제어 신호 발생 회로(250)와, 상기 기판 제어 신호 BEA와 라이트 인에이블 신호 WEC를 입력받아 P 기판 제어 신호 BER을 생성하는 AND 회로(252)를 포함한다.

바이어스 제어 신호 발생 회로(250)는, 예를 들면, 단안정의 펄스 발생 회로로 구성되고, 클럭 신호 CLK 및 셀 인에이블 신호 CEC 쌍방이 상승하면, 소정의 타이밍에서 소정의 시간 폭을 갖는 펄스 신호를 생성한다.

데이터 판독 시에는 라이트 인에이블 신호 WEC는 H레벨이고, 상기 기판 제어 신호 BEA에 따라서 P 기판 제어 신호 BER이 생성된다. 데이터 기입 시에는, 라이트 인에이블 신호 WEC는 L레벨이고, P 기판 제어 신호 BER은 L레벨로 유지된다.

이상과 같이, 본 발명의 실시예 10에 따르면, 데이터 기입 시에 선택 열의 N채널 MOS 트랜지스터의 기판 바이어스를 얕게 하고, 데이터 판독 시에는 선택 열의 P 및 N채널 MOS 트랜지스터의 기판 바이어스를 얕게 하고 있어, 고속으로 데이터의 기입 및 데이터의 판독을 행할 수 있으며, 또한, 대기 시의 소비 전류를 저감할 수 있다.

<실시예 11>

도 36은, 본 발명의 실시예 11에 따른 메모리 셀의 레이아웃을 개략적으로 나타내는 도면이다. 도 36에 나타내는 메모리 셀의 레이아웃에 있어서는, MOS 트랜지스터를 형성하는 영역이 메모리 셀 열마다 분리되어 있어, P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터에 대한 기판 바이어스 전압 VBB 및 VPP를 메모리 셀 열 단위로 변경할 수 있다.

도 36에 있어서는, P채널 MOS 트랜지스터를 형성하는 PMOS 영역(91)의 양측에 N채널 MOS 트랜지스터를 형성하는 NMOS 영역(90, 92)이 배치된다. 본 실시예 11에 있어서는, SOI(실리콘 온 인슐레이터) 구조가 이용되기 때문에, 이들 PMOS 영역(91) 및 NMOS 영역(90, 92)은, 도시하지 않는 매립 절연막상에 형성되는 기판 영역에서 각각의 영역이 규정된다.

NMOS 영역(90)에 있어서는 인접 열의 메모리 셀을 분리하기 위하여 소자 분리 영역(95)이 열 방향으로 직선적으로 연장하여 배치된다. NMOS 영역(90)과 PMOS 영역(91)의 사이에는, 이들을 분리하기 위하여 소자 분리 영역(96)이 열 방향으로 연장하여 형성된다. PMOS 영역(91)에 있어서는, 활성 영역(55, 52)을 분리하기 위하여 소자 분리 영역(97)이 형성된다. PMOS 영역(91) 및 NM0S 영역(92)을 분리하기 위하여 소자 분리 영역(98)이 열 방향으로 연장하여 형성된다. NMOS 영역(92)에 있어서는, 인접 열의 메모리 셀을 분리하기 위하여 소자 분리 영역(99)이 열 방향에 직선적으로 연장하여 배치된다. 이들 소자 분리 영역(95??99)은 각각 트렌치 분리 구조를 갖는다.

메모리 셀의 레이아웃은 앞의 실시예 4의 경우와 동일하고, 횡형 셀 구조가 이용되며, 도 9에 나타내는 메모리 셀의 레이아웃과 동일한 레이아웃으로 메모리 셀이 배치된다. 따라서, 도 9 및 도 36에 있어서 대응하는 부분에는 동일한 참조 번호를 붙여서 이들의 상세 설명은 생략한다.

도 37은, 도 36에 나타내는 선 L37-L37에 따른 단면 구조를 개략적으로 나타내는 도면이다. 도 37에 있어서, 실리콘(Si) 기판(100) 상에 매립 절연막(101)이 형성된다. 상기 매립 절연막(101) 상에 NMOS 영역(90)을 구성하는 P기판(110, 111)이 형성된다. P기판(110, 111)은 소자 분리 영역(95)에 의해 분리된다. 소자 분리 영역(95)은 매립 절연막(101) 상에 형성되는 완전 분리된 매립 트렌치 영역(95a)과, 그 상부에 형성되는 샬로우 트렌치 분리 구조의 부분 트렌치 분리 영역(95b)을 포함한다.

PMOS 영역(91)은 매립 절연막(101) 상에 형성되는 N기판(112)에 의해 그 영역이 규정된다. 상기 N기판(112)의 표면에 소자 분리 영역(97)이 P채널 MOS 트랜지스터를 분리하기 위해서 설치된다. 상기 소자 분리 영역(97)은 샬로우 트렌치 분리막으로 구성되어, 「부분 트렌치 분리」 구조를 갖는다.

PMOS 영역(91)과 NMOS 영역(90) 간에 형성되는 소자 분리 영역(96)은, 매립 트렌치 분리 영역(96a)과, 그 상부에 형성되는 부분 트렌치 분리 영역(96b)을 포함한다. 상기 소자 분리 영역(96)은, 따라서, 매립 절연막(101)까지 도달하여 「완전 트렌치 분리」 구조를 실현한다. 이에 의해, N기판(112)과 P기판(111)을 완전 하게 분리한다. N기판(112)은 1열로 정렬하여 배치되는 메모리 셀의 P채널 MOS 트랜지스터에 공통으로 형성된다.

PMOS 영역(91)과 NMOS 영역(92) 간의 소자 분리 영역(98)도, 완전 트렌치 분리의 매립 트렌치 영역(98a)과, 그 상부의 부분 트렌치 분리 영역(98b)을 포함하며, 매립 절연막(101)까지 도달하여 「완전 트렌치 분리」 구조를 실현하여, N기판(112)을 P기판(113)으로부터 완전하게 분리한다.

NMOS 영역(92)에 있어서는, P기판(113)과 소자 분리 영역(99)에 의해 분리되는 P기판(114)이 배치된다. 소자 분리 영역(99)은, 완전 트렌치 분리를 실현하기 위한 매립 트렌치 분리 영역(99a)과, 그 상부의 부분 트렌치 분리 영역(99b)을 포함한다. 따라서, 소자 분리 영역(99)은 매립 절연막(101)까지 도달하여 P기판(113, 114)을 완전하게 분리한다.

상기 구성에 있어서, 이하에 설명하는 바와 같이, 메모리 셀 단위로 P 및 N채널 MOS 트랜지스터의 기판 영역이 분리되어 있고, 기판 전압의 제어 시에는, 실시예 9 및 10에 나타낸 바와 같이, P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터 양자의 기판 전압 VPP 및 VBB를 열 단위로 제어할 수 있다.

N기판(112) 및 P기판(113) 상에 게이트 전극(61)이 배치되어 메모리 셀의 인버터 구조를 실현한다. 한편, P기판(111, 110) 상에는 게이트 전극(62)이 형성되어, 인접 메모리 셀 간의 액세스 트랜지스터의 게이트를 형성한다. N채널 MOS 트랜지스터를 형성하는 P기판(110, 111, 113, 114)을 완전 트렌치 분리 구조에 의해 각 열마다 분리함으로써, 각 열 단위로 메모리 셀의 N채널 MOS 트랜지스터의 임계 값 전압을 그 기판 전위를 조정하여 제어할 수 있다.

N기판(101)은 P기판에 의해 다른 P기판으로부터 분리되기 때문에, 메모리 셀 열 단위로 기판 바이어스 전압 VPP를 제어할 수 있다.

각 기판 영역으로 기판 바이어스 전압 VPP 및 VBB를 인가하는 구성으로는, 앞의 도 14 및 도 27에 나타내는 구성을 SOI 구조에 적용한다.

이상과 같이, 본 발명의 실시예 11에 따르면, N기판(112)을 열 방향으로 연속적으로 연장시켜 1열의 메모리 셀에 공통으로 형성함으로써, 열 단위로 메모리 셀의 P채널 MOS 트랜지스터의 기판 전위 VPP를 조정할 수 있다. 또한, 열 방향으로 연장하는 P기판은, 소자 분리 영역에 의해 인접 열의 N채널 MOS 트랜지스터 형성용 P기판과 완전 트렌치 분리에 의해 분리되어, 열 단위로 N채널 MOS 트랜지스터의 기판 전압 VBB를 조정할 수 있다.

특히, SOI 구조를 이용하고 있기 때문에, MOS 트랜지스터의 보디 영역(백 게이트)이 기판(100)과 완전하게 분리되므로, 기판 영역의 접합 용량이 대폭 저감되어, 기판 영역의 전위 변화를 고속으로 수행할 수 있다. 또한, SOI 구조인 경우, 배선 및 트랜지스터의 기생 용량이 작고, 저 전원 전압 하에서 고속 동작을 실현할 수 있기 때문에, 전원 전압을 낮게 할 수 있다. 따라서, 상기 N기판(112)의 전압을 낮게 할 수 있어 소비 전류를 저감할 수 있다.

또한, 기판(100)과 MOS 트랜지스터의 백 게이트(보디 영역)가 분리되어 있기 때문에, 기판 노이즈의 영향이 기억 노드에 전파되는 것을 방지할 수 있어, 소프트 에러에 대한 내성을 개선할 수 있다.

이상과 같이, 본 발명에 따르면, 데이터 기입 시에 선택 열의 메모리 셀의 트랜지스터의 기판 전위를 스태틱 노이즈 마진이 저하되도록 변화시키고 있으며, 데이터 유지 안정성을 손상시키지 않으면서 확실하게 데이터를 기입할 수 있다. 이에 의해, 메모리 셀 미세화 시에 저 전원 전압 하에서도 안정적으로 데이터를 유지하고, 또한 기입/판독을 행할 수 있다.

이상, 본 발명에 따른 실시예에 대하여 설명했지만, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구 범위에 따른 발명의 정신 또는 영역에 벗어남없이 다양한 변경이 이루어질 수 있다.

Claims

행렬상으로 배열되고, 각각이 백 게이트를 갖는 제1 및 제2 도전형의 절연 게이트형 전계 효과 트랜지스터로 구성되는 래치 회로를 포함하는 복수의 메모리 셀, 및

어드레스 신호와 동작 모드 지시 신호에 응답하여, 선택 메모리 셀 중 적어도 제1 도전형의 절연 게이트형 전계 효과 트랜지스터의 백 게이트 전위를 데이터 기입 시와 데이터 판독 시에 변경하는 기판 전위 변경 회로

를 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 기판 전위 변경 회로는,

메모리 셀 열 각각에 대응하여 배치되고, 각각이 대응하는 열의 메모리 셀의 제1 도전형의 절연 게이트형 전계 효과 트랜지스터의 백 게이트에 공통으로 결합되는 복수의 기판 전압 전달선과,

각 열에 대응하여 배치되고, 각각이 상기 동작 모드 지시 신호와 상기 어드레스 신호에 기초하여 생성되는 열 선택 신호에 응답하여, 대응하는 기판 전압 전달선의 전압을 설정하는 기판 전위 설정 회로

를 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 기판 전위 변경 회로는,

메모리 셀 열 각각에 대응하여 배치되고, 각각이 대응하는 열의 메모리 셀의 제1 도전형의 절연 게이트형 전계 효과 트랜지스터의 백 게이트에 공통으로 결합되는 복수의 제1 기판 전압 전달선과,

각 열에 대응하여 배치되고, 각각이 대응하는 열의 메모리 셀의 제2 도전형의 절연 게이트형 전계 효과 트랜지스터의 백 게이트에 공통으로 결합되는 복수의 제2 기판 전압 전달선과,

각 열에 대응하여 배치되고, 각각이 상기 동작 모드 지시 신호 및 열 선택 신호에 응답하여, 대응하는 제1 및 제2 기판 전압 전달선의 전압을 설정하는 기판 전위 설정 회로

를 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 도전형의 절연 게이트형 전계 효과 트랜지스터는, P 채널 절연 게이트형 전계 효과 트랜지스터이며,

상기 기판 전위 변경 회로는, 상기 데이터 기입 시에 상기 선택 메모리 셀의 P 채널 절연 게이트형 전계 효과 트랜지스터의 백 게이트 전위를, 데이터 판독 시보다도 높은 전압 레벨로 설정하는 반도체 기억 장치.
제4항에 있어서,

각 상기 메모리 셀은, 전원 전압을 하이 레벨 데이터 기억을 위한 전원 전압으로서 공급받고,

상기 기판 전위 변경 회로는, 상기 P 채널 절연 게이트형 전계 효과 트랜지스터의 백 게이트 전위를, 상기 데이터 기입 시에 상기 전원전압 레벨로 설정하고, 상기 데이터 판독시 상기 전원전압보다도 낮은 전압 레벨로 설정하는 반도체 기억 장치.
제2항에 있어서,

상기 제1 도전형의 절연 게이트형 전계 효과 트랜지스터는 P 채널 절연 게이트형 전계 효과 트랜지스터이고,

상기 기판 전위 변경 회로는, 상기 동작 모드 지시 신호가 데이터 기입을 표시하는 경우, 선택열의 P 채널 절연 게이트형 전계 효과 트랜지스터의 백 게이트 전위를 비선택 열의 메모리 셀과 비교하여 높게하는 반도체 기억 장치.
제3항에 있어서,

상기 기판 전위 변경 회로는, 상기 동작 모드 지시 신호가 데이터 판독을 표시하는 경우, 선택열의 제1 도전형의 절연 게이트형 전계 효과 트랜지스터의 백 게이트 전위를 높게 하고 제2 도전형의 절연 게이트형 전계 효과 트랜지스터의 백 게이트 전위를 낮게 하는 반도체 기억 장치.