JP6451177B2 - スタティックｒａｍおよびスタティックｒａｍを搭載する半導体装置 - Google Patents

Description

本発明は、スタティックＲＡＭ(SRAM: Static Random Access Memory)およびスタティックＲＡＭを搭載する半導体装置に関する。

近年、半導体プロセスの微細化につれ、ＳＲＡＭの小面積、低動作電圧設計が進んでいる。それに伴い、メモリセルの安定性が弱くなっている。この問題を解決するため、書き込み（ライト）動作時に、ビット線対の低電位にするビット線の電位を負（マイナス）電位側にブーストすることで、ライト時の安定性を確保することが行われている。

書き込み（ライト）ドライバは、高電位電源線と基準電位電源線の間に接続したインバータにより形成するのが一般的である。ビット線を負電位にブーストするため、ライトドライバを形成するインバータの基準電位電源線を、独立した低側駆動線とし、ライト動作時に低側駆動線を一時的に負電位とし、それ以外の時には低側駆動線を基準電位電源線と同じ電位にする。

このような動作を行えるようにするため、一方の端子が低側駆動線に接続され、他方の端子にブースト信号が印加される容量素子と、低側駆動線と基準電位電源線の間に接続され、ゲートにブースト信号が印加されるブースト制御トランジスタと、を設ける。通常時、ブースト信号は高レベルであり、ブースト制御トランジスタがオンし、低側駆動線の電位は、基準電位電源線の電位ＶＳＳになり、容量素子は、ブースト信号の電位とＶＳＳの電位差に充電される。ライト動作時、ブースト信号が低レベルに変化すると、ブースト制御トランジスタはオフし、容量素子に充電された電荷により、低側駆動線の電位が負電位に変化する。低側駆動線は、ライトドライバのインバータを形成するトランジスタ等を介して、複数のビット線対（カラム）の低側に駆動されるビット線に接続されており、低側に駆動されるビット線が負電位に駆動される。

上記のようなＳＲＡＭの回路では、動作電圧、プロセス条件、などのバラツキによって、ブーストされる電位差が異なる。例えば、ブースト信号の動作電圧が高い場合、低側駆動線が大きな負電位になる。それに応じて、選択したビット線対の低側に駆動されるビット線の電位も大きな負電位になると、非選択のカラムスイチのトランジスタにかかる電圧が閾値電圧より大きくなり、非選択のカラムスイチトランジスタがオンしてしまい、非選択セルに誤ってデータを書き込んでしまうという問題があった。

上記のような過剰ブーストの問題を解消するため、特許文献１は、低側駆動線の電位をクランプするクランプ回路を開示している。
また、特許文献２は、容量素子に可変容量を用いて、ブーストされる電位差を制御する構成を開示している。

特開２００９−１５１８４７号公報 特開２０１０−２５７５５４号公報

しかし、特許文献１および２に開示された構成を行うには別に回路を付加する必要があり、回路規模が大きくなるという問題があった。

実施形態によれば、書き込み動作時に書き込み（ライト）ドライバの低側駆動線を負電位にブーストする際に、過剰ブーストにより非選択カラムスイッチがオンしないスタティックＲＡＭが、簡単な回路構成で実現される。

第１の態様のスタティックＲＡＭは、複数のワード線と、第１および第２のビット線対と、複数のメモリセルと、書き込みドライバと、第１および第２のトランジスタ対と、ブースト回路と、を有する。複数のメモリセルは、第１および第２のビット線対の複数のワード線との交差部に設けられる。書き込みドライバは、基準電位より電位が高い高電位電源線と、駆動線の間に接続される。第１および第２のトランジスタ対は、第１および第２のビット線対に対応して設けられ、第１および第２のビット線対のうちの選択された一方を書き込みドライバに接続する。ブースト回路は、メモリセルの書き込み時に、書き込みドライバの駆動線を基準電位より低い電位である負電位にブーストする。第１および第２のトランジスタ対が形成されるウェルは、駆動線に接続されている。

実施形態のスタティックＲＡＭによれば、書き込み動作時に書き込み（ライト）ドライバの低側駆動線を負電位にブーストする際に、過剰ブーストにより非選択のカラムスイッチトランジスタがオンすることによる誤書き込みを防止する。

図１は、ＳＲＡＭのメモリアレイ、カラムスイッチおよびライトドライバの部分の構成を示す図である。 図２は、図１のＳＲＡＭのライト動作を示すタイムチャートである。 図３は、実施形態のＳＲＡＭの全体構成を示す図である。 図４は、実施形態のＳＲＡＭのメモリアレイ、コラムスイッチおよびライトドライバの部分の構成を示す図である。 図５は、実施形態のＳＲＡＭのライト動作を示すタイムチャートである。

実施形態のスタティックＲＡＭ（以下ＳＲＡＭと称する）を説明する前に、書き込み動作時に書き込み（ライト）ドライバの低側駆動線を負電位にブーストする一般的なスタティックＲＡＭについて説明する。

図１は、ＳＲＡＭのメモリアレイ、カラムスイッチおよびライトドライバの部分の構成を示す図である。図１では、２×２のメモリアレイを例として示すが、実際には多数のメモリセルが配置される。

ＳＲＡＭは、２本のワード線ＷＬ０，ＷＬ１と、２組のビット線対ＢＬ０，ＢＬＸ０；ＢＬ１，ＢＬＸ１と、２本のワード線と２組のビット線対の交差部に対応して配置される４個のメモリセルＣｅｌｌ１−Ｃｅｌｌ４と、を有する。メモリセルは、入力と出力を交互に接続した２個のインバータと、インバータの接続ノードをビット線対に接続する２個のトランスファートランジスタと、を有する。

ライトドライバは、ビット線対の一方ＢＬ０，ＢＬ１を駆動する第１インバータＩＮＶと、ビット線対の他方ＢＬＸ０，ＢＬＸ１を駆動する第２インバータＩＮＶＸと、を有する。第１および第２インバータは、高電位電源線ＶＤＤと駆動電源線ＮＶＳの間に接続される。高電位電源線ＶＤＤの電位をＶＤＤで、後述する基準電位電源線ＶＳＳの電位をＶＳＳで、駆動電源線ＮＶＳの電位をＮＶＳで表す。

第１および第２インバータは、ライトイネーブル信号ＷＥが低レベル（Ｌ）の時にはＮＭＯＳトランジスタがオンしてライト信号線ＷＤおよびＷＤＸをＨにする。ライトイネーブル信号ＷＥが高レベル（Ｈ）の時には、ライトデータＷＩＮに応じて、第１および第２インバータのトランジスタの一方がオンし、他方がオフする。例えば、ＷＩＮがＬの時、第２インバータでは、ＰＭＯＳトランジスタがオンし、ＮＭＯＳトランジスタがオフし、第１インバータでは、ＰＭＯＳトランジスタがオフし、ＮＭＯＳトランジスタがオンする。これにより、ＷＤＸがＨ（ＶＤＤ）に、ＷＤがＬ（ＮＶＳ）になる。ＷＩＮがＨの時、第２インバータでは、ＰＭＯＳトランジスタがオフし、ＮＭＯＳトランジスタがオンし、第１インバータでは、ＰＭＯＳトランジスタがオンし、ＮＭＯＳトランジスタがオフする。これにより、ＷＤＸがＬ（ＮＶＳ）に、ＷＤがＨ（ＶＤＤ）になる。

ビット線対の一方ＢＬ０，ＢＬ１は、カラムスイッチｔ１、ｔ２を介してライト信号線ＷＤに、ビット線対の他方ＢＬＸ０，ＢＬＸ１は、カラムスイッチｔ３、ｔ４を介してライト信号線ＷＤＸに接続される。カラムスイッチｔ１、ｔ３のゲートにはカラム選択信号ＣＯＬ０が印加され、カラムスイッチｔ２、ｔ４のゲートにはカラム選択信号ＣＯＬ１が印加される。

ＳＲＡＭの構成については広く知られているので説明は省略する。

近年、ＳＲＡＭの動作電圧は低くなる傾向にあり、ライト動作時に、低側に駆動されるビット線の電位を負電位にブーストすることにより、動作の安定性を向上することが行われる。図１の回路では、ＷＤおよびＷＤＸは、低レベルの時にはＮＶＳになるが、ライト動作時にＮＶＳをＶＳＳより負電位にする。そのため、一方の端子がＮＶＳに、他方の端子にブースト信号ＢＳＴが印加される容量素子ＣＡＰと、ＮＶＳとＶＳＳ間に接続され、ゲートにブースト信号ＢＳＴが印加されるＮＭＯＳトランジスタ（ブースト制御トランジスタ）ｔ０を設ける。

通常時、ブースト信号ＢＳＴは高レベルであり、ｔ０がオンし、ＮＶＳはＶＳＳと同じ電位になり、容量素子ＣＡＰは、ブースト信号ＢＳＴとＶＳＳの電位差に充電される。ライト動作時、ブースト信号が低レベル（例えばＶＳＳ）に変化すると、ｔ０はオフし、容量素子ＣＡＰに充電された電圧により、ＮＶＳの電位が負電位に変化する。

前述のように、ＮＶＳは、ＷＤとＷＤＸの一方に接続され、ＷＤとＷＤＸの一方は選択されたカラムスイッチを介して選択された選択されたビット線対の一方に接続される。これにより、選択されたビット線対の低側に駆動される一方のビット線は負電位になり、選択されたメモリセルのトランスファーゲートを介してメモリセルに負電位が印加され、書き込みを安定的に行うことを可能にする。

図２は、図１のＳＲＡＭのライト動作を示すタイムチャートである。
ここでは、図１に示すように、ＷＬ０がオンし、ＣＯＬ０がオンし、Ｃｅｌｌ１がアクセスされ、ＷＩＮ＝Ｌがライトされる例を示す。
図２に示すように、ＷＩＮがＬに、ＣＯＬ０，ＷＬ０がＨに変化し、ＢＬ０がＬに変化する。さらに、ＢＬ０がＬに変化し始めると、ＢＳＴがＨからＬに変化し、ブーストが機能してＢＬ０は負電位になる。この時、ＢＬＸ０はＨを維持する。

Ｃｅｌｌ１のノードＣ１は、ＢＬ０の変化に応じてＬに変化し、さらに負電位に変化する。Ｃｅｌｌ１の別のノードＣＸ１は、ＢＬＸ０の変化に応じてＨに変化する。これにより、Ｃｅｌｌ１にＬのライトが行われる。

この時、図１に示すように、Ｃｅｌｌ３のトランスファーゲートｔ５は、ＷＬ１がＬであるからオフし、カラムスイッチｔ２、ｔ４はＣＯＬ１がＬであるからオフしている。

ところが、ＷＤが負電位になると、ＬレベルであるＣＯＬ１とＷＤの電位差がｔ２の閾値電圧を超える場合が起きる。これにより、ｔ２はオンし、非選択カラムのＢＬ１がＷＤ（Ｌ）になり、ＢＬＸ１はＶＤＤ（Ｈ）になる。Ｃｅｌｌ２のトランスファーゲートｔ２は、ＷＬ０はＨであるためオンしており、非選択カラムの非選択セルＣｅｌｌ２に誤ってデータを書き込んでしまう誤書き込み（ライト）が発生する。図では、Ｃｅｌｌ２において、ノードＣ２はＨおよびＣＸ２はＬであったが、Ｃ２はＬにおよびＣＸ２はＨに変化する場合を示す。

以上の通り、ＳＲＡＭでは、ライト時の安定性を確保するために、低側駆動線を負電位にブーストするが、製造バラツキのために過剰ブーストが発生し、非選択のカラムスイッチトランジスタがオンすることによる誤書き込みが発生する場合がある。

以下に説明する実施形態では、簡単な構成で誤書き込みの防止を行うＳＲＡＭが開示される。本実施形態における半導体装置は例えば、ＳＲＡＭに加えて、そのＳＲＡＭに記憶されたデータに基づいて、所望の処理を実行する処理回路を含む集積回路である。
図３は、実施形態のＳＲＡＭの全体構成を示す図である。

ＳＲＡＭは、メモリアレイ１１と、ライトドライバ、センスアンプおよびカラムスイッチを含む部分１２と、入出力部１３と、デコーダ１４と、タイミングおよびプリデコーダ部１５と、を有する。メモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）１１は、複数のワード線と、複数のビット線対と、複数のワード線と複数のビット線対の交差部分に対応して配置された複数のメモリセルを含む。入出力部（ＩＯ）１３は、外部からライトデータを受けてＷＩＮを生成し、センスアンプの出力からリードデータを生成して外部に出力する。デコーダ（ｄｅｃｏｄｅｒ）１４は、プリデコード（pre-decode）されたアドレス信号をデコードしてワード線選択信号ＷＬを生成し、プリデコードされたアドレス信号をデコードしてカラム選択信号を生成し、さらにライトイネーブル信号ＷＥ、ブースト信号ＢＳＴなどを生成する。タイミングおよびプリデコーダ部（Ｔｉｍｉｎｇ＆Ｐｒｅ ｄｅｃｏｄｅｒ）１５は、全体のタイミング制御を行うと共に、アドレス信号のプリデコードを行う。
図３のＳＲＡＭの全体構成については広く知られているので、説明は省略する。

図４は、実施形態のＳＲＡＭのメモリアレイ、コラムスイッチおよびライトドライバの部分の構成を示す図である。図４では、図１と同様に、２×２のメモリアレイを例として示すが、実際には多数のメモリセルが配置される。

実施形態のＳＲＡＭは、図１のＳＲＡＭに類似した構成を有するが、カラムスイッチｔ１−ｔ４が形成されるウェルに、図１では他のＮＭＯＳトランジスタと同様にＶＳＳが印加されていたのに対して、実施形態ではブースト電圧ＮＶＳが印加されることが異なる。このため、カラムスイッチｔ１−ｔ４を形成するＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ（例えば、ワード線ドライバのＮＭＯＳトランジスタ）とは分離した独立したウェルに形成される。カラムスイッチｔ１−ｔ４を形成するＮＭＯＳトランジスタのウェルにはＮＶＳが印加され、他のＮＭＯＳトランジスタのウェルにはＶＳＳが印加される。

実施形態のＳＲＡＭでは、カラムスイッチｔ１−ｔ４のＮＭＯＳトランジスタのウェルにＮＶＳが印加されるため、ＮＶＳが負電位に過剰にブーストされるほど、ｔ１−ｔ４のＮＭＯＳトランジスタの逆バイアス電圧が強くかけられ、閾値電圧が大きくなる。そのため、過剰ブーストが生じても、非選択カラムスイッチｔ２およびｔ４がオンせず、Ｃｅｌｌ２への誤書き込みが防止される。

ここで、各部の電圧の設定例について説明する。
例えば、各トランジスタの閾値電圧を３００ｍＶ程度に設計し、ＶＤＤ＝０．６Ｖで、ＮＶＳ＝−１００ｍＶにブーストするようにＳＲＡＭを設計した場合を考える。ここで、ＳＲＡＭがＶＤＤ＝１．２Ｖで動作する場合が生じると、ＮＶＳ＝−４００ｍＶまでブーストされることになり、非選択カラムスイッチｔ２およびｔ４のトランジスタは、閾値電圧を超えてオンする。そのため、非選択セルの誤書き込みが発生する。

これに対して、実施形態のＳＲＡＭでは、カラムスイッチのトランジスタは、ウェルが他のトランジスタのウェルと分離された独立したウェル上に形成される。他のトランジスタのウェルにはＶＳＳが接続されるが、カラムスイッチのトランジスタのウェルにはブースト電圧ＮＶＳが印加される。そのため、ＶＤＤ＝１．２Ｖの時に、非選択カラムスイッチのトランジスタは逆バイアスが深くなり、閾値電圧が３００ｍＶから４５０ｍＶに変化しており、ＮＶＳ（−４００ｍＶ）より大きくなり、非選択セルへの誤書き込み動作を防止できる。

図５は、実施形態のＳＲＡＭのライト動作を示すタイムチャートである。
ここでは、図２と同様に、ＷＬ０がオンし、ＣＯＬ０がオンし、Ｃｅｌｌ１がアクセスされ、ＷＩＮ＝Ｌがライトされる例を示す。ＷＥ、ＢＳＴ、ＢＬ０およびＣ１とＣＸ１の波形は、図２と同じであり、Ｃｅｌｌ１へのＬの書き込みについては説明を省略する。

非選択カラム信号ＣＯＬ１はＬ（＝ＶＳＳ）であり、上記のように、ＷＤがＮＶＳにブーストされても、カラムスイッチｔ２のトランジスタのウェルにはＮＶＳが印加されており、逆バイアスが深いため、ｔ２はオフしている。したがって、ビット線対ＢＬ１およびＢＬＸ１は、Ｃｅｌｌ２に記憶されたデータに対応した状態になっており、Ｃｅｌｌ２のノードＣ２およびＣＸ２の電位関係は変化しない。

以上説明したように、実施形態のＳＲＡＭは、カラムスイッチのトランジスタのウェルを分離し、ウェルにブースト電圧ＮＶＳを印加するという簡単な構成で、非選択カラムのセルへの誤書き込みを防止できる。

一般に、ＳＲＡＭは、複数のワード線、複数のビット線対および複数のメモリセルを有する長方形状のメモリセルアレイの横側にロウデコーダおよびカラムデコーダを配置し、縦側に読み出し回路および書き込み回路（ライトアンプ）を配置するのが一般的である。したがって、複数のカラムスイッチは、メモリセルアレイの一辺に隣接して長方形状に配置される。そこで、複数のカラムスイッチのトランジスタのウェルを他のトランジスタのウェルと分離し、第１インバータＩＮＶおよび第２インバータＩＮＶＸの駆動電源線ＮＶＳに接続することが望ましい。

なお、ビット線対に対応するカラムスイッチ対（ｔ１とｔ３、ｔ２とｔ４）のトランジスタごとにウェルを分離し、各ウェルには、ビット線対が選択される時、すなわちカラムスイッチ対がオンする時のみブースト電圧ＮＶＳを印加するようにしてもよい。それ以外の時には、各ウェルにはＶＳＳが印加される。これにより、選択カラムスイッチをより確実にオンさせることができる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１１ メモリアレイ
１２ ライトドライバ、センスアンプおよびカラムスイッチを含む部分
１３ 入出力部
１４ デコーダ
１５ タイミングおよびプリデコーダ部
ＢＬ０，ＢＬＸ０；ＢＬ１，ＢＬＸ１ ビット線対
Ｃｅｌｌ１−３ メモリセル
ＩＮＶ，ＩＮＶＸ インバータ
ＣＡＰ 容量素子
ｔ０ ブースト制御トランジスタ
ｔ１−ｔ４ カラムスイッチ

Claims (3)

1. 複数のワード線と、
   第１および第２のビット線対と、
   前記第１および第２のビット線対の前記複数のワード線との交差部に設けられた複数のメモリセルと、
   基準電位より電位が高い高電位電源線と、駆動線の間に接続された書き込みドライバと、
   前記第１および第２のビット線対に対応して設けられ、前記第１および第２のビット線対のうちの選択された一方を前記書き込みドライバに接続する第１および第２のトランジスタ対と、
   前記メモリセルの書き込み時に、前記書き込みドライバの前記駆動線を前記基準電位より低い電位である負電位にブーストするブースト回路と、を有し、
   前記第１および第２のトランジスタ対が形成されるウェルは、前記駆動線に接続されていることを特徴とするスタティックＲＡＭ。
2. 前記第１および第２のトランジスタ対はＮチャネル型ＭＯＳトランジスタ対であることを特徴とする請求項１に記載のスタティックＲＡＭ。
3. 複数のワード線と、第１および第２のビット線対と、前記第１および第２のビット線対の前記複数のワード線との交差部に設けられた複数のメモリセルと、基準電位より電位が高い高電位電源線と、駆動線の間に接続された書き込みドライバと、前記第１および第２のビット線対に対応して設けられ、前記第１および第２のビット線対のうちの選択された一方を前記書き込みドライバに接続する第１および第２のトランジスタ対と、前記メモリセルの書き込み時に、前記書き込みドライバの前記駆動線を前記基準電位より低い電位である負電位にブーストするブースト回路と、を有するスタティックＲＡＭを有し、
   前記第１および第２のトランジスタ対が形成されるウェルは、前記駆動線に接続されていることを特徴とする半導体装置。

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