JP2016012383A - スタティックｒａｍ - Google Patents

Abstract

【課題】書き込み動作時に書き込みドライバの駆動線を負電位にブーストする際に、過剰ブーストの生じないＳＲＡＭを小さな回路規模で実現する。【解決手段】高電位電源線ＶＤＤと駆動線ＮＶＳの間に接続された書き込みドライバと、複数のビット線対の１つを書き込みドライバに接続する第１のトランジスタ対を有するカラムスイッチｔ１〜４と、メモリセルの書き込み時に、書き込みドライバの低側駆動線ＮＶＳを基準電位ＶＳＳより低い負電位にブーストするブースト回路と、を有し、ブースト回路は、容量素子ＣＡＰと、駆動線ＮＶＳと基準電位電源線ＶＳＳの間に接続され、ゲートにブースト信号ＢＳＴが印加されるブースト制御トランジスタｔ０と、を有し、ブースト制御トランジスタｔ０の閾値は、第１のトランジスタｔ１〜４の閾値より低い。【選択図】図４

Description

本発明は、スタティックＲＡＭ(SRAM: Static Random Access Memory)に関する。

近年、半導体プロセスの微細化につれ、ＳＲＡＭの小面積、低動作電圧設計が進んでいる。それに伴い、メモリセルの安定性が弱くなっている。この問題を解決するため、書き込み（ライト）動作時に、ビット線対の低電位にするビット線の電位を負（マイナス）電位側にブーストすることで、ライト時の安定性を確保することが行われている。

書き込み（ライト）ドライバは、高電位電源線と基準電位電源線の間に接続したインバータにより形成するのが一般的である。ビット線を負電位にブーストするため、ライトドライバを形成するインバータの基準電位電源線を、独立した低側駆動線とし、ライト動作時に低側駆動線を一時的に負電位とし、それ以外の時には低側駆動線を基準電位電源線と同じ電位にする。

このような動作を行えるようにするため、一方の端子が低側駆動線に接続され、他方の端子にブースト信号が印加される容量素子と、低側駆動線と基準電位電源線の間に接続され、ゲートにブースト信号が印加されるブースト制御トランジスタと、を設ける。通常時、ブースト信号は高レベルであり、ブースト制御トランジスタがオンし、低側駆動線の電位は、基準電位電源線の電位ＶＳＳになり、容量素子は、ブースト信号の電位とＶＳＳの電位差に充電される。ライト動作時、ブースト信号が低レベルに変化すると、ブースト制御トランジスタはオフし、容量素子に充電された電荷により、低側駆動線の電位が負電位に変化する。低側駆動線は、ライトドライバのインバータを形成するトランジスタ等を介して、複数のビット線対（カラム）の低側に駆動されるビット線に接続されており、低側に駆動されるビット線が負電位に駆動される。

上記のようなＳＲＡＭの回路では、動作電圧、プロセス条件、などのバラツキによって、ブーストされる電位差が異なる。例えば、ブースト信号の動作電圧が高い場合、低側駆動線が大きな負電位になる。それに応じて、選択したビット線対の低側に駆動されるビット線の電位も大きな負電位になると、非選択メモリセルのトランスファートランジスタの閾値電圧よりも大きくなる場合が生じ、非選択メモリセルに誤ってデータが書き込まれるという問題があった。また、低側駆動線が大きな負電位になると、非選択のカラムスイチのトランジスタにかかる電圧が閾値電圧より大きくなり、非選択のカラムスイチトランジスタがオンしてしまい、非選択セルに誤ってデータを書き込んでしまうという問題があった。

上記のような過剰ブーストの問題を解消するため、特許文献１は、低側駆動線の電位をクランプするクランプ回路を開示している。
また、特許文献２は、容量素子に可変容量を用いて、ブーストされる電位差を制御する構成を開示している。

特開２００９−１５１８４７号公報 特開２０１０−２５７５５４号公報 特開２０１３−２４６８６２号公報

しかし、特許文献１および２に開示された構成を行うには別に回路を付加する必要があり、回路規模が大きくなるという問題があった。回路を付加する場合でも、付加する回路の規模を小さくすることが望まれる。

実施形態によれば、書き込み動作時に書き込み（ライト）ドライバの低側駆動線を負電位にブーストする際に、過剰ブーストの生じないスタティックＲＡＭが、小さな回路規模で実現される。

第１の態様のスタティックＲＡＭは、複数のワード線と、複数のビット線対と、複数のメモリセルと、書き込みドライバと、カラムスイッチと、ブースト回路と、を有する。複数のメモリセルは、複数のビット線対の複数のワード線との交差部に設けられる。書き込みドライバは、基準電位より電位が高い高電位電源線と、駆動線の間に接続される。カラムスイッチは、選択された複数のビット線対の１つを書き込みドライバに接続する第１のトランジスタ対を有する。ブースト回路は、メモリセルの書き込み時に、書き込みドライバの駆動線を基準電位より低い電位である負電位にブーストする。ブースト回路は、一方の端子が駆動線に接続され、他方の端子にブースト信号が印加される容量素子と、駆動線と電位が基準電位である基準電位電源線の間に接続され、ゲートにブースト信号が印加されるブースト制御トランジスタと、を有する。ブースト制御トランジスタの閾値は第１のトランジスタの閾値より低い。

第２の態様のスタティックＲＡＭは、複数のワード線と、複数のビット線対と、複数のメモリセルと、書き込みドライバと、カラムスイッチと、ブースト回路と、を有する。複数のメモリセルは、複数のビット線対の複数のワード線との交差部に設けられる。書き込みドライバは、基準電位より電位が高い高電位電源線と、駆動線の間に接続される。カラムスイッチは、選択された複数のビット線対の１つを書き込みドライバに接続する第１のトランジスタ対を有する。ブースト回路は、メモリセルの書き込み時に、書き込みドライバの駆動線を基準電位より低い電位である負電位にブーストする。ブースト回路は、ブースト制御トランジスタと、過剰ブースト制限トランジスタと、を有する。ブースト制御トランジスタは、一方の端子が駆動線に接続され、他方の端子にブースト信号が印加される容量素子と、駆動線と電位が基準電位である基準電位電源線の間に接続され、ゲートにブースト信号が印加される。過剰ブースト制限トランジスタは、駆動線と基準電位電源線の間に接続され、過剰ブースト制限トランジスタの閾値は第１のトランジスタの閾値よりも低い。

実施形態のスタティックＲＡＭによれば、書き込み動作時に書き込み（ライト）ドライバの低側駆動線を負電位にブーストする際に、過剰ブーストの生じないようにする回路が、小さな回路規模で実現される。

図１は、ＳＲＡＭのメモリアレイ、カラムスイッチおよびライトドライバの部分の構成を示す図である。 図２は、図１のＳＲＡＭのライト動作を示すタイムチャートである。 図３は、実施形態のＳＲＡＭの全体構成を示す図である。 図４は、第１実施形態のＳＲＡＭのメモリアレイ、コラムスイッチおよびライトドライバの部分の構成を示す図である。 図５は、第１実施形態のＳＲＡＭのライト動作を示すタイムチャートである。 図６は、第２実施形態のＳＲＡＭのメモリアレイ、コラムスイッチおよびライトドライバの部分の構成を示す図であり、（Ａ）が構成を、（Ｂ）から（Ｄ）が過剰ブースト防止回路の具体例を示す。

実施形態のスタティックＲＡＭ（以下ＳＲＡＭと称する）を説明する前に、書き込み動作時に書き込み（ライト）ドライバの低側駆動線を負電位にブーストする一般的なスタティックＲＡＭについて説明する。

図１は、ＳＲＡＭのメモリアレイ、カラムスイッチおよびライトドライバの部分の構成を示す図である。図１では、２×２のメモリアレイを例として示すが、実際には多数のメモリセルが配置される。

ＳＲＡＭは、２本のワード線ＷＬ０，ＷＬ１と、２組のビット線対ＢＬ０，ＢＬＸ０；ＢＬ１，ＢＬＸ１と、２本のワード線と２組のビット線対の交差部に対応して配置される４個のメモリセルＣｅｌｌ１−Ｃｅｌｌ４と、を有する。メモリセルは、入力と出力を交互に接続した２個のインバータと、インバータの接続ノードをビット線対に接続する２個のトランスファートランジスタと、を有する。

ライトドライバは、ビット線対の一方ＢＬ０，ＢＬ１を駆動する第１インバータＩＮＶと、ビット線対の他方ＢＬＸ０，ＢＬＸ１を駆動する第２インバータＩＮＶＸと、を有する。第１および第２インバータは、高電位電源線ＶＤＤと駆動電源線ＮＶＳの間に接続される。高電位電源線ＶＤＤの電位をＶＤＤで、後述する基準電位電源線ＶＳＳの電位をＶＳＳで、駆動電源線ＮＶＳの電位をＮＶＳで表す。

第１および第２インバータは、ライトイネーブル信号ＷＥが低レベル（Ｌ）の時にはＰＭＯＳトランジスタがオンしてライト信号線ＷＤおよびＷＤＸをＨにする。ライトイネーブル信号ＷＥが高レベル（Ｈ）の時には、ライトデータＷＩＮに応じて、第１および第２インバータのトランジスタの一方がオンし、他方がオフする。例えば、ＷＩＮがＬの時、第２インバータでは、ＰＭＯＳトランジスタがオンし、ＮＭＯＳトランジスタがオフし、第１インバータでは、ＰＭＯＳトランジスタがオフし、ＮＭＯＳトランジスタがオンする。これにより、ＷＤＸがＨ（ＶＤＤ）に、ＷＤがＬ（ＮＶＳ）になる。ＷＩＮがＨの時、第２インバータでは、ＰＭＯＳトランジスタがオフし、ＮＭＯＳトランジスタがオンし、第１インバータでは、ＰＭＯＳトランジスタがオンし、ＮＭＯＳトランジスタがオフする。これにより、ＷＤＸがＬ（ＮＶＳ）に、ＷＤがＨ（ＶＤＤ）になる。

ビット線対の一方ＢＬ０，ＢＬ１は、カラムスイッチｔ１、ｔ２を介してライト信号線ＷＤに、ビット線対の他方ＢＬＸ０，ＢＬＸ１は、カラムスイッチｔ３、ｔ４を介してライト信号線ＷＤＸに接続される。カラムスイッチｔ１、ｔ３のゲートにはカラム選択信号ＣＯＬ０が印加され、カラムスイッチｔ２、ｔ４のゲートにはカラム選択信号ＣＯＬ１が印加される。

ＳＲＡＭの構成については広く知られているので説明は省略する。

近年、ＳＲＡＭの動作電圧は低くなる傾向にあり、ライト動作時に、低側に駆動されるビット線の電位を負電位にブーストすることにより、動作の安定性を向上することが行われる。図１の回路では、ＷＤおよびＷＤＸは、低レベルの時にはＮＶＳになるが、ライト動作時にＮＶＳをＶＳＳよりフ電位にする。そのため、一方の端子がＮＶＳに、他方の端子にブースト信号ＢＳＴが印加される容量素子ＣＡＰと、ＮＶＳとＶＳＳ間に接続され、ゲートにブースト信号ＢＳＴが印加されるＮＭＯＳトランジスタ（ブースト制御トランジスタ）ｔ０を設ける。

通常時、ブースト信号ＢＳＴは高レベルであり、ｔ０がオンし、ＮＶＳはＶＳＳと同じ電位になり、容量素子ＣＡＰは、ブースト信号ＢＳＴとＶＳＳの電位差に充電される。ライト動作時、ブースト信号が低レベル（例えばＶＳＳ）に変化すると、ｔ０はオフし、容量素子ＣＡＰに充電された電圧により、ＮＶＳの電位が負電位に変化する。

前述のように、ＮＶＳは、ＷＤとＷＤＸの一方に接続され、ＷＤとＷＤＸの一方は選択されたカラムスイッチを介して選択された選択されたビット線対の一方に接続される。これにより、選択されたビット線対の低側に駆動される一方のビット線は負電位になり、選択されたメモリセルのトランスファーゲートを介してメモリセルに負電位が印加され、書き込みを安定的に行うことを可能にする。

図２は、図１のＳＲＡＭのライト動作を示すタイムチャートである。
ここでは、図１に示すように、ＷＬ０がオンし、ＣＯＬ０がオンし、Ｃｅｌｌ１がアクセスされ、ＷＩＮ＝Ｌがライトされる例を示す。
図２に示すように、ＷＩＮがＬに、ＣＯＬ０，ＷＬ０がＨに変化し、ＢＬ０がＬに変化する。さらに、ＢＬ０がＬに変化し始めると、ＢＳＴがＨからＬに変化し、ブーストが機能してＢＬ０は負電位になる。この時、ＢＬＸ０はＨを維持する。

Ｃｅｌｌ１のノードＣ１は、ＢＬ０の変化に応じてＬに変化し、さらに負電位に変化する。Ｃｅｌｌ１の別のノードＣＸ１は、ＢＬＸ０の変化に応じてＨに変化する。これにより、Ｃｅｌｌ１にＬのライトが行われる。

この時、図１に示すように、Ｃｅｌｌ３のトランスファーゲートｔ５は、ＷＬ１がＬであるからオフし、カラムスイッチｔ２、ｔ４はＣＯＬ１がＬであるからオフしている。ここで、ＮＶＳが負電位にブーストされ、ＢＬ０が負電位になると、ＬレベルであるＷＬ１と負電位のＢＬ０の電位差がｔ５の閾値電圧を超える場合が起きる。これにより、ｔ５はオンし、非選択セルであるＣｅｌｌ３に誤ってデータを書き込んでしまい、Ｃｅｌｌ３のデータが書き換えられる誤書き込み（ライト）が発生する。

また、ＷＤが負電位になると、ＬレベルであるＣＯＬ１とＷＤの電位差がｔ２の閾値電圧を超える場合が起きる。これにより、ｔ２はオンし、非選択カラムがオンしてしまい、非選択セルＣｅｌｌ２に誤ってデータを書き込んでしまう誤書き込み（ライト）が発生する。

以下に説明する実施形態では、誤書き込みの防止を簡単な回路で行うＳＲＡＭが開示される。
図３は、実施形態のＳＲＡＭの全体構成を示す図である。

ＳＲＡＭは、メモリアレイ１１と、ライトドライバ、センスアンプおよびカラムスイッチを含む部分１２と、入出力部１３と、デコーダ１４と、タイミングおよびプリデコーダ部１５と、を有する。メモリアレイ（Ｍｅｍｏｒｙ Ａｒｒａｙ）１１は、複数のワード線と、複数のビット線対と、複数のワード線と複数のビット線対の交差部分に対応して配置された複数のメモリセルを含む。入出力部（ＩＯ）１３は、外部からライトデータを受けてＷＩＮを生成し、センスアンプの出力からリードデータを生成して外部に出力する。デコーダ（ｄｅｃｏｄｅｒ）１４は、プリコードされたアドレス信号をデコードしてワード線選択信号ＷＬを生成し、プリコードされたアドレス信号をデコードしてカラム選択信号を生成し、さらにライトイネーブル信号ＷＥ、ブースト信号ＢＳＴなどを生成する。タイミングおよびプリデコーダ部（Ｔｉｍｉｎｇ＆Ｐｒｅ ｄｅｃｏｄｅｒ）１５は、全体のタイミング制御を行うと共に、アドレス信号のプリでコードを行う。
図３のＳＲＡＭの全体構成については広く知られているので、説明は省略する。

図４は、第１実施形態のＳＲＡＭのメモリアレイ、コラムスイッチおよびライトドライバの部分の構成を示す図である。図４では、図１と同様に、２×２のメモリアレイを例として示すが、実際には多数のメモリセルが配置される。

図４に示すように、第１実施形態のＳＲＡＭは、図１のＳＲＡＭに類似した構成を有し、ブースト制御トランジスタｔ０の特性のみが図１のＳＲＡＭと異なる。そのため、各部の説明は省略し、図１のＳＲＡＭと異なる事項について説明する。

第１実施形態のＳＲＡＭでは、ブースト制御トランジスタｔ０が、低閾値トランジスタである。具体的には、ブースト制御トランジスタｔ０の閾値電圧は、メモリセルに含まれるトランスファーゲートを形成するトランジスタやカラムスイッチを形成するトランジスタの閾値電圧より低い。

これにより、図４において、選択ビット線対に接続される非選択のメモリセルＣｅｌｌ３のトランスファーゲートを形成するＮＭＯＳトランジスタｔ５のゲートとＢＬ０の電位差がｔ５の閾値電圧を超える前に、ｔ０がオンする。このため、ＶＳＳからＮＶＳノードに電荷が供給され、ＮＶＳノードの負電位を緩和する。それによって、ＮＶＳノードの過剰ブーストを制限することで、Ｃｅｌｌ３への誤書き込みを防ぐことができる。

これは、ＷＤＸおよびＢＬＸ０をＮＶＳノードの電位にする場合も同様であり、ｔ０の閾値電圧を、メモリセルのトランスファーゲートを形成するトランジスタおよびカラムスイッチを形成するトランジスタの閾値電圧より、低くする。

同様に、非選択カラムスイチｔ２のゲートとＷＤノードの間の電位差が、ｔ２を形成するトランジスタの閾値電圧を超える前に、ｔ０がオンして、ＮＶＳノードの負電位を緩和する。それによって、Ｃｅｌｌ２への誤書き込みを防ぐことができる。

言い換えれば、誤書き込みは、非選択信号（ＶＳＳ）がゲートに印加され、非制御端子にブーストされた負電位が印加されるクリチカルトランジスタにおける電位差が閾値電圧を超えて、トランジスタがオンすることにより発生する。そのため、非選択信号（ＶＳＳ）のノードとブーストされた負電位のＮＶＳノードの間に接続されるブースト制御トランジスタｔ０が、クリチカルトランジスタがオンする前にオンすれば、誤書き込みを防ぐことができる。

ここで、閾値電圧の具体的な例を説明するが、説明する例はあくまで例であり、メモリアレイの設計に応じて適宜設定されるべきものである。
例えば、ＶＤＤは、通常１．２Ｖ程度で使用されるが、仕様上はＶＤＤが０．６Ｖでも動作することが求められる。そこで、ｔ１−ｔ４、ｔ５などのメモリアレイのトランジスタの閾値は４００ｍＶ程度で設計し、ブースト信号はＶＤＤからＶＳＳ（０Ｖ）に変化するとする。例えば、ＶＤＤが０．６Ｖで、ノードＮＶＳの電位を−６０ｍＶ〜−１００ｍＶ程度ブーストするように設計した場合、ＶＤＤが１．２Ｖであると、製造のバラツキ等も含めると、ノードＮＶＳの電位は−５００ｍＶ以上にもブーストされる場合が起こる。その場合、ライト時の電位差がｔ１−ｔ４、ｔ５の閾値電圧を超えて、誤書き込みが発生する。そこで、ｔ０の閾値電圧を１５０ｍＶ〜２００ｍＶに設定することにより、誤書き込みの発生を防止できる。ｔ０の閾値電圧は、他の部分とプロセス条件やトランジスタの形状を変更することにより実現できる。

図５は、第１実施形態のＳＲＡＭのライト動作を示すタイムチャートである。
図５に示すように、第１実施形態のＳＲＡＭは図２に類似の動作を行うが、Ｃｅｌｌ２およびＣｅｌｌ３で語書き込みが発生しないことが、図２と異なる。ＢＬ０および図示していないがＷＤは、ｔ５およびｔ２がオンする負電位まで低下しないため、Ｃｅｌｌ２およびＣｅｌｌ３における誤書き込みは発生しない。

以上説明したように、第１実施形態のＳＲＡＭは、ブースト制御トランジスタｔ０の閾値電圧を変更するのみで、ＮＶＳノードの負電位への過剰ブーストを防止でき、誤書き込みを防止する。したがって、第１実施形態のＳＲＡＭは、特許文献１および２に記載されたような回路を付加する必要が無く、回路構成が簡単である。

図６は、第２実施形態のＳＲＡＭのメモリアレイ、コラムスイッチおよびライトドライバの部分の構成を示す図であり、（Ａ）が構成を、（Ｂ）から（Ｄ）が過剰ブースト防止回路の具体例を示す。図６では、図１と同様に、２×２のメモリアレイを例として示すが、実際には多数のメモリセルが配置される。

図６に示すように、第２実施形態のＳＲＡＭは、図１に示したＳＲＡＭと類似の構成を有し、過剰ブースト防止回路２０が設けられていることが、図１のＳＲＡＭと異なる。そのため、各部の説明は省略し、図１のＳＲＡＭと異なる事項について説明する。

過剰ブースト防止回路２０は、図６の（Ｂ）に示すように、ＮＭＯＳトランジスタをノードＮＶＳとＶＳＳ間に接続し、ゲートにＶＳＳを印加することにより形成できる。この場合、ＮＭＯＳトランジスタの閾値電圧を、メモリセルのトランスファーゲートを形成するトランジスタおよびカラムスイッチを形成するトランジスタの閾値電圧より、低くする。

また、過剰ブースト防止回路２０は、図６の（Ｃ）に示すように、ＮＭＯＳトランジスタをノードＮＶＳとＶＳＳ間に接続し、ゲートにブースト信号ＢＳＴを印加することにより形成できる。この場合、ＮＭＯＳトランジスタの閾値電圧を、メモリセルのトランスファーゲートを形成するトランジスタおよびカラムスイッチを形成するトランジスタの閾値電圧より、低くする。

さらに、過剰ブースト防止回路２０は、図６の（Ｄ）に示すように、ＰＭＯＳトランジスタをノードＮＶＳとＶＳＳ間に接続し、ゲートにＮＶＳを印加することにより形成できる。この場合、ＰＭＯＳトランジスタの閾値電圧を、メモリセルのトランスファーゲートを形成するトランジスタおよびカラムスイッチを形成するトランジスタの閾値電圧より、低くする。

以上説明したように、第２実施形態のＳＲＡＭは、簡単な構成の過剰ブースト防止回路２０を設けるだけで、ＮＶＳノードの負電位への過剰ブーストを防止でき、誤書き込みを防止する。したがって、第１実施形態のＳＲＡＭは、特許文献１および２に記載された付加する回路に比べて簡単な回路を付加するのみであり、回路構成が簡単である。

以上説明したように、実施形態のＳＲＡＭは、従来のトランジスタを低閾値トランジスタに変更するか、１個の低閾値トランジスタを追加するのみで、非選択セルへ誤書き込みを防ぐことができ、ライト安定性を確保することができる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１１ メモリアレイ
１２ ライトドライバ、センスアンプおよびカラムスイッチを含む部分
１３ 入出力部
１４ デコーダ
１５ タイミングおよびプリデコーダ部
ＢＬ０，ＢＬＸ０；ＢＬ１，ＢＬＸ１ ビット線対
Ｃｅｌｌ１−３ メモリセル
ＩＮＶ，ＩＮＶＸ インバータ
ＣＡＰ 容量素子
ｔ０ ブースト制御トランジスタ
ｔ１−ｔ４ カラムスイッチ

Claims (6)

1. 複数のワード線と、
   複数のビット線対と、
   前記複数のビット線対の前記複数のワード線との交差部に設けられた複数のメモリセルと、
   基準電位より電位が高い高電位電源線と、駆動線の間に接続された書き込みドライバと、
   選択された前記複数のビット線対の１つを前記書き込みドライバに接続する第１のトランジスタ対を有するカラムスイッチと、
   前記メモリセルの書き込み時に、前記書き込みドライバの前記駆動線を前記基準電位より低い電位である負電位にブーストするブースト回路と、を有し、
   前記ブースト回路は、
   一方の端子が前記駆動線に接続され、他方の端子にブースト信号が印加される容量素子と、
   前記駆動線と電位が前記基準電位である基準電位電源線の間に接続され、ゲートに前記ブースト信号が印加されるブースト制御トランジスタと、を有し、
   前記ブースト制御トランジスタの閾値は前記第１のトランジスタの閾値より低いことを特徴とするスタティックＲＡＭ。
2. 前記メモリセルは当該メモリセルを前記ビット線対に接続する第２のトランジスタ対を有し、前記ブースト制御トランジスタの閾値は前記第２のトランジスタの閾値よりも低いことを特徴とする請求項１に記載のスタティックＲＡＭ。
3. 複数のワード線と、
   複数のビット線対と、
   前記複数のビット線対の前記複数のワード線との交差部に設けられ、前記ワード線により選択され前記ビット線対との間でデータを転送する第１のトランジスタ対を有する複数のメモリセルと、
   基準電位より電位が高い高電位電源線と、駆動線の間に接続された書き込みドライバと、
   前記複数のビット線対の１つを選択して前記書き込みドライバに接続するカラムスイッチと、
   前記メモリセルの書き込み時に、前記書き込みドライバの前記駆動線を前記基準電位より低い電位である負電位にブーストするブースト回路と、を有し、
   前記ブースト回路は、
   一方の端子が前記駆動線に接続され、他方の端子にブースト信号が印加される容量素子と、
   前記駆動線と電位が前記基準電位である基準電位電源線の間に接続され、ゲートに前記ブースト信号が印加されるブースト制御トランジスタと、を有し、
   前記ブースト制御トランジスタの閾値は前記第１のトランジスタの閾値より低いことを特徴とするスタティックＲＡＭ。
4. 複数のワード線と、
   複数のビット線対と、
   前記複数のビット線対の前記複数のワード線との交差部に設けられた複数のメモリセルと、
   基準電位より電位が高い高電位電源線と、駆動線の間に接続された書き込みドライバと、
   選択された前記複数のビット線対の１つを前記書き込みドライバに接続する第１のトランジスタ対を有するカラムスイッチと、
   前記メモリセルの書き込み時に、前記書き込みドライバの前記駆動線を前記基準電位より低い電位である負電位にブーストするブースト回路と、を有し、
   前記ブースト回路は、
   一方の端子が前記駆動線に接続され、他方の端子にブースト信号が印加される容量素子と、
   前記駆動線と電位が前記基準電位である基準電位電源線の間に接続され、ゲートに前記ブースト信号が印加されるブースト制御トランジスタと、
   前記駆動線と前記基準電位電源線の間に接続される過剰ブースト制限トランジスタと、を有し、
   前記過剰ブースト制限トランジスタの閾値は前記第１のトランジスタの閾値よりも低い
   ことを特徴とするスタティックＲＡＭ。
5. 前記メモリセルは当該メモリセルを前記ビット線対に接続する第２のトランジスタ対を有し、前記過剰ブースト制限トランジスタの閾値は前記第２のトランジスタの閾値よりも低いことを特徴とする請求項４に記載のスタティックＲＡＭ。
6. 複数のワード線と、
   複数のビット線対と、
   前記複数のビット線対の前記複数のワード線との交差部に設けられ、前記ワード線により選択され前記ビット線対との間でデータを転送する第１のトランジスタ対を有する複数のメモリセルと、
   基準電位より電位が高い高電位電源線と、駆動線の間に接続された書き込みドライバと、
   前記複数のビット線対の１つを選択して前記書き込みドライバに接続するカラムスイッチと、
   前記メモリセルの書き込み時に、前記書き込みドライバの前記駆動線を前記基準電位より低い電位である負電位にブーストするブースト回路と、を有し、
   前記ブースト回路は、
   一方の端子が前記駆動線に接続され、他方の端子にブースト信号が印加される容量素子と、
   前記駆動線と電位が前記基準電位である基準電位電源線の間に接続され、ゲートに前記ブースト信号が印加されるブースト制御トランジスタと、
   前記駆動線と前記基準電位電源線の間に接続される過剰ブースト制限トランジスタと、を有し、
   前記過剰ブースト制限トランジスタの閾値は前記第１のトランジスタの閾値よりも低い
   ことを特徴とするスタティックＲＡＭ。

Images