JP4110481B2 - 記憶装置及び半導体装置 - Google Patents

Description

本発明は記憶装置及び半導体装置に関する。特に本発明は、簡易に記憶データを読み出すことができる記憶回路及びこれを備えた半導体装置に関する。

従来のメモリセルとして、特開昭６４−６６８９９号公報（特許文献１）に開示されたものがある。上記特許文献１に開示されたメモリセルは、２つの内部ノードを有するスタティックセルと、２つの強誘電体コンデンサを有する不揮発性部分とを備える。そして、強誘電体コンデンサに、当該強誘電体コンデンサが分極の反転を受ける電圧をかけることにより、一方の内部ノードの電圧が他方の内部ノードの電圧より僅かに高くする。これにより、不揮発性部分からスタティックセルへデータが転送される。
特開昭６４−６６８９９号公報

しかしながら、上記特許文献１に開示された従来のメモリセルでは、不揮発性部分からスタティックセルへデータを転送するときに、ビットラインを予備充電し、さらに強誘電体コンデンサに電圧をかける必要があるため、動作が複雑になるという問題が生じていた。プログラム回路として使用する場合は、電源投入後にすぐにデータが確定してなければならない為、電源投入を検知する回路と前記動作をさせる為の制御回路が必要となる。さらに電源投入を検知してから制御信号を発生し動作する為、データ確定に時間がかかる。また、上記特許文献１に開示された従来のメモリセルでは、一方の内部ノードの電圧が他方の内部ノードの電圧より高くなるものの、その差は僅かであるため、スタティックセルを構成するトランジスタの閾値電圧に製造ばらつきが生じると、スタティックセルが誤動作してしまうという問題も生じていた。

よって、本発明は、上記の課題を解決することのできる記憶回路及び半導体装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記目的を達成するため、本発明の第１の形態によれば、第１のインバータ及び第２のインバータを有するラッチ回路と、第１のインバータの電源端子に第１の容量を与える第１の強誘電体キャパシタと、第２のインバータの電源端子に第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、第１の容量が与えられた第１のインバータの電源端子、及び第２の容量が与えられた第２のインバータの電源端子に、ラッチ回路を駆動する駆動電圧の供給を開始する電圧源と、を備えたことを特徴とする記憶回路を提供する。

上記構成では、ラッチ回路に対して駆動電圧が供給されたとき、すなわち、記憶回路に電源が投入されたとき、第１のインバータの電源端子及び第２のインバータの電源端子の電位は、第１の容量及び第２の容量に応じて上昇することとなる。すなわち、各電源端子の電圧は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタの常誘電体特性に基づく容量に応じて上昇することとなる。従って、上記構成によれば、第１のインバータ及び第２のインバータの出力電圧の上昇速度が、第１の容量及び第２の容量に応じて定まるので、記憶回路に電源を投入するだけで、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに記憶されたデータをラッチ回路に読み出すことができる記憶回路を提供することができる。

上記記憶回路は、第１のインバータの電源端子及び第２のインバータの電源端子と電圧源との間に設けられた抵抗素子をさらに備えることが好ましい。

上記構成では、第１のインバータの電源端子及び第２のインバータの電源端子並びにそれらに接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタは、抵抗素子を介して充電されることとなる。従って、上記構成によれば、充電速度の差をさらに大きくすることができる為、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに記憶されたデータを、安定してラッチ回路に読み出すことができる。

上記記憶回路において、抵抗素子はｐ型ＭＯＳトランジスタであることが好ましい。また、ｐ型ＭＯＳトランジスタは、駆動能力が十分小さく、抵抗成分が十分大きいことが好ましい。ｐ型ＭＯＳトランジスタは、当該記憶回路が組み込まれた半導体装置等における他のｐ型ＭＯＳトランジスタに比べ、駆動能力が小さく、抵抗成分が大きくともよい。

上記記憶回路において、第１の強誘電体キャパシタは第１のデータを記憶し、第２の強誘電体キャパシタは第１のデータに対して相補の第２のデータを記憶しており、当該記憶回路は、電圧源が第１のインバータの電源端子及び第２のインバータの電源端子に駆動電圧を供給したときに、第１のインバータの出力に基づいて第２の強誘電体キャパシタに第２のデータを記憶させ、第２のインバータの出力に基づいて第１の強誘電体キャパシタに第１のデータを記憶させる再書き込み回路をさらに備えることが好ましい。

また、上記記憶回路において、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタは、それぞれ一方端及び他方端を有しており、再書き込み回路は、ソースが電圧源に接続され、ドレインが第１のインバータの電源端子及び第１の強誘電体キャパシタの一方端に接続された第１のｐ型ＭＯＳトランジスタと、ソースが電圧源に接続され、ドレインが第２のインバータの電源端子及び第２の強誘電体キャパシタの一方端に接続された第２のｐ型ＭＯＳトランジスタと、を有し、第２のインバータの出力に基づいて、第１のｐ型ＭＯＳトランジスタのゲート及び第１の強誘電体キャパシタの他方端に、接地電圧又は第２のインバータの出力を供給し、第１のインバータの出力に基づいて、第２のｐ型ＭＯＳトランジスタのゲート及び第２の強誘電体キャパシタの他方端に、接地電圧又は第１のインバータの出力を供給することが好ましい。

また、上記記憶回路において、再書き込み回路は、ソースが接地され、ドレインが第１のインバータの電源端子及び第１の強誘電体キャパシタの一方端に接続され、ゲートが第１の強誘電体キャパシタの他方端に接続された第１のｎ型ＭＯＳトランジスタと、ソースが接地され、ドレインが第２のインバータの電源端子及び第２の強誘電体キャパシタの一方端に接続され、ゲートが第２の強誘電体キャパシタの他方端に接続された第２のｎ型ＭＯＳトランジスタと、をさらに有することが好ましい。

また、上記記憶回路において、再書き込み回路は、第２のインバータの出力端子と第１の強誘電体キャパシタの他方端及び第１のｐ型ＭＯＳトランジスタのゲートとの間に設けられた第１の伝送ゲートと、第１のインバータの出力端子と第２の強誘電体キャパシタの他方端及び第２のｐ型ＭＯＳトランジスタのゲートとの間に設けられた第２の伝送ゲートと、をさらに有することが好ましい。

上記構成では、再書き込み回路は、ラッチ回路が保持するデータに基づいて、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタにデータを再書き込みすることとなる。また、上記構成では、再書き込み回路は、電圧源が電源端子に駆動電圧を供給するタイミングに応じて再書き込み動作を行うこととなる。従って、上記構成によれば、極めて簡易な構成で、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタにデータを再書き込みする記憶回路を提供することができる。

上記記憶回路は、駆動電圧の電圧値が所定の値を超えたときに、第１の伝送ゲート及び第２の伝送ゲートをオンして、第１のインバータの出力を第２の強誘電体キャパシタの他方端及び第２のｐ型ＭＯＳトランジスタのゲートに供給し、第２のインバータの出力を第１の強誘電体キャパシタの他方端及び第１のｐ型ＭＯＳトランジスタのゲートに供給する電圧検出部をさらに備えることが好ましい。

また、上記記憶回路において、再書き込み回路は、ソースが接地され、ドレインが第１の強誘電体キャパシタの他方端に接続された第３のｎ型ＭＯＳトランジスタと、ソースが接地され、ドレインが第２の強誘電体キャパシタの他方端に接続された第４のｎ型ＭＯＳトランジスタと、をさらに有し、電圧検出部は、駆動電圧の電圧値が所定の値より低い場合、第３のｎ型ＭＯＳトランジスタ及び第４のｎ型ＭＯＳトランジスタをオンし、第１の伝送ゲート及び第２の伝送ゲートをオフし、駆動電圧の電圧値が所定の値を超えたときに、第３のｎ型ＭＯＳトランジスタ及び第４のｎ型ＭＯＳトランジスタをオフすることが好ましい。

上記構成によれば、電源立ち上げを行うだけで、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタにかかる電圧を制御して、再書き込みを行うことができる。

上記記憶回路において、電圧検出部は、第３のインバータと、第１の容量及び第２の容量よりも大きい第３の容量を第３のインバータの入力端子に与える第３の強誘電体キャパシタと、電圧源と第３のインバータの入力端子との間に設けられ、第１のｐ型ＭＯＳトランジスタ及び第２のｐ型ＭＯＳトランジスタの抵抗値と略同じか当該抵抗値よりも大きい抵抗値を有する抵抗素子と、を有することが好ましい。

上記構成によれば、極めて簡易な構成で記憶回路専用の電源電圧検出回路を提供できる。さらに、半導体集積回路で従来から用いられる電源電圧検出回路では、電源電圧がＨ論理を示す電圧近傍に到達する頃に検出される回路が多いが、上記構成によれば、上記記憶回路で読出し動作が完了するすぐ後に検出信号を出力してもよいため、より高速な動作ができ、また、データの破壊を防ぐことができる。

本発明の第２の形態によれば、上記記憶回路を備えたことを特徴とする半導体装置を提供する。ここで、半導体装置とは、本発明に係る記憶回路を備えた、半導体により構成された装置一般をいい、その構成に特に限定は無いが、例えば、上記記憶回路を備えた強誘電体メモリ装置、ＤＲＡＭ、フラッシュメモリ等の記憶装置等の記憶回路を必要とするあらゆる装置が含まれる。

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る半導体装置の一例である強誘電体メモリ装置５００の構成を示す図である。強誘電体メモリ装置５００は、メモリセルアレイ５１０と、列デコーダ及びセンスアンプ列選択スイッチ５２０と、行デコーダ５３０と、制御部５４０と、冗長セルアレイ５５０と、データ入出力回路５７０と、冗長回路６００とを備えて構成される。

メモリセルアレイ５１０は、アレイ状に配置された複数の強誘電体キャパシタを有して構成される。各強誘電体キャパシタは、ワード線ＷＬ１〜ＷＬｍ（ｍは２以上の整数）、プレート線ＰＬ１〜ＰＬｍ、及びビット線ＢＬ１〜ＢＬｎ（ｎは２以上の整数）のうちのいずれかのワード線ＷＬ及びプレート線ＰＬにより制御され、いずれかのビット線ＢＬがデータとして出力される。具体的には、ワード線ＷＬ及びプレート線ＰＬの電位を制御することにより、当該強誘電体キャパシタに書き込まれたデータがビット線ＢＬに読み出される。また、ビット線ＢＬの電位を制御することにより当該強誘電体キャパシタにデータが書き込まれる。

制御部５４０は、強誘電体メモリ装置５００の動作を統括的に制御する。具体的には、制御部５４０は、強誘電体キャパシタからデータを読み出し、及び強誘電体キャパシタへのデータを書き込むべく、行デコーダ５３０及び列デコーダ５２０に、それぞれ行アドレス信号及び行駆動信号、並びに列アドレス信号及び列駆動信号を供給する。また、制御部５４０は、冗長回路６００に、列アドレス信号を供給する。また、制御部５４０はデータ入出力回路に制御信号を供給し、データの入力と出力を切り換える。また、制御部５４０は、強誘電体メモリ装置５００を駆動する駆動電圧を生成し、プログラム回路１００を含む各部に供給する。

行デコーダ５３０は、ワード線ＷＬ１〜ＷＬｍ及びプレート線ＰＬ１〜ＰＬｍの電位を制御する。具体的には、行デコーダ５３０は、制御部５４０から行アドレス信号を受け取り、当該行アドレス信号に基づいて、所定のワード線ＷＬｊ（ｊは１からｍの整数）を選択する。さらに行デコーダ５３０により選択されたプレート線ＰＬｊはプレート線駆動信号により、所定のタイミングで駆動する。また、列デコーダ及び列選択スイッチ５２０は、ビット線ＢＬ１〜ＢＬｎのバスへの接続を制御する。具体的には、列デコーダ５２０は、制御部５４０から列アドレス信号を受け取り列選択スイッチを制御し、当該列アドレス信号に基づいて、所定のビット線ＢＬｋ（ｋは１からｎの整数）をバスへ接続しデータ入出力回路５７０へデータを転送する。これにより、行デコーダ５３０により選択されたワード線ＷＬｊ及びプレート線ＰＬｊにより選択された強誘電体キャパシタ行から各ビット線ＢＬ１〜ＢＬｎへ電荷が読み出され、列デコーダ５２０により選択されたビット線ＢＬｋがバスへ接続しデータ入出回路５７０からデータが出力される。書き込み動作の時は外部からデータ入出力回路５７０へ入力されたデータが、バスを通過し選択されたビット線ＢＬｋの電位を制御し所定の強誘電体キャパシタへ書き込まれる。列デコーダにより選択されるビット線ＢＬｋはデータ幅によって１ビットだけとは限らない。例えば８ビットデータ幅の場合は選択されるビット線ＢＬｋは８本になる。

冗長回路６００は、記憶回路の一例である複数のプログラム回路１００を有して構成される。冗長回路６００は、プログラム回路１００にプログラムされた不良列情報と制御部５４０より入力される列アドレス信号が一致した場合に、禁止信号を生成し、当該禁止信号を列デコーダ５２０に供給し、プログラムされた所定のビット線ＢＬｋへのアクセスを禁止する。と同時に、冗長セルアレイ５５０の冗長ビット線ＢＬを選択する。すなわち、冗長回路６００は、アクセスが禁止されたビット線ＢＬｋを冗長ビット線と置き換える。

図２は、プログラム回路１００の構成の一例を示す図である。プログラム回路１００は、ラッチ回路１１０と、電圧源１１６と、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４と、再書き込み回路１３０と、短絡回路１５０と、データ入出力回路１６０とを備えて構成される。本実施形態において、プログラム回路１００は、電源を立ち上げたときに、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４に記憶されたデータに基づいて、ラッチ回路１１０に所定のデータを保持させるものである。

ラッチ回路１１０は、ｐ型ＭＯＳトランジスタ１１２及びｎ型ＭＯＳトランジスタ１１４からなる第１のインバータ１１１と、ｐ型ＭＯＳトランジスタ１１６及びｎ型ＭＯＳトランジスタ１１８からなる第２のインバータ１１５とを有して構成される。

ｐ型ＭＯＳトランジスタ１１２は、ドレインがｎ型ＭＯＳトランジスタ１１４のドレイン及び第１のインバータ１１１の出力（ノードＤ）に接続され、ゲートがｎ型ＭＯＳトランジスタ１１４のゲート及び第２のインバータ１１５の出力（ノードＥ）に接続され、ソースにｐ型ＭＯＳトランジスタ１３２を介して電圧源１１６から駆動電圧ＶＣＣが供給可能に構成されている。また、ｎ型ＭＯＳトランジスタ１１４はソースが接地されている。すなわち、ｐ型ＭＯＳトランジスタ１１２及びｎ型ＭＯＳトランジスタ１１４は、駆動電圧ＶＣＣ及び接地電圧の一方をノードＤ並びにｐ型ＭＯＳトランジスタ１１６及びｎ型ＭＯＳトランジスタ１１８のゲートに供給する。ｐ型ＭＯＳトランジスタ１１２の基板電位は、第１の強誘電体キャパシタ１２２の一方端（すなわち、ノードＢ）と略同電位とすることが望ましい。

ｐ型ＭＯＳトランジスタ１１６は、ドレインがｎ型ＭＯＳトランジスタ１１８のドレイン及びノードＥに接続され、ゲートがｎ型ＭＯＳトランジスタ１１８のゲート及びノードＤに接続され、ソースにｐ型ＭＯＳトランジスタ１４２を介して電圧源１１６から駆動電圧ＶＣＣが供給可能に構成されている。また、ｎ型ＭＯＳトランジスタ１１８はソースが接地されている。すなわち、ｐ型ＭＯＳトランジスタ１１６及びｎ型ＭＯＳトランジスタ１１８は、駆動電圧ＶＣＣ及び接地電圧の一方をノードＥ並びにｐ型ＭＯＳトランジスタ１１２及びｎ型ＭＯＳトランジスタ１１４のゲートに供給する。ｐ型ＭＯＳトランジスタ１１６の基板電位は、第２の強誘電体キャパシタ１２４の一方端（すなわち、ノードＣ）と略同電位とすることが望ましい。

すなわち、ラッチ回路１１０は、ｐ型ＭＯＳトランジスタ１１２及び１１６のソースに電圧源１１６から駆動電圧ＶＣＣが供給されたときに、それぞれのソースにおける駆動電圧ＶＣＣの電圧値に応じて、ノードＤ及びＥを駆動電圧ＶＣＣ又は接地電圧に固定して、所定のデータを保持する。

再書き込み回路１３０は、ｐ型ＭＯＳトランジスタ１３２及び１４２と、伝送ゲート１３４及び１４４と、ｎ型ＭＯＳトランジスタ１３６、及び１４６とを有して構成される。再書き込み回路１３０は、ラッチ回路１１０に保持されたデータに基づいて、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にデータを書き込む。

また、ｐ型ＭＯＳトランジスタ１３２は、ゲートが伝送ゲート１３４を介してノードＥに接続されており、ｐ型ＭＯＳトランジスタ１４２は、ゲートが伝送ゲート１４４を介してノードＤに接続されている。すなわち、ｐ型ＭＯＳトランジスタ１３２は、第２のインバータ１１５の出力（ノードＥ）の電圧値に基づいて、第１のインバータ１１１を構成するｐ型ＭＯＳトランジスタ１１２のソースに駆動電圧ＶＣＣを供給するか否かを制御する。また、ｐ型ＭＯＳトランジスタ１４２は、第１のインバータ１１１の出力（ノードＤ）の電圧値に基づいて、第２のインバータ１１５を構成するｐ型ＭＯＳトランジスタ１１６のソースに駆動電圧ＶＣＣを供給するか否かを制御する。

伝送ゲート１３４は、信号ＲＷ及び／ＲＷに基づいて、ｐ型ＭＯＳトランジスタ１３２のゲート、ｎ型ＭＯＳトランジスタ１３６のゲート及び第１の強誘電体キャパシタ１２２の他方端を、第２のインバータ１１５の出力（ノードＥ）に接続するか否かを切り換える。また、伝送ゲート１４４は、信号ＲＷ及び／ＲＷに基づいて、ｐ型ＭＯＳトランジスタ１４２のゲート、ｎ型ＭＯＳトランジスタ１４６のゲート及び第２の強誘電体キャパシタ１２４の他方端を、第１のインバータ１１１の出力（ノードＤ）に接続するか否かを切り換える。

ｎ型ＭＯＳトランジスタ１３６は、ソースが接地されており、ドレインがｐ型ＭＯＳトランジスタ１１２のソース及び第１の強誘電体キャパシタ１２２の一方端に接続されている。また、ｎ型ＭＯＳトランジスタ１３６は、ゲートがｐ型ＭＯＳトランジスタ１３２のゲート及び伝送ゲート１３４を介して第２のインバータ１１５の出力（ノードＥ）に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１３６は、第２のインバータ１１５の出力の電圧に基づいて、ｐ型ＭＯＳトランジスタ１１２のソース及び第１の強誘電体キャパシタ１２２の一方端を接地するか否かを切り換える。

ｎ型ＭＯＳトランジスタ１４６は、ソースが接地されており、ドレインがｐ型ＭＯＳトランジスタ１１６のソース及び第２の強誘電体キャパシタ１２４の一方端に接続されている。また、ｎ型ＭＯＳトランジスタ１４６は、ゲートがｐ型ＭＯＳトランジスタ１４２のゲート及び伝送ゲート１４４を介して第１のインバータ１１１の出力（ノードＤ）に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１４６は、第１のインバータ１１１の出力の電圧に基づいて、ｐ型ＭＯＳトランジスタ１１６のソース及び第２の強誘電体キャパシタ１２４の一方端を接地するか否かを切り換える。

ｎ型ＭＯＳトランジスタ１３８は、ソースが接地されており、ドレインがｐ型ＭＯＳトランジスタ１３２のゲート及びｎ型ＭＯＳトランジスタ１３６のゲート及び第１の強誘電体キャパシタ１２２の他方端に接続されている。また、ｎ型ＭＯＳトランジスタ１３８は、ゲートに信号／ＲＷが供給されている。すなわち、ｎ型ＭＯＳトランジスタ１３８は、信号／ＲＷに基づいて、ｐ型ＭＯＳトランジスタ１３２のゲート、ｎ型ＭＯＳトランジスタ１３６のゲート及び第１の強誘電体キャパシタ１２２の他方端を接地するか否かを切り換える。

ｎ型ＭＯＳトランジスタ１４８は、ソースが接地されており、ドレインがｐ型ＭＯＳトランジスタ１４２のゲート、ｎ型ＭＯＳトランジスタ１４６のゲート及び第２の強誘電体キャパシタ１２４の他方端に接続されている。また、ｎ型ＭＯＳトランジスタ１４８は、ゲートに信号／ＲＷが供給されている。すなわち、ｎ型ＭＯＳトランジスタ１４８は、信号／ＲＷに基づいて、ｐ型ＭＯＳトランジスタ１４２のゲート、ｎ型ＭＯＳトランジスタ１４６のゲート及び第２の強誘電体キャパシタ１２４の他方端を接地するか否かを切り換える。

パワーオンリセット回路２００は、電圧源１１６が生成した駆動電圧ＶＣＣの電圧値に基づいて、再書き込み回路１３０の動作を制御する信号ＲＷ及び／ＲＷを生成する。本例のパワーオンリセット回路２００は、電圧源１１６が生成する駆動電圧ＶＣＣが、Ｈ論理を示す電圧近傍に達した場合に、信号ＲＷをＨ論理とし、信号／ＲＷをＬ論理とするよう構成されている。

第１の強誘電体キャパシタ１２２は、一方端及び他方端を有しており、一方端が、第１のインバータ１１１の電源端子である、ｐ型ＭＯＳトランジスタ１１２のソースに接続されている。そして、第１の強誘電体キャパシタ１２２は、それに記憶されたデータに応じた容量をｐ型ＭＯＳトランジスタ１１２のソースに与える。

また、第１の強誘電体キャパシタ１２２の一方端は、ｎ型ＭＯＳトランジスタ１３６のドレイン及びｐ型ＭＯＳトランジスタ１３２のドレインに接続されている。また、ｎ型ＭＯＳトランジスタ１３６及びｐ型ＭＯＳトランジスタ１３２のゲートは、第１の強誘電体キャパシタ１２２の他方端に接続されている。

第１の強誘電体キャパシタ１２２の他方端は、ソースが接地されたｎ型ＭＯＳトランジスタ１３８のドレイン、及び一方端が第２のインバータ１１５の出力に接続された伝送ゲート１３４の他方端に接続されている。ｎ型ＭＯＳトランジスタ１３８及び伝送ゲート１３４は、パワーオンリセット回路２００が生成する信号ＲＷ及び／ＲＷによって制御されている。すなわち、第１の強誘電体キャパシタ１２２の他方端は、信号ＲＷ及び／ＲＷの論理値に応じて、ｎ型ＭＯＳトランジスタ１３８を介して接地されるか、又は伝送ゲート１３４を介して第２のインバータ１１５の出力に接続される。

すなわち、読出し動作時はｎ型ＭＯＳトランジスタ１３８がオンになり第１の強誘電体キャパシタ１２２の他方端の電圧が接地電圧になり、第１の強誘電体キャパシタ１２２はｐ型ＭＯＳトランジスタ１１２のソース電位を電圧源が充電する容量として影響する。読出し動作が終わりパワーオンリセット回路からのＲＷ信号がＨ論理に変化すると、伝送ゲート１３４がオンすると同時にｎ型ＭＯＳトランジスタ１３８はオフし再書込みが開始する。そして、インバータ１１５の出力がＬ論理の場合、第１の強誘電体キャパシタ１２２の他方端の電圧が接地電位になり、ｎ型ＭＯＳトランジスタ１３６がオフし、ｐ型ＭＯＳトランジスタ１３２がオンするので、第１の強誘電体キャパシタ１２２の一方端には動作電圧ＶＣＣが供給される。従って、第１の強誘電体キャパシタ１２２には、その一方端を基準として電圧−ＶＣＣがかかることとなり、データ“０”が書き込まれる。

一方、再書込み時にインバータ１１５の出力がＨ論理の場合、第１の強誘電体キャパシタ１２２の他方端の電圧が駆動電圧ＶＣＣになり、ｎ型ＭＯＳトランジスタ１３６がオンし、ｐ型ＭＯＳトランジスタ１３２がオフするので、第１の強誘電体キャパシタ１２２の一方端には接地電圧が供給される。従って、第１の強誘電体キャパシタ１２２には、その一方端を基準として電圧ＶＣＣがかかることとなり、データ“１”が書き込まれる。

第２の強誘電体キャパシタ１２４は、一方端及び他方端を有しており、一方端が、第２のインバータ１１５の電源端子である、ｐ型ＭＯＳトランジスタ１１６のソースに接続されている。そして、第２の強誘電体キャパシタ１２４は、それに記憶されたデータに応じた容量をｐ型ＭＯＳトランジスタ１１６のソースに与える。

また、第２の強誘電体キャパシタ１２４の一方端は、ｎ型ＭＯＳトランジスタ１４６のドレイン及びｐ型ＭＯＳトランジスタ１４２のドレインに接続されている。また、ｎ型ＭＯＳトランジスタ１４６及びｐ型ＭＯＳトランジスタ１４２のゲートは、第２の強誘電体キャパシタ１２４の他方端に接続されている。

第２の強誘電体キャパシタ１２４の他方端は、ソースが接地されたｎ型ＭＯＳトランジスタ１４８のドレイン、及び一方端が第１のインバータ１１１の出力に接続された伝送ゲート１４４の他方端に接続されている。ｎ型ＭＯＳトランジスタ１４８及び伝送ゲート１４４は、パワーオンリセット回路２００が生成する信号ＲＷ及び／ＲＷによって制御されている。すなわち、第２の強誘電体キャパシタ１２４の他方端は、信号ＲＷ及び／ＲＷの論理値に応じて、ｎ型ＭＯＳトランジスタ１４８を介して接地されるか、又は伝送ゲート１４４を介して第２のインバータ１１１の出力に接続される。

短絡回路１５０はｐ型ＭＯＳトランジスタ１４０及びｐ型ＭＯＳトランジスタ１６２を有する。ｐ型ＭＯＳトランジスタ１４０は、ソース及びドレインが、それぞれｐ型ＭＯＳトランジスタ１１２及び１１６のソースに接続されており、ゲートが電圧源１１６に接続されている。すなわち、ｐ型ＭＯＳトランジスタ１４０は、電圧源１１６が駆動する前はｐ型ＭＯＳトランジスタ１１２のソースとｐ型ＭＯＳトランジスタ１１６のソースとを短絡させ、駆動電圧ＶＣＣがｐ型ＭＯＳトランジスタ１４０の閾値を越えると短絡状態が解除される。

ｐ型ＭＯＳトランジスタ１６２は、ソース及びドレインが、それぞれ第１のインバータ１１１の出力（ノードＤ）と第２のインバータ１１５の出力（ノードＥ）に接続されており、ゲートが電圧源１１６に接続されている。すなわち、ｐ型ＭＯＳトランジスタ１６２は、電圧源１１６が駆動する前はノードＤとノードＥを短絡させ、駆動電圧ＶＣＣがｐ型ＭＯＳトランジスタ１４０の閾値を越えると短絡状態が解除される。これにより電圧源が駆動前は各ノードがリセットされた状態から安定して読み出すことができる。

データ入出力回路１６０は、ｎ型ＭＯＳトランジスタ１６４及び１６６と、インバータ１６８、１７０及び１７２とを有して構成される。データ入出力回路１６０は、ラッチ回路１１０が保持したデータを、プログラム回路１００の外部に出力信号ＯＵＴＬ及びＯＵＴＲとして出力し、また、ラッチ回路１１０に保持させるデータを外部から受け取る。

ｎ型ＭＯＳトランジスタ１６４は、信号ＷＲＩＴＥに基づいて、信号ＤＩＮをノードＤに供給するか否かを切り換える。また、ｎ型ＭＯＳトランジスタ１６６は、信号ＷＲＩＴＥに基づいて、インバータ１６８が信号ＤＩＮを反転した信号を、ノードＥに供給するか否かを切り換える。すなわち、信号ＷＲＩＴＥがＨ論理を示す場合に、信号ＤＩＮに基づいて、ノードＤ及びＥの一方に駆動電圧ＶＣＣに近い電圧が供給され、他方に接地電圧が供給される。これにより、ラッチ回路１１０を構成する第１のインバータ１１１及び第２のインバータ１１５の入力及び出力の電圧が固定され、ラッチ回路１１０は、信号ＤＩＮに基づくデータを保持する。

インバータ１７０及び１７２は、それぞれ第１のインバータ１１１の出力及び第２のインバータ１１５の出力に接続されている。そして、インバータ１７０及び１７２は、それぞれ第１のインバータ１１１の出力電圧及び第２のインバータ１１５の出力電圧を反転し、出力信号ＯＵＴＬ及びＯＵＴＲとして出力する。

電圧源１１６は、プログラム回路１００を駆動する駆動電圧ＶＣＣを生成する。電圧源１１６は、再書き込み回路１３０のｐ型ＭＯＳトランジスタ１３２及び１４２のソース、並びにｐ型ＭＯＳトランジスタ１４０のゲート、データ入出力回路１６０のインバータ１６８及び１７０及び１７２の電源部、ｐ型ＭＯＳトランジスタ１４０のゲート、パワーオンリセット回路２００、並びにｐ型ＭＯＳトランジスタ１１２及び１１６を除く全てのｐ型ＭＯＳトランジスタの基板電位に接続されるのが好ましく、これらに駆動電圧ＶＣＣを供給する。駆動電圧ＶＣＣは、強誘電体メモリ装置５００（図１参照）を動作させる電圧であるが、その電圧値は、強誘電体メモリ装置５００又はプログラム回路１００の起動時において、接地電圧（０Ｖ）から徐々に上昇する。

図３は、プログラム回路１００の動作を示すタイミングチャートである。図２及び図３を参照して、本実施形態のプログラム回路１００の動作について説明する。以下の例では、第１の強誘電体キャパシタ１２２にデータ“０”が記憶されており、第２の強誘電体キャパシタ１２４にデータ“１”が記憶されている場合を例に、プログラム回路１００の動作について説明する。

まず、プログラム回路１００が起動されると、電圧源１１６が駆動電圧ＶＣＣの生成を開始し、電圧源１１６の出力であるノードＡの電圧は徐々に上昇する。と同時に、パワーオンリセット回路２００からの出力／ＲＷ電位も上昇する。ここで、ｎ型ＭＯＳトランジスタ１３８及び１４８はオンするので、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４のそれぞれの他方端（ノードＦ及びＧ）は接地電位であり、よってｐ型ＭＯＳトランジスタ１３２及び１３４はオンしているので、電圧源１１６が生成した駆動電圧ＶＣＣは、抵抗素子の一例であるｐ型ＭＯＳトランジスタ１３２及び１４２を経てｐ型ＭＯＳトランジスタ１１２及び１１６のソースに供給される。すなわち、ｐ型ＭＯＳトランジスタ１１２及び１１６のソースの電圧、すなわち、ノードＢ及びＣの電圧は上昇する。ここで、ノードＢに接続された第１の強誘電体キャパシタ１２２にはデータ“０”が記憶されており、ノードＣに接続された第２の強誘電体キャパシタ１２４にはデータ“１”が記憶されているので、ノードＣにはノードＢよりも大きな常誘電体容量が与えられている。従って、ノードＢの電圧は、ノードＣの電圧より速く上昇する。

そして、ノードＢの電圧が、第１のインバータ１１１及び第２のインバータ１１５を構成する各ＭＯＳトランジスタの閾値電圧Ｖｔに達すると、このときノードＣの電圧は未だ閾値電圧Ｖｔに達していないので、ｎ型ＭＯＳトランジスタ１１８がオンし、ｐ型ＭＯＳトランジスタ１１６がオフする。すなわち、第２のインバータ１１５の出力電圧、すなわち、ノードＥの電圧は、接地電圧となる。

第２のインバータ１１５の出力電圧が接地電圧となると、ｎ型ＭＯＳトランジスタ１１４はオフし、ｐ型ＭＯＳトランジスタ１１２はオンするので、第１のインバータ１１５の出力電圧、すなわち、ノードＤの電圧は、駆動電圧ＶＣＣと略同電圧なる。これにより、ラッチ回路１１０において、ノードＤの電圧が駆動電圧ＶＣＣに、また、ノードＥの電圧が接地電圧に固定され、ラッチ回路１１０は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４から読み出されたデータを保持する。そして、入出力回路１６０は、出力信号ＯＵＴＬとして接地電圧を出力し、出力信号ＯＵＴＲとして駆動電圧ＶＣＣを出力する。なお、出力信号ＯＵＴＲの電圧は、駆動電圧ＶＣＣの上昇に伴い上昇する。

次に、電圧源１１６が生成する駆動電圧ＶＣＣの電圧値が、Ｈ論理を示す電圧近傍に達すると、パワーオンリセット回路２００は、信号／ＲＷをＬ論理とし、信号ＲＷをＨ論理とする。

これにより、ノードＦ及びＧを接地していたｎ型ＭＯＳトランジスタ１３８及び１４８がオフし、伝送ゲート１３４及び１４４がオンし、ノードＦは第２のインバータ１１５の出力に接続され、ノードＧは第１のインバータ１１１の出力に接続される。すなわち、ノードＦの電圧は接地電圧となり、ノードＧの電圧は駆動電圧ＶＣＣとなる。

ノードＦの電圧は接地電圧のままなので、ｐ型ＭＯＳトランジスタ１３２はオンしたままである為、第１の強誘電体キャパシタ１２２の一方端の電圧は、駆動電圧ＶＣＣとなる。一方、第１の強誘電体キャパシタ１２２の他方端の電圧は接地電圧であるため、第１の強誘電体キャパシタ１２２には、その一方端を基準として電圧−ＶＣＣがかかることとなる。これにより、第１の強誘電体キャパシタ１２２には、データ“０”が再書き込みされる。

一方、ノードＧの電圧が駆動電圧ＶＣＣとなると、ｐ型ＭＯＳトランジスタ１４２はオフし、ｎ型ＭＯＳトランジスタ１４６がオンするため、ノードＣの電圧、すなわち、第２の強誘電体キャパシタ１２４の一方端の電圧は接地電圧となる。一方、第２の強誘電体キャパシタ１２４の他方端の電圧は駆動電圧ＶＣＣであるため、第２の強誘電体キャパシタ１２４には、その一方端を基準として電圧ＶＣＣがかかることとなる。これにより、第２の強誘電体キャパシタ１２４には、データ“１”が再書き込みされる。

以上のとおり、プログラム回路１００を起動すると、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４に記憶されたデータがラッチ回路１１０に読み出されて保持されるとともに、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４には当該データが再書き込みされる。

図４は、パワーオンリセット回路２００の構成の他の例を示す図である。パワーオンリセット回路２００は、強誘電体キャパシタ２１０と、ｐ型ＭＯＳトランジスタ２１２及び２１４と、インバータ２１６、２１８及び２２０とを有して構成される。

強誘電体キャパシタ２１０は、ｐ型ＭＯＳトランジスタ２１２を介して駆動電圧ＶＣＣが供給されており、他方端が接地されている。強誘電体キャパシタ２１０は、図２における第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４よりも、面積が大きくなるように形成されている。すなわち、強誘電体キャパシタ２１０の常誘電体容量は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の常誘電体容量よりも大きい。

ｐ型ＭＯＳトランジスタ２１２は抵抗素子として機能するが、再書込み回路１３０のｐ型ＭＯＳトランジスタ１３２及び１４２よりも、能力が同じであるか、もしくは能力が低いことが望ましい。また、ｐ型ＭＯＳトランジスタ２１２は、抵抗値が、ｐ型ＭＯＳトランジスタ１３２及び１４２の抵抗値と略同じか、それよりも大きいことが好ましい。

インバータ２１６及び２１８は、強誘電体キャパシタ２１０の一方端に縦列接続されている。すなわち、強誘電体キャパシタ２１０の一方端を充電したノードをインバータ２１６の入力としている。また、インバータ２１６の入力と出力とは、ｐ型ＭＯＳトランジスタ２１４を介して接続されており、ｐ型ＭＯＳトランジスタ２１４は、ゲートに供給される駆動電圧ＶＣＣの電圧値に基づいて、インバータ２１４の入力と出力とを短絡する。すなわち電圧源が駆動する前はノードを短絡して動作を安定させ、動作が開始すると短絡状態が解放されるようにしている。そして、パワーオンリセット回路２００は、インバータ２１８の出力を、信号ＲＷとして出力し、これをインバータ２２０で反転した信号を、信号／ＲＷとして出力する。

以上の構成によりパワーオンリセット回路２００の出力が変化するタイミングを最適に調整することができる。具体的には、強誘電体キャパシタ２１０の容量を大きく、抵抗素子としても機能するｐ型ＭＯＳトランジスタ２１２の抵抗値を大きくすることで、ラッチ回路１１０の動作が確定した後にリセット信号が出力でき、また、前記容量及び前記抵抗値の大きさを最適にすることで、リセット信号の出力タイミングをラッチ回路１１０の動作が確定した直後に設定することもできる。

図５は、図４に示したパワーオンリセット回路２００が適用されたプログラム回路１００の動作を示すタイミングチャートである。本例のプログラム回路１００は、図２に示したプログラム回路１００と同様の動作をするが、本例のパワーオンリセット回路２００は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４からデータが読み出された後、すぐに信号／ＲＷの電圧が接地電圧となるので、読み出しが行われた後すぐに再書き込みが行われる。従って、プログラム回路１００を起動して、電源立ち上げ途中に電源供給が中断されてしまった場合であっても、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４のデータ破壊を防ぐことができる。

さらに図４で示したパワーオンリセット回路を用いることで、従来半導体集積回路で用いられている複雑なパワーオンリセット回路を使用しなくても、極めて簡易な構成で本実施形態に専用の最適なパワーオンリセット回路を実現することができる。

本実施形態では、ラッチ回路１１０に対して駆動電圧が供給されたとき、すなわち、プログラム回路１００に電源が投入されたとき、すなわち半導体装置に電源が投入されたとき、第１のインバータ１１１の電源端子及び第２のインバータ１１５の電源端子の電圧は、第１の容量及び第２の容量に応じて上昇することとなる。すなわち、各電源端子の電圧は、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４の常誘電体特性に基づく容量に応じて上昇することとなる。従って、本実施形態によれば、第１のインバータ１１１及び第２のインバータ１１５の出力電圧の上昇速度が、第１の容量及び第２の容量に応じて定まるので、半導体装置に電源を投入するだけで、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４に記憶されたデータをラッチ回路１１０に読み出すことができるプログラム回路１００を提供することができる。

本実施形態では、第１のインバータ１１１の電源端子及び第２のインバータ１１５の電源端子並びにそれらに接続された第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４は、抵抗素子を介して充電されることとなる。従って、本実施形態によれば、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４に記憶されたデータを、安定してラッチ回路１１０に読み出すことができる。

本実施形態では、再書き込み回路１３０は、ラッチ回路１１０が保持するデータに基づいて、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にデータを再書き込みすることとなる。また、本実施形態では、再書き込み回路１３０は、電圧源１１６が電源端子に駆動電圧を供給するタイミングに応じて再書き込み動作を行うこととなる。従って、本実施形態によれば、極めて簡易な構成で、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にデータを再書き込みするプログラム回路１００を提供することができる。

本実施形態によれば、電源立ち上げを行うだけで、再書き込み回路１３０が、第１の強誘電体キャパシタ１２２及び第２の強誘電体キャパシタ１２４にかかる電圧を制御して、再書き込みを行うことができる。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の一実施形態に係る半導体装置の一例である強誘電体メモリ装置５００の構成を示す図である。 プログラム回路１００の構成の一例を示す図である。 プログラム回路１００の動作を示すタイミングチャートである。 パワーオンリセット回路２００の構成の他の例を示す図である。 図４に示したパワーオンリセット回路２００が適用されたプログラム回路１００の動作を示すタイミングチャートである。

符号の説明

１００・・・プログラム回路、１１０・・・ラッチ回路、１１１・・・インバータ、１１６・・・電圧源、１２２・・・第１の強誘電体キャパシタ、１２４・・・第２の強誘電体キャパシタ、１３０・・・再書き込み回路、１５０・・・短絡回路、１６０・・・入出力回路、２００・・・パワーオンリセット回路、５００・・・強誘電体メモリ装置、５１０・・・メモリセルアレイ、５２０・・・列デコーダ、センスアンプ及び列選択スイッチ、５３０・・・行デコーダ、５４０・・・制御部、５５０・・・冗長セルアレイ、５７０・・・データ入出力回路、６００・・・冗長回路

Claims (9)

1. 第１のインバータ及び第２のインバータを有するラッチ回路と、
   前記第１のインバータの電源端子に第１の容量を与える第１の強誘電体キャパシタと、
   前記第２のインバータの電源端子に前記第１の容量と異なる第２の容量を与える第２の強誘電体キャパシタと、
   前記第１の容量が与えられた前記第１のインバータの電源端子、及び前記第２の容量が与えられた前記第２のインバータの電源端子に、前記ラッチ回路を駆動する駆動電圧の供給を開始する電圧源と、
   前記電圧源が前記第１のインバータの電源端子及び前記第２のインバータの電源端子に前記駆動電圧を供給したときに、前記第１のインバータの出力に基づいて前記第２の強誘電体キャパシタに前記第２のデータを記憶させ、前記第２のインバータの出力に基づいて前記第１の強誘電体キャパシタに前記第１のデータを記憶させる再書き込み回路と、
   を備え、
   前記第１の強誘電体キャパシタは第１のデータを記憶し、前記第２の強誘電体キャパシタは前記第１のデータに対して相補のデータである第２のデータを記憶しており、
   前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタは、それぞれ一方端及び他方端を有しており、
   前記再書き込み回路は、
   ソースが前記電圧源に接続され、ドレインが前記第１のインバータの電源端子及び前記第１の強誘電体キャパシタの一方端に接続された第１のｐ型ＭＯＳトランジスタと、
   ソースが前記電圧源に接続され、ドレインが前記第２のインバータの電源端子及び前記第２の強誘電体キャパシタの一方端に接続された第２のｐ型ＭＯＳトランジスタと、
   を有し、
   前記第２のインバータの出力に基づいて、前記第１のｐ型ＭＯＳトランジスタのゲート及び前記第１の強誘電体キャパシタの他方端に、接地電圧又は前記第２のインバータの出力を供給し、前記第１のインバータの出力に基づいて、前記第２のｐ型ＭＯＳトランジスタのゲート及び前記第２の強誘電体キャパシタの他方端に、接地電圧又は前記第１のインバータの出力を供給することを特徴とする記憶回路。
2. 前記第１のインバータの電源端子及び前記第２のインバータの電源端子と前記電圧源との間に設けられた抵抗素子をさらに備えたことを特徴とする請求項１記載の記憶回路。
3. 前記抵抗素子はｐ型ＭＯＳトランジスタであることを特徴とする請求項２記載の記憶回路。
4. 前記再書き込み回路は、
   ソースが接地され、ドレインが前記第１のインバータの電源端子及び前記第１の強誘電体キャパシタの一方端に接続され、ゲートが前記第１の強誘電体キャパシタの他方端に接続された第１のｎ型ＭＯＳトランジスタと、
   ソースが接地され、ドレインが前記第２のインバータの電源端子及び前記第２の強誘電体キャパシタの一方端に接続され、ゲートが前記第２の強誘電体キャパシタの他方端に接続された第２のｎ型ＭＯＳトランジスタと、
   をさらに有することを特徴とする請求項１記載の記憶回路。
5. 前記再書き込み回路は、
   前記第２のインバータの出力端子と前記第１の強誘電体キャパシタの他方端及び前記第
   １のｐ型ＭＯＳトランジスタのゲートとの間に設けられた第１の伝送ゲートと、
   前記第１のインバータの出力端子と前記第２の強誘電体キャパシタの他方端及び前記第２のｐ型ＭＯＳトランジスタのゲートとの間に設けられた第２の伝送ゲートと、
   をさらに有することを特徴とする請求項１又は４記載の記憶回路。
6. 前記駆動電圧の電圧値が所定の値を超えたときに、前記第１の伝送ゲート及び前記第２の伝送ゲートをオンして、前記第１のインバータの出力を前記第２の強誘電体キャパシタの他方端及び前記第２のｐ型ＭＯＳトランジスタのゲートに供給し、前記第２のインバータの出力を前記第１の強誘電体キャパシタの他方端及び前記第１のｐ型ＭＯＳトランジスタのゲートに供給する電圧検出部をさらに備えたことを特徴とする請求項５記載の記憶回路。
7. 前記再書き込み回路は、
   ソースが接地され、ドレインが前記第１の強誘電体キャパシタの他方端に接続された第３のｎ型ＭＯＳトランジスタと、
   ソースが接地され、ドレインが前記第２の強誘電体キャパシタの他方端に接続された第４のｎ型ＭＯＳトランジスタと、
   をさらに有し、
   前記電圧検出部は、前記駆動電圧の電圧値が前記所定の値より低い場合、前記第３のｎ型ＭＯＳトランジスタ及び前記第４のｎ型ＭＯＳトランジスタをオンし、前記第１の伝送ゲート及び前記第２の伝送ゲートをオフし、前記駆動電圧の電圧値が前記所定の値を超えたときに、前記第３のｎ型ＭＯＳトランジスタ及び前記第４のｎ型ＭＯＳトランジスタをオフすることを特徴とする請求項６記載の記憶回路。
8. 前記電圧検出部は、
   第３のインバータと、
   前記第１の容量及び前記第２の容量よりも大きい第３の容量を前記第３のインバータの入力端子に与える第３の強誘電体キャパシタと、
   前記電圧源と前記第３のインバータの入力端子との間に設けられ、前記第１のｐ型ＭＯＳトランジスタ及び前記第２のｐ型ＭＯＳトランジスタの抵抗値と略同じか当該抵抗値よりも大きい抵抗値を有する抵抗素子と、
   を有することを特徴とする請求項６又は７記載の記憶回路。
9. 請求項１から８のいずれか１項に記載の記憶回路を備えたことを特徴とする半導体装置。