JP2002367367A - 不揮発性強誘電体メモリ装置の昇圧発生回路及びその発生方法 - Google Patents

Abstract

(57)【要約】 【課題】 電源供給電圧が変動しても安定的な動作を行
い且つ、昇圧発生のためのレイアウト面積を小さくする
ことでチップコストを減らせるようにした不揮発性強誘
電体メモリ装置の昇圧発生回路及びその発生方法を提供
する。 【解決手段】 チップイネーブル信号が活性化されたア
クティブ区間の間、電圧昇圧調整信号を受けて、電源電
圧が臨界電圧以下であるか、以上であるかを感知する供
給電圧感知部と、供給電圧感知部と電圧昇圧調整信号を
論理演算する第１演算部と、第１演算部の信号を受け
て、電圧昇圧調整信号のスタートエッジとエンドエッジ
のみをそれぞれ遅延させ、第１，第２昇圧制御信号を出
力する第１，第２信号出力部と、電源電圧が臨界電圧以
下であるとき、アドレスデコーダーの活性化信号と第
１，第２昇圧制御信号を入力され、電源電圧より昇圧し
た電圧を発生させる電圧発生回路とを含むことを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性強誘電体メ
モリに関するもので、特に、低電圧でも動作が可能であ
るようにするための不揮発性強誘電体メモリ装置の昇圧
発生回路及びその発生方法に関する。

【０００２】

【従来の技術】一般に、不揮発性強誘電体メモリ装置、
つまりＦＲＡＭ（Ferroelectric Random Access Memor
y)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ
時にもデータが保存される特性のため次世代記憶素子と
して注目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ同一
構造を有する記憶素子であって、キャパシタの材料とし
て強誘電体を使用して強誘電体の特性である高い残留分
極を利用したものである。このような残留分極の特性の
ため電界を除去してもデータは保存される。

【０００３】図１は一般的な強誘電体のヒステリシスル
ープを示す特性図である。図１に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されず、一定量（ｄ,ａ状
態）を維持していることが分かる。不揮発性強誘電体メ
モリセルはｄ,ａ状態をそれぞれ１，０に対応させ記憶
素子として応用したものである。

【０００４】以下、従来技術に係る不揮発性強誘電体メ
モリ装置を添付の図面を参照して説明する。図２は従来
技術による不揮発性強誘電体メモリ装置の単位セル構成
図である。図２に示すように、一方向に形成されるビッ
トライン（Ｂ／Ｌ）と、そのビットラインと交差する方
向に形成されるワードライン（Ｗ／Ｌ）と、ワードライ
ンに一定の間隔を置いてワードラインと同一方向に形成
されるプレートライン（Ｐ／Ｌ）と、ゲートがワードラ
インに連結され、ソースがビットラインに連結されるト
ランジスタ（Ｔ１）と、二端子のうち第１端子がトラン
ジスタ（Ｔ１）のドレインに連結され、第２端子がプレ
ートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ
（ＦＣ１）とで構成されている。

【０００５】このように構成された従来の不揮発性強誘
電体メモリ装置のデータ入出力動作は次の通りである。
図３ａは従来の不揮発性強誘電体メモリ装置の書き込み
モードの動作を示すタイミング図であり、図３ｂは読み
出しモードの動作を示すタイミング図である。まず、書
き込みモードの場合、外部から印加されるチップイネー
ブル信号（ＣＳＢｐａｄ）がハイからローに活性化さ
れ、同時に書き込みイネーブル信号（ＷＥＢｐａｄ）が
ハイからローに遷移して、書き込みモードが開始する。
次いで、書き込みモードでアドレスデコードが開始する
と、該当するワードラインに印加されるパルスはローか
らハイに遷移され、セルが選択される。

【０００６】このように、ワードラインがハイ状態を維
持している間にプレートラインには順に所定幅のハイ信
号と所定幅のロー信号が印加される。そして、選択され
たセルにロジック値「１」又は「０」を書くために、ビ
ットラインに書き込みイネーブル信号（ＷＥＢｐａｄ）
に同期したハイ又はロー信号を印加する。即ち、ビット
ラインにハイ信号を印加し、ワードラインに印加される
信号がハイ状態である期間でプレートラインに印加され
る信号がローであれば、強誘電体キャパシタにはロジッ
ク値「１」が記録される。そして、ビットラインにロー
信号を印加し、プレートラインに印加される信号がハイ
信号であれば、強誘電体キャパシタにはロジック値
「０」が記録される。

【０００７】このような書き込みモードの動作によりセ
ルに格納されたデータを読み出すための動作は以下の通
りである。まず、外部からチップイネーブル信号（ＣＳ
Ｂｐａｄ）がハイからローに活性化されると、ワードラ
インが選択される前に全てのビットラインは等化器信号
によってロー電圧の等電位とされる。

【０００８】そして、各ビットラインを不活性化させた
後アドレスをデコードし、デコードされたアドレスによ
ってワードラインのロー信号がハイ信号に遷移されセル
を選択する。選択されたセルのプレートラインにハイ信
号を印加して、強誘電体メモリに格納されたロジック値
「１」に対応するデータ（Ｑｓ）を破壊させる。もし、
強誘電体メモリにロジック値「０」が格納されていれ
ば、それに対応するデータ（Ｑｎｓ）は破壊されない。

【０００９】このように、破壊されたデータと破壊され
てないデータは前述したヒステリシスループの原理によ
って互いに異なる値を出力し、センスアンプはロジック
値「１」又は「０」をセンシングする。即ち、データが
破壊された場合は、図１のヒシテリシスループのｄから
ｆに変更される場合であり、データが破壊されてない場
合は、ａからｆに変更される場合である。従って、一定
の時間が経過した後センスアンプがイネーブルすると、
データが破壊された場合は増幅されロジック値「１」を
出力し、データが破壊されてない場合はロジック値
「０」を出力する。

【００１０】このように、センスアンプからデータを増
幅した後には、特に破壊されたデータは元のデータに戻
らなければならないので、ワードラインにハイ信号を印
加した状態でプレートラインをハイからローに不活性化
させる。

【００１１】前記したように、データを読み出し且つ書
き込みする場合、図面には示さないが、ワードラインに
昇圧電圧が発生するが、このとき、従来はＮＭＯＳキャ
パシタを用いて昇圧電圧を発生させていた。

【００１２】

【発明が解決しようとする課題】上記のような従来の不
揮発性強誘電体メモリ装置は次のような問題がある。第
一に、セルの読み出し且つ書き込みの際、昇圧した電圧
を使用しないので、低電圧領域ではチップの動作エラー
が発生することがある。第二に、昇圧電圧を発生させる
場合にはＮＭＯＳキャパシタを用いなければならないの
で、レイアウト面積が多く必要である。

【００１３】本発明は上記のような問題を解決するため
に成されたもので、特に、電源供給電圧領域がワイド電
源電圧領域であるときに安定的な動作を行う、不揮発性
強誘電体メモリ装置の昇圧発生回路及びその発生方法を
提供することが目的である。本発明の他の目的は昇圧発
生のためのレイアウト面積を小さくして、チップコスト
を減らすことにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
の本発明の不揮発性強誘電体メモリ装置の昇圧発生回路
は、チップイネーブル信号が活性化されたアクティブ区
間の間、電圧昇圧調整信号を受けて、電源電圧が臨界電
圧以下であるか、以上であるかを感知する供給電圧感知
部と、供給電圧感知部の信号と電圧昇圧調整信号を論理
演算する第１演算部と、第１演算部の信号を受けて、電
圧昇圧調整信号のスタートエッジを遅延させた第１昇圧
制御信号とエンドエッジを遅延させた第２昇圧制御信号
を出力する第１，第２信号出力部と、電源電圧が臨界電
圧以下であるとき、アドレスデコーダーの活性化信号と
第１，第２昇圧制御信号が入力され、電源電圧より昇圧
した電圧を発生させる強誘電体キャパシタを備えた電圧
発生回路とを含むことを特徴とする。

【００１５】上記の構成を有する不揮発性強誘電体メモ
リ装置の昇圧発生方法は、電源電圧が臨界電圧より小さ
い領域で、チップイネーブル信号が活性化されたアクテ
ィブ区間の間に電圧昇圧調整信号を出力する段階と、電
圧昇圧調整信号のスタートエッジを遅延させた第１昇圧
制御信号とエンドエッジを遅延させた第２昇圧制御信号
を出力する段階と、強誘電体キャパシタを含んで構成さ
れた電圧昇圧発生回路に第１，第２昇圧制御信号を入力
して、電源電圧より昇圧した電圧を発生させる段階とを
備えることを特徴とする。

【００１６】

【発明の実施の形態】以下、添付の図面を参照して、本
発明の不揮発性強誘電体メモリ装置の昇圧発生回路及び
その発生方法を説明する。

【００１７】本発明はＦＲＡＭメモリセルの駆動時、電
源電圧領域がワイド電源電圧領域であるときにチップが
安定的に動作できるようにした設計技術である。ワイド
電源電圧領域は低電圧領域とノーマル電圧領域とに大き
く分けられる。このとき、低電圧領域では電源電圧（Ｖ
ＣＣ）より更に高い電圧を発生させ、このように発生し
た電圧をセルのワードライン及びワードラインドライバ
のセルフ昇圧ＮＭＯＳに供給することにより、昇圧した
ワードライン信号によってセルの動作を安定させるよう
にしている。

【００１８】特に、昇圧（昇圧）電圧を発生させると
き、強誘電体キャパシタを用いて昇圧することにより、
昇圧用キャパシタの面積を画期的に減らすことができ、
レイアウト面積が小さくなり、これによってチップコス
トが低減した。

【００１９】昇圧発生回路はワードライン制御信号をベ
ルシフトとワードラインドライバを介してセルアレイ部
のワードラインに供給するか、あるいわワードラインド
ライバのセルフ昇圧ＮＭＯＳトランジスタのゲートに伝
達する。そして、ノーマル電圧領域では、供給した電源
電圧をそのまま用いてセルを動作させることで、高電圧
によるＣＭＯＳ素子の特性劣化を防止できるようにし
た。

【００２０】まず、本発明による駆動方法を適用するた
めのセルアレイブロックを図４と図５に示す。セルアレ
イはトップセルアレイブロックと、ボトムセルアレイブ
ロックとに分けられ、トップとボトムセルアレイブロッ
クとの間には、センスアンプ（Ｓ／Ａ）が各ビットライ
ン当たり一つずつ対応して配列されている。

【００２１】そして、各ビットラインの先端にはカラム
選択部（Ｃ／Ｓ）がデーターバスに連結されている。ま
た、各トップセルアレイブロックとボトムセルアレイブ
ロックのカラム選択部（Ｃ／Ｓ）に隣接した部分に参照
セル（ＲＣｅｌｌ）が配列され、参照セル（ＲＣｅｌ
ｌ）とセンスアンプ（Ｓ／Ａ）との間のビットラインに
は複数のセルが配置されている。

【００２２】そして、各トップとボトムセルアレイブロ
ックは、双方ともワードラインドライバ／プレートライ
ンドライバの両側に分けて配列される。即ち、トップセ
ルアレイブロックは左側のトップセルアレイ（Ｌ）と、
右側のトップセルアレイ（Ｒ）とに分けられ、ボトムセ
ルアレイブロックは左側のボトムセルアレイ（Ｌ）と右
側のボトムセルアレイ（Ｒ）とに分けられる。図示のよ
うに、ワードライン／プレートラインの両側に配列され
たセルアレイブロックが一組となって多数併置されてい
る。

【００２３】ワードラインドライバとプレートラインド
ライバは同じ位置に配置されている。ワードラインドラ
イバの出力信号はセルのワードラインにセル選択信号を
供給し、プレートラインドライバの出力信号はセルの強
誘電体キャパシタの端子が連結されたプレートライン
（ＰＬ）に駆動信号を供給する。

【００２４】昇圧回路とデコーダーは、図４に示すよう
に、左右のトップセルアレイ（Ｌ，Ｒ）の上端側に位置
し、左側、右側トップセルアレイ（Ｌ，Ｒ）及び左側、
右側ボトムセルアレイ（Ｌ，Ｒ）全部を制御する。

【００２５】次に、本発明の第１，第２実施形態による
不揮発性強誘電体メモリ装置の昇圧発生回路について図
６、７に基づいて説明する。まず、本発明の第１実施形
態による昇圧発生回路は、レベルシフタ６２とワードラ
インドライバ６３を経て、セルアレイ部６４のワードラ
インに昇圧電圧を出力するためのものである。

【００２６】図６は本発明の第１実施形態のワードライ
ン昇圧発生のためのワードライン昇圧発生回路の構成図
であり、図７は図６のワードライン昇圧制御回路部の回
路図である。ワードライン昇圧発生回路は、図６に示す
ように、アドレスデコーダー６０と、ワードライン昇圧
制御回路部６１と、第１ナンドゲートＮＡＮＤ１と、第
１ないし第３インバータＩＮ１，ＩＮ２，ＩＮ３と、第
１ノアゲートＮＯＲ１と、第１強誘電体キャパシタＦＣ
１と、第１ＰＭＯＳトランジスタＰＭ１と第１ＮＭＯＳ
トランジスタＮＭ１とから構成されたＣＭＯＳインバー
タと、第２ＰＭＯＳトランジスタＰＭ２と、レベルシフ
タ６２と、ワードラインドライバ６３とから構成されて
いる。

【００２７】次に、前記構成要素の機能及び連結関係に
ついて説明する。

【００２８】図６に示すように、アドレスデコーダー６
０は、対応するアドレスの活性化信号を出力し、ワード
ライン昇圧制御回路部６１は、ＷＬＢＣＯＮ信号を受け
てワードライン昇圧時点の基準点を制御するための第
１，第２コントロール信号（ＢＣＯＮ１，ＢＣＯＮ２）
を出力する。このＷＬＢＣＯＮ信号は、チップ選択コン
トロール信号のＣＳＢｐａｄの活性化信号を受けて生成
され、この信号によってワードライン昇圧時点の基準点
が決定され且つ調整される。

【００２９】第１ナンドゲートＮＡＮＤ１は、アドレス
デコーダー６０の活性化信号と、ワードライン昇圧制御
回路部６１の第１コントロール信号ＢＣＯＮ１とを論理
積した後、反転して出力し、第１インバータＩＮ１は、
第１ナンドゲートＮＡＮＤ１の出力を反転して出力す
る。第１インバータＩＮ１に一方の端子が接続された第
１強誘電体キャパシタＦＣ１の他方の端子がＣＭＯＳイ
ンバータに接続されている。

【００３０】そして、第２インバータＩＮ２は、アドレ
スデコーダー６０から出力した活性化信号を反転して出
力し、第１ノアゲートＮＯＲ１は、第２インバータＩＮ
２の信号と第２コントロール信号ＢＣＯＮ２とを論理和
した後反転し、第３インバータＩＮ３は第１ノアゲート
ＮＯＲ１の信号を反転して出力する。

【００３１】ＣＭＯＳインバータは第１強誘電体キャパ
シタＦＣ１の端子と接地電圧端ＶＳＳとの間に接続され
ており、第３インバータＩＮ３の信号をそれぞれ入力さ
れ動作する、第１ＰＭＯＳトランジスタＰＭ１と第１Ｎ
ＭＯＳトランジスタＮＭ１とから構成されている。

【００３２】第２ＰＭＯＳトランジスタＰＭ２は、電源
電圧ＶＣＣ端と第１強誘電体キャパシタＦＣ１の他端と
の間に接続され、ＣＭＯＳインバータの出力信号を入力
として動作する。

【００３３】レベルシフタ６２は、第２ＰＭＯＳトラン
ジスタＰＭ２と、第１強誘電体キャパシタＦＣ１と、Ｃ
ＭＯＳインバータの動作に従って出力されるＷＬＰＷＲ
信号を入力され、ワードラインドライバ駆動信号ＷＬＤ
を出力させる。

【００３４】ワードラインドライバ６３は、レベルシフ
タ６２を介してシフティングされたワードラインドライ
バ駆動信号ＷＬＤを受けて、昇圧または昇圧されていな
いワードライン駆動信号（Ｗ／Ｌ）を出力する。その
後、出力されたワードライン駆動信号（Ｗ／Ｌ）はセル
アレイ部へ供給される。

【００３５】次に、ワードライン昇圧時点の基準点を決
定し且つ調整するための第１，第２コントロール信号Ｂ
ＣＯＮ１，ＢＣＯＮ２を出力するワードライン昇圧制御
回路部６１の構成について説明する。

【００３６】上記説明したように、ワードライン昇圧制
御回路部６１は、ＷＬＢＣＯＮ信号を入力され、ワード
ラインの最終の昇圧時点を調整するための第１，第２コ
ントロール信号（ＢＣＯＮ１，ＢＣＯＮ２）を出力す
る。このようなワードライン昇圧制御回路部６１は、供
給電圧感知回路部７０と、ＷＬＢＣＯＮと供給電圧感知
回路部７０の出力信号とを論理演算（論理積した後反
転）する第２ナンドゲート（ＮＡＮＤ２）と、ＷＬＢＣ
ＯＮ信号のスタートエッジ信号のみ一定の幅だけ遅延さ
せ、ＢＣＯＮ１を出力する第１信号発生部７１と、ＷＬ
ＢＣＯＮ信号のエンドエッジ信号のみ一定の幅だけ遅延
させ、ＢＣＯＮ２を出力する第２信号発生部７２とから
構成されている。

【００３７】次に、前記供給電圧感知回路部７０の回路
構成について説明する。

【００３８】電源電圧ＶＣＣ端と接地電圧ＶＳＳ端との
間にＷＬＢＣＯＮ信号を受けて動作する第２ＮＭＯＳト
ランジスタＮＭ２と、第４ＮＭＯＳトランジスタＮＭ４
とがあり、第２，第４ＮＭＯＳトランジスタの間にドレ
インとゲートが接続され、電圧降下の役割をする第３Ｎ
ＭＯＳトランジスタＮＭ３がある。

【００３９】また、電源電圧ＶＣＣ端と接地電圧ＶＳＳ
端との間に、第３，第４ＮＭＯＳトランジスタの接続ノ
ードを介して出力された信号をゲートに入力され動作す
る第２ＰＭＯＳトランジスタＰＭ２と、第５ＮＭＯＳト
ランジスタＮＭ５とから構成されたＣＭＯＳインバータ
がある。

【００４０】さらに、ゲートに電源電圧ＶＣＣが印加さ
れ、第３ＮＭＯＳトランジスタＮＭ３と第４ＮＭＯＳト
ランジスタＮＭ４の接続ノードと接地電圧ＶＳＳとの間
に接続されて、一定の電流が流れるようにするための第
６ＮＭＯＳトランジスタＮＭ６が設けられている。

【００４１】次に、第１信号発生部７１は、いずれも第
２ナンドゲートＮＡＮＤ２の出力信号をゲートに入力さ
れて動作する第３，第４ＰＭＯＳトランジスタＰＭ３，
ＰＭ４と、第７ＮＭＯＳトランジスタＮＭ７とが、電源
電圧ＶＣＣ端と接地電圧ＶＳＳ端との間に接続されてお
り、また、第４ＰＭＯＳトランジスタＰＭ４と第７ＮＭ
ＯＳトランジスタＮＭ７の接続ノードを介して出力され
る信号を遅延する第４，第５インバータＩＮ４，ＩＮ５
を備えている。第３，第４ＰＭＯＳトランジスタＰＭ
３，ＰＭ４は遅延を調節するためのものである。

【００４２】第２信号発生部７２は第２ナンドゲートＮ
ＡＮＤ２の出力に接続され、その出力信号を反転する第
６インバータＩＮ６が配置され、この第６インバータＩ
Ｎ６の信号をゲートに入力され動作する第５，第６ＰＭ
ＯＳトランジスタＰＭ５，ＰＭ６と、第８ＮＭＯＳトラ
ンジスタＮＭ８とが電源電圧ＶＣＣ端と接地電圧ＶＳＳ
端との間に上記順に接続されており、また、第６ＰＭＯ
ＳトランジスタＰＭ６と第８ＮＭＯＳトランジスタＮＭ
８の接続ノードを介して出力される信号を遅延させるた
めの第７，第８インバータＩＮ７，ＩＮ８を備えてい
る。第５，第６ＰＭＯＳトランジスタＰＭ５，ＰＭ６は
信号遅延を調節するためのものである。

【００４３】次に、前記のような構成を有する本発明の
第１実施形態による不揮発性強誘電体メモリ装置の昇圧
発生方法について説明する。

【００４４】まず、ワードライン昇圧制御回路部６１の
動作原理を説明する。図７と図８と図９に示すように、
ＷＬＢＣＯＮ信号がサイクルのＨ，Ｉ区間でハイになる
と、トランジスタＮＭ２とＮＭ４がオンとなり、第３Ｎ
ＭＯＳトランジスタＮＭ３を介して一定の電圧がＮ１ノ
ードへ生じる。第６ＮＭＯＳトランジスタＮＭ６が第４
ＮＭＯＳトランジスタＮＭ４と並列に接続されているの
で、Ｎ１ノードの電圧は第２、第４ＮＭＯＳトランジス
タＮＭ２，ＮＭ３，ＮＭ４と、第６ＮＭＯＳトランジス
タＮＭ６の抵抗比により決定される。

【００４５】このＮ１ノードの電圧で駆動される第２Ｐ
ＭＯＳトランジスタＰＭ２と第５ＮＭＯＳトランジスタ
ＮＭ５の抵抗比によってＮ２ノードの電圧が決定され
る。このＮ２ノードの電圧が第２ナンドゲートＮＡＮＤ
２の論理しきい値電圧（Ｖｔ）以上であれば、電源電圧
が臨界電圧以下であることを感知（供給電圧が低電圧：
図８に図示）し、論理しきい値電圧以下であれば、電源
電圧が臨界電圧以上であることを感知（供給電圧がノー
マル電圧：図９に図示）する。この臨界電圧の決定は供
給電圧感知部７０のＮＭＯＳ，ＰＭＯＳ素子の電流駆動
能力、即ち、トランジスタのサイズにより決定される。

【００４６】ＷＬＢＣＯＮ信号がローである区間ではＮ
１ノードの電圧が第６ＮＭＯＳトランジスタＮＭ６によ
ってローレベルが維持されるので、Ｎ２ノードの電圧は
ハイレベル（ＶＣＣ）で、第２ナンドゲートＮＡＮＤ２
は活性化されてＮ３ノードはハイレベル（ＶＣＣ）を維
持する。

【００４７】次に、電源電圧が臨界電圧以下であるとき
と、臨界電圧以上であるときとに分けて説明する。

【００４８】まず、電源電圧が臨界電圧以下である場合
には、図８に示すように、Ｎ２ノードは常にハイレベル
（ＶＣＣ）を維持しており、ＷＬＢＣＯＮ信号がハイレ
ベルになるとＮ３ノードがローレベルを出力する。

【００４９】このようにＮ３ノードにローレベルが出力
されと、Ｎ３ノードのスタートエッジから一定幅（例え
ば、「Ｈ」区間だけ）遅延してスタートする第１信号Ｂ
ＣＯＮ１を第１信号発生部７１を介して出力し、一方第
２信号発生部７２は、Ｎ３ノードのスタートエッジは遅
延させず、エンドエッジだけ一定幅遅延させた第２コン
トロール信号ＢＣＯＮ２を出力する。

【００５０】第１コントロール信号（ＢＣＯＮ１）は第
１信号発生部７１の第３，第４ＰＭＯＳトランジスタＰ
Ｍ３，ＰＭ４と、第４，第５インバータＩＮ４，ＩＮ５
の遅延動作によって遅延されて発生する。第２コントロ
ール信号（ＢＣＯＮ２）は第２信号発生部７２の第５，
第６ＰＭＯＳトランジスタＰＭ５，ＰＭ６と、第７，第
８インバータＩＮ７，ＩＮ８の遅延動作によって遅延さ
せられる。このように発生した第１，第２コントロール
信号（ＢＣＯＮ１，ＢＣＯＮ２）は図６のワードライン
昇圧発生回路のコントロール信号として使用される。

【００５１】次に、電源電圧が臨界電圧以上である場合
には、図９に示すように、Ｎ２ノードはＷＬＢＣＯＮ信
号がハイレベルである時のみローレベルとなり、Ｎ３ノ
ードとＢＣＯＮ２は常にハイレベル（ＶＣＣ）を維持す
る。そして、ＢＣＯＮ１は常にローレベルを維持する。
そして、第１，第２コントロール信号とアドレスデコー
ダ６０の出力信号を受けるワードライン昇圧発生部を介
して、ＷＬＰＷＲも常にハイレベル（ＶＣＣ）を出力す
る。これによってＷＬＤとＷＬは昇圧せず、ハイレベル
（ＶＣＣ）を出力する。

【００５２】次に、図６〜図９を参照して、ＷＬＢＣＯ
ＮとＢＣＯＮ１とＢＣＯＮ２とアドレスデコーダー３０
信号を受けてセルアレイ部６４にワードライン信号を出
力するための動作について説明する。まず、電源電圧が
臨界電圧以下である時は、図６〜図８に示すように、ア
クティブ区間のうちＢＣＯＮ１がハイレベルを現す
「Ｉ」区間の間にＷＬＰＷＲがＶＣＣからα Ｖｔｎだ
け昇圧し、レベルシフタ６２とワードラインドライバ６
３を介しても「Ｉ」区間の間にワードラインドライバ駆
動信号（ＷＬＤ）とワードライン信号（ＷＬ）がＶＣＣ
からＶＣＣ＋αＶｔｎに昇圧する。

【００５３】更に詳しい回路動作は次の通りである。チ
ップイネーブル信号（ＣＳＢｐａｄ）が「ロー」に活性
化したアクティブ区間のうち、一定の区間（「Ｈ」と
「Ｉ」区間）の間にワードライン昇圧調整信号（ＷＬＢ
ＣＯＮ）がハイレベルを出力すると、供給電圧感知部７
０のＮ２ノードはハイレベルを出力し、Ｎ３ノードはロ
ーレベルを出力する。そして、第１信号発生部７１を介
してＷＬＢＣＯＮのスタートエッジの信号を遅延させる
ことにより、「Ｉ」区間の間のみハイレベルの第１コン
トロール信号（ＢＣＯＮ１）を出力し、第２信号発生部
７１を介してＷＬＢＣＯＮのエンドエッジのみ遅延さ
せ、「Ｈ，Ｉ，Ｊ」区間の間にローレベルの第２コント
ロール信号（ＢＣＯＮ２）を出力する。

【００５４】このような第１，第２コントロール信号は
図６のワードライン昇圧発生回路のコントロール信号と
して使用できる。あるアドレスが活性化して、アドレス
デコーダー６０から「ハイ」信号が出力されると、第１
ナンドゲートＮＡＮＤ１は第１コントロール信号（ＢＣ
ＯＮ１）に従って出力波形が決定される。そして、第１
強誘電体キャパシタＦＣ１の一方のノードの信号はＢＣ
ＯＮ１の波形に対応して、ＢＣＯＮ１が「ロー」であれ
ば「ロー」となり、「ハイ」であれば「ハイ」となる。
また、第１ノアゲート（ＮＯＲ１）は第２コントロール
信号（ＢＣＯＮ２）とアドレスデコーダー６０を反転し
た信号を受けて演算する。第１ＰＭＯＳトランジスタＰ
Ｍ１と第２ＰＭＯＳトランジスタＰＭ２は、図示しては
いないが、基板内に同じＮウェルを使用して構成し、他
のＰＭＯＳトランジスタのＮウェルとは区別されるよう
に構成し、Ｎウェルに供給する電源はＷＬＰＷＲを用い
る。

【００５５】参考までに説明すると、他のＰＭＯＳトラ
ンジスタのＮウェルに供給する電源は外部の供給電源の
ＶＣＣを使用する。前記でレベルシフタ６２の供給電源
のＷＬＰＷＲはＶＣＣまたはＶＣＣから昇圧した電圧
（ＶＣＣ＋α Ｖｔｎ）であり、これはＢＣＯＮ１，Ｂ
ＣＯＮ２の調整により決定される。即ち、ＢＣＯＮ１が
ローレベルであり、ＢＣＯＮ２がハイレベルであるとき
は第１強誘電体キャパシタ（ＦＣ１）の一端は「ロー」
レベルとなり、第１ＮＭＯＳトランジスタ（ＮＭ１）が
ターンオンすることに応じて第２ＰＭＯＳトランジスタ
がターンオンする。これにより、ＷＬＰＷＲはＶＣＣと
なり、第１強誘電体キャパシタ（ＦＣ１）はＶＣＣで充
填される。そして、ＷＬＰＷＲを昇圧させる前にＢＣＯ
Ｎ２を「ロー」レベルに遷移させ、第２ＰＭＯＳトラン
ジスタをターンオフさせる。

【００５６】このように第２ＰＭＯＳトランジスタをタ
ーンオフさせた後、ＢＣＯＮ１を「ハイ」レベルに遷移
させると、ＷＬＰＷＲは第１強誘電体キャパシタ（ＦＣ
１）の充填電荷によって昇圧した電圧が発生する。この
ようにＷＬＰＷＲの昇圧後、昇圧電源を再び充填に使用
するためにＢＣＯＮ１をまず「ロー」レベルに遷移さ
せ、第１強誘電体キャパシタ（ＦＣ１）に充填させた
後、ＢＣＯＮ２を「ハイ」レベルに遷移させることによ
り、ＷＬＰＷＲは再びＶＣＣ状態となる。

【００５７】このようなＷＬＰＷＲはレベルシフタ６２
の駆動電源として使用し、レベルシフタ６２を介して出
力されたＷＬＤはワードラインドライバ６３の駆動電源
として使用し、ワードラインドライバ６３を介して出力
されたワードライン（ＷＬ）信号はセルアレイ部６４の
ワードラインに供給される。前記でＷＬＤ信号はＷＬＰ
ＷＲ信号の影響を受けて「Ｉ」区間で昇圧した波形とな
り、これによってＷＬも「Ｉ」区間で昇圧した電圧とな
る。

【００５８】プレートライン（ＰＬ）はワードライン
（ＷＬ）が最初ハイレベルであるスタート点で「ハイ」
レベル（ＶＣＣ）に遷移し、最初のハイレベルが終わる
時点、或いは、二番目のハイレベルが発生して昇圧する
前の何れの区間でも「ロー」レベルに遷移できる。即
ち、図８の「Ｅ，Ｆ，Ｇ，Ｈ」区間内の何れの所でも
「ロー」レベルに遷移することができる。

【００５９】次に、図６の構成を有するワードライン昇
圧発生回路を用いたワードライン駆動方法において、外
部の電源電圧が臨界電圧より高い場合には、図６と図７
と図９に示すように、ＷＬＰＷＲ信号が何の区間でも昇
圧せずにＶＣＣであるので、ＷＬＤとＷＬ信号は正常電
源電圧（ＶＣＣ）を出力する。このとき、ＣＳＢｐａｄ
が「ロー」レベルに遷移するアクティブ区間でＷＬＢＣ
ＯＮ信号が「Ｈ」と「Ｉ」区間の間に「ハイ」レベルを
出力すると、Ｎ２ノードは「Ｈ」と「Ｉ」区間の間に
「ロー」レベルを出力する。そして、Ｎ３ノードの信号
と第２コントロール信号（ＢＣＯＮ２）とＷＬＰＷＲ信
号は続けて「ハイ」レベル（ＶＣＣ）となり、第１コン
トロール信号（ＢＣＯＮ１）は「ロー」レベル（ＶＳ
Ｓ）となる。

【００６０】プレートライン（ＰＬ）はワードライン
（ＷＬ）が最初ハイレベルであるスタート点で「ハイ」
レベル（ＶＣＣ）に遷移し、最初のハイレベルが終わる
時点、或いは、二番目のハイレベルが発生して昇圧する
前の何れの区間でも「ロー」レベルに遷移できる。即
ち、図８の「Ｅ，Ｆ，Ｇ，Ｈ」区間内の何れの所でも
「ロー」レベルに遷移することができる。

【００６１】次に、本発明の第２実施形態による不揮発
性強誘電体メモリ装置の昇圧発生回路について説明す
る。

【００６２】この実施形態では、昇圧電圧はワードライ
ンドライバのセルフ昇圧ＮＭＯＳトランジスタのゲート
へ伝達される。図１０は本発明の第２実施形態による昇
圧発生のためのワードラインドライバゲート昇圧発生回
路の回路構成図であり、図１１は図１０を制御するため
のワードラインドライバゲート制御回路部の回路図であ
る。

【００６３】ワードラインドライバゲート昇圧発生回路
は、図１０に示すように、図６のワードライン昇圧制御
回路部６１がワードラインドライバゲート制御回路部１
０１に置き換えられ、ＢＣＯＮ１とＢＣＯＮ２とＷＬＰ
ＷＲ信号がそれぞれＷＬＧＣ１とＷＬＧＣ２とＷＬＧ信
号とされ、レベルシフタ６２が備えられていないことを
除いては、図６の回路構成と同様である。このとき、Ｗ
ＬＧＣ１とＷＬＧＣ２信号は第１，第２ワードラインド
ライバゲート制御信号を意味する。

【００６４】そして、図１１に示すワードラインドライ
バゲート制御回路部１０１の供給電圧感知部１１０と、
第３，第４信号発生部１１１，１１２は、図７に示す供
給電圧感知部７０と、第１，第２信号発生部７１，７２
とその構成がそれぞれ同じである。但し、図６及び図７
ではワードライン昇圧制御信号としてＷＬＢＣＯＮ信号
のみを受けて駆動しているが、図１０及び図１１ではＷ
ＬＢＣＯＮ１とＷＬＢＣＯＮ２の信号を受けて駆動し、
第４ナンドゲートＮＡＮＤ４がそれぞれＮ５ノードとＷ
ＬＢＣＯＮ２の信号を受けて動作している。

【００６５】前記で供給電圧感知部１１０の出力ノード
のＮ５は、図１２に示すように、臨界電圧以下では「ハ
イ」レベルを維持する。そして、ＷＬＢＣＯＮ２の信号
によって第４ナンドゲートＮＡＮＤ４の出力波形が決定
され、第４ナンドゲートの出力波形によってＷＬＧＣ
１，ＷＬＧＣ２信号が決定される。即ち、図１２に示す
ＷＬＧＣ１は「ロー」レベルとなるＷＬＧＣＯＮ２のス
タートエッジのみ遅延させた波形であり、ＷＬＧＣ２は
「ハイ」レベルとなるＷＬＧＣＯＮ２のエンドエッジを
一定の幅だけ更に遅延して延長させた波形である。

【００６６】図１１の各構成部の基本動作は、前述した
図７の各構成部の基本動作と同一である。そして、図１
０及び図１２でのＷＬＧの昇圧動作原理は図６及び図８
のＷＬＰＷＲの昇圧動作原理と同様であって、ＷＬＧＣ
２がローパルスである区間にＷＬＧＣ１はハイパルスを
発生させ、第２強誘電体キャパシタ（ＦＣ２）に格納さ
れた充填電荷が「Ｂ」と「Ｆ」の区間でＷＬＧ信号電圧
を上げる。その後、昇圧したＷＬＧ信号が外部電源のＶ
ＣＣレベルに遷移すると、ワードライン（ＷＬ）信号が
活性化する。

【００６７】次に、図１０と図１１と図１３に示すよう
に、電源電圧が臨界電圧以上であれば、ＷＬＧＣＯＮ１
信号が「ハイ」レベルである区間の間のみＮ５ノードが
「ロー」レベルを出力する。

【００６８】臨界電圧以上でＮ５ノードが「ロー」レベ
ルである場合、ＷＬＢＣＯＮ２の信号に関係なく、第４
ナンドゲートＮＡＮＤ４の出力端のＮ６ノードの信号と
ＷＬＧＣ２とＷＬＧは「ハイ」レベル（ＶＣＣ）を維持
し、ＷＬＧＣ１は「ロー」レベル（ＶＳＳ）を維持す
る。前記のように電源電圧が臨界電圧以上である時は、
ＷＬＧは昇圧電圧を発生せずに「ハイ」レベル（ＶＣ
Ｃ）を維持する。

【００６９】次に、図４及び図５のワードライン／プレ
ートラインドライバの回路構成について説明する。

【００７０】図１４は図４及び図５のワードライン／プ
レートラインドライバの回路構成図である。ワードライ
ン／プレートラインドライバは、図１４に示すように、
ロー選択デコーダーのＸ−デコーダーと、ＮＭＯＳとＰ
ＭＯＳから構成され、プレートライン駆動信号（ＰＬ
Ｄ）をプレートライン（ＰＬ（Ｌ）やＰＬ（Ｒ））へ伝
達するためのトランスファゲートと、ディセーブル信号
（ＥＮＢ）がゲートに入力され、トランスファゲートの
他端と接地電圧端との間に構成された第１７ＮＭＯＳト
ランジスタと、ワードラインドライバ駆動信号（ＷＬ
Ｄ）をワードラインへ伝達するスイッチング役割をする
第１８ＮＭＯＳトランジスタ（ＮＭ１８）と、ワードラ
インドライバゲート制御信号（ＷＬＧ）をゲートに入力
され、第１８ＮＭＯＳトランジスタ（ＮＭ１８）のスイ
ッチング動作を制御する第１９ＮＭＯＳトランジスタ
（ＮＭ１９）と、Ｘ−デコーダーのディセーブル信号
（ＥＮＢ）をゲートに入力され、ワードライン（ＷＬ）
と接地電圧（ＶＳＳ）端との間に接続された第２０ＮＭ
ＯＳトランジスタ（ＮＭ２０）とから構成されている。

【００７１】前記でトランスファゲートは、Ｘ−デコー
ダーのイネーブル信号（ＥＮ）をＮＭＯＳに入力し、デ
ィセーブル信号（ＥＮＢ）をＰＭＯＳにそれぞれ入力し
てそれぞれを駆動し、プレートライン駆動信号（ＰＬ
Ｄ）を左側または右側のプレートライン（ＰＬ(Ｌ)，Ｐ
Ｌ(Ｒ)）へ伝達するためのものである。そして、第１９
ＮＭＯＳトランジスタ（ＮＭ１９）はＸ−デコーダーの
イネーブル信号（ＥＮ）を第１８ＮＭＯＳトランジスタ
のゲートへ伝達する役割を果たす。前記でＸ−デコーダ
ーはワードラインとプレートラインに共通に使用され
る。

【００７２】以下、前記ワードライン／プレートライン
ドライバの動作を説明する。

【００７３】特定の行アドレスが活性化すると、イネー
ブル信号（ＥＮ）は「ハイ」を出力し、ディセーブル信
号（ＥＮＢ）は「ロー」を出力する。そして、Ｘ−デコ
ーダーのイネーブル信号が「ハイ」を出力するとき、Ｗ
ＬＧの電圧の状態に応じて、第１８ＮＭＯＳトランジス
タ（ＮＭ１８）のゲートノードの電圧が決定される。即
ち、第１８ＮＭＯＳトランジスタ（ＮＭ１８）のゲート
ノードの電圧はＷＬＧ−α Ｖｔｎとなる。このとき、
ＶｔｎはＮＭＯＳトランジスタのしきい値電圧であり、
αは１．０以上の値を有する。

【００７４】従って、低電圧動作の場合、第１８ＮＭＯ
Ｓトランジスタ（ＮＭ１８）のゲートノードの電圧が低
すぎると、即ち、第１８ＮＭＯＳトランジスタ（ＮＭ１
８）のしきい値電圧より低いと、第１８ＮＭＯＳトラン
ジスタ（ＮＭ１８）はターンオフ状態になるので、ＷＬ
Ｄ信号がワードラインへ伝達されない。逆に、ＷＬＧ信
号を十分に大きくすれば、Ｘ−デコーダーのイネーブル
信号（ＥＮ）が第１８ＮＭＯＳトランジスタ（ＮＭ１
８）のゲートノードへ十分に伝達され、第１８ＮＭＯＳ
トランジスタ（ＮＭ１８）をターンオンさせ得るので、
ＷＬＤ信号がワードラインへ十分に伝達される。

【００７５】次に、図４及び図５のカラム選択部（Ｃ／
Ｓ：Column Select）の構成について説明する。

【００７６】図１５は図４及び図５のカラム選択部の回
路構成図である。カラム選択部は、図１５に示すよう
に、データバス（ｉｏ＜ｍ＞）(ｍは任意の数で０≦ｍ
≦７の定数を示す）のデータをビットライン（Ｂ１＜ｘ
＞）か、ビットライン（Ｂ１＜ｘ＋１＞）(ｘは任意の
数で０≦ｘ≦１４の定数を示す)へ伝達するように、カ
ラムデコーダーの第１，第２選択信号のＹＳＥＬ＜ｎ＞
とＹＳＥＬ＜ｎ＋１＞をそれぞれ受けてスイッチング動
作する二つのＮＭＯＳトランジスタから構成されてい
る。

【００７７】即ち、カラム選択部の単位構成は、一つの
データバスに二つのビットラインが接続されており、そ
の二つのビットラインのうち一つを選択するために、第
１，第２選択信号（ＹＳＥＬ＜ｎ＞，ＹＳＥＬ＜ｎ＋１
＞）の制御を受けて動作する二つのＮＭＯＳトランジス
タから構成されている。全体的なカラム選択部は上記し
た単位構成が繰り返して配列されている。

【００７８】このとき、第１選択信号（ＹＳＥＬ＜ｎ
＞）の制御を受けたＮＭＯＳトランジスタは一番目（又
は奇数番目）ビットラインごとに配置され、第２選択信
号（ＹＳＥＬ＜ｎ＋１＞）の制御を受けたＮＭＯＳトラ
ンジスタは二番目（又は偶数番目）ビットラインごとに
配置されて、互いに一ビットライン置きに一つずつ配置
されている。前述したように、ｉｏ＜ｍ＞をＹＳＥＬ＜
ｎ＞とＹＳＥＬ＜ｎ＋１＞が共に用いることによってｉ
ｏ＜０＞バス処理のレイアウトは良くなる。

【００７９】

【発明の効果】以上のような本発明の不揮発性強誘電体
メモリ装置の昇圧発生回路及びその発生方法は次のよう
な効果がある。

【００８０】第一に、低電源電圧領域（電源電圧が臨界
電圧以下である領域）では電源電圧（ＶＣＣ）より高い
電圧（ＶＣＣ＋α Ｖｔｎ）を強誘電体キャパシタを用
いて発生させ、セルのワードライン及びワードラインド
ライバのセルフ昇圧ＮＭＯＳトランジスタに供給するこ
とで、昇圧したワードライン信号によるセルの動作を安
定化することができる。第二に、電源電圧が正常領域で
ある時は電源電圧（ＶＣＣ）のみを用いてセルを動作さ
せるので、高電圧によるＣＭＯＳ素子の特性劣化を防止
することができる。第三に、強誘電体キャパシタを用い
て昇圧電圧を発生させるので、昇圧用キャパシタの面積
を画期的に減らすことができ、従って、レイアウト面積
が小さくなることでチップコストを低減することができ
る。

【図面の簡単な説明】

【図１】 一般的な強誘電体のヒステリシス特性図

【図２】 従来技術による不揮発性強誘電体メモリ装置
の単位セル構成図

【図３ａ】 従来の不揮発性強誘電体メモリ装置の書き
込みモードの動作タイミング図。

【図３ｂ】 従来の不揮発性強誘電体メモリ装置の読み
出しモードの動作タイミング図。

【図４】 本発明による駆動方法を適用するためのセル
アレイブロックのレイアウト図。

【図５】 図４のセルアレイブロックの回路構成図。

【図６】 本発明の第１実施形態によるワードライン昇
圧電圧の発生のためのワードライン昇圧発生部の回路構
成図。

【図７】 図６のワードライン昇圧制御回路部の回路構
成図。

【図８】 供給電圧が低電圧領域であるとき、図６と図
７の駆動タイミング図。

【図９】 供給電圧が正常電圧領域であるとき、図６と
図７の駆動タイミング図。

【図１０】 本発明の第２実施形態による昇圧電圧の発
生のためのワードラインドライバゲート昇圧発生回路の
回路構成図。

【図１１】 図１０を制御するためのワードラインドラ
イバゲート制御回路部の回路図。

【図１２】 供給電圧が低電圧領域であるとき、図１０
と図１１の駆動タイミング図。

【図１３】 供給電圧が正常電圧領域であるとき、図１
０と図１１の駆動タイミング図。

【図１４】 図４と図５のワードライン／プレートライ
ンドライバの回路構成図。

【図１５】 図４と図５のカラム選択部の回路構成図。

【符号の説明】

６０，１００：アドレスデコーダー ６１：ワードライン昇圧制御回路部 ６２：レベルシフター ６３，１０２：ワードラインドライバ ６４：セルアレイ部 ７０，１１０：供給電圧感知部 ７１：第１信号発生部 ７２：第２信号発生部 １１１：第３信号発生部 １１２：第４信号発生部 １０１：ワードラインドライバゲート制御回路部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 キイ，フン・ウー 大韓民国・キョンギ−ド・イチョン−シ・ ブバル−ウブ・ウンガム−リ・97・エーワ アパートメント・101−1102 (72)発明者 キム，ドゥク・ジュ 大韓民国・チェジュ−ド・チェジュ−シ・ イホ２−ドン・1048 (72)発明者 パク，ジェ・ホーン 大韓民国・キョンギ−ド・ソンナン−シ・ プンダン−ク・クンゴク−ドン・181・チ ョンソル・マウル・307−1403 Ｆターム(参考） 5F038 BG03 DF05 EZ20

Claims (11)

【特許請求の範囲】
1. 【請求項１】 チップイネーブル信号が活性化されたア
   クティブ区間の間、電圧昇圧調整信号を受けて、電源電
   圧が臨界電圧以下であるか、以上であるかを感知する供
   給電圧感知部と、 前記供給電圧感知部と前記電圧昇圧調整信号を論理演算
   する第１演算部と、 前記第１演算部の信号を受けて、前記電圧昇圧調整信号
   のスタートエッジを遅延させた第１昇圧制御信号と、エ
   ンドエッジを遅延させた第２昇圧制御信号を出力する第
   １，第２信号出力部と、 前記電源電圧が臨界電圧以下であるとき、アドレスデコ
   ーダーの活性化信号と前記第１，第２昇圧制御信号を入
   力され、前記電源電圧より昇圧した電圧を発生させる強
   誘電体キャパシタを備えた電圧発生回路とを含むことを
   特徴とする不揮発性強誘電体メモリ装置の昇圧発生回
   路。
2. 【請求項２】 前記電圧昇圧調整信号は前記供給電圧感
   知部と前記第１演算部とを共に制御する単一の信号であ
   るか、 前記供給電圧感知部のみを制御するための第１電圧昇圧
   調整信号と、前記第１演算部のみを制御するための第２
   電圧昇圧調整信号との二つの信号であることを特徴とす
   る請求項１記載の不揮発性強誘電体メモリ装置の昇圧発
   生回路。
3. 【請求項３】 前記電圧発生回路は、 前記第１昇圧制御信号と前記アドレスデコーダーの活性
   化信号とを論理演算する第２演算部と、 前記第２演算部の信号を反転して出力する第１インバー
   タと、 前記アドレスデコーダーの活性化信号を反転して出力す
   る第２インバーターと、 前記第２昇圧制御信号と前記第２インバータの信号とを
   論理演算する第３演算部と、 前記第３演算部の信号を反転して出力する第３インバー
   ターと、 前記第３インバーターの信号を入力されて動作する第１
   ＣＭＯＳインバーターと、 一端が前記第１インバータに連結され、他端が前記第１
   ＣＭＯＳインバーターに連結された第１強誘電体キャパ
   シタ（ＦＣ１）と、 前記第１ＣＭＯＳインバーターの出力信号をゲートに入
   力され、前記電源電圧端と前記第１強誘電体キャパシタ
   の他端とに連結された第１ＰＭＯＳトランジスタと、を
   備えて構成されることを特徴とする請求項１記載の不揮
   発性強誘電体メモリ装置の昇圧発生回路。
4. 【請求項４】 前記第１ＣＭＯＳインバーターを構成す
   るＰＭＯＳトランジスタと前記第１ＰＭＯＳトランジス
   タは同じＮウェル内に構成し、他のＰＭＯＳトランジス
   タのＮウェルとは隔離され形成されることを特徴とする
   請求項３記載の不揮発性強誘電体メモリ装置の昇圧発生
   回路。
5. 【請求項５】 前記不揮発性強誘電体メモリ装置の昇圧
   発生回路は、前記電源電圧より昇圧した電圧をワードラ
   インドライバのセルフ昇圧ＮＭＯＳトランジスタのゲー
   トへ伝達するために、ワードライン／プレートラインド
   ライバを更に備えて構成されることを特徴とする請求項
   １記載の不揮発性強誘電体メモリ装置の昇圧発生回路。
6. 【請求項６】 電源電圧が臨界電圧より小さい領域で、
   チップイネーブル信号が活性化されたアクティブ区間の
   間に電圧昇圧調整信号を出力する段階と、 前記電圧昇圧調整信号のスタートエッジを遅延させる第
   １昇圧制御信号とエンドエッジを遅延させる第２昇圧制
   御信号を出力する段階と、 強誘電体キャパシタを含めて構成された電圧昇圧発生回
   路に前記第１，第２昇圧制御信号を入力して、前記電源
   電圧より昇圧した電圧を発生させる段階とを備えること
   を特徴とする不揮発性強誘電体メモリ装置の昇圧発生方
   法。
7. 【請求項７】 前記電源電圧より昇圧した電圧は、レベ
   ルシフターとワードラインドライバを経て、セルアレイ
   部のワードラインに出力されるか、ワードラインドライ
   バのセルフ昇圧ＮＭＯＳトランジスタのゲートへ伝達さ
   れることを特徴とする請求項６記載の不揮発性強誘電体
   メモリ装置の昇圧発生方法。
8. 【請求項８】 電源電圧が臨界電圧より小さい領域であ
   るとき、チップイネーブル信号が活性化されたアクティ
   ブ区間の間に一定幅のハイレベルを有するワードライン
   昇圧調整信号を出力する段階と、 前記ワードライン昇圧調整信号のスタートエッジのみを
   遅延させ、ハイレベルの第１昇圧制御信号を出力する段
   階と、 前記第１昇圧制御信号を出力すると共に、前記電圧昇圧
   制御信号のエンドエッジだけの幅を更に遅延／延長さ
   せ、ローレベルの第２昇圧制御信号を出力する段階と、 強誘電体キャパシタを含んで構成された昇圧発生回路に
   アドレスデコーダーの活性化信号及び前記第１，第２昇
   圧制御信号を入力して、前記第１昇圧制御信号がハイレ
   ベルであるときのみ前記電源電圧より昇圧した電圧を発
   生させる段階と、を備えることを特徴とする不揮発性強
   誘電体メモリ装置の昇圧発生方法。
9. 【請求項９】 電源電圧が臨界電圧より小さい領域で、
   チップイネーブル信号が活性化されたアクティブ区間の
   間に一定幅のハイレベルを有するワードラインドライバ
   の第１電圧昇圧調整信号を出力する段階と、 前記ハイレベルの第１電圧昇圧調整信号を出力する間、
   ローレベルからハイレベルへさらにハイレベルからロー
   レベルへ変化する第２電圧昇圧調整信号を出力する段階
   と、 前記第２電圧昇圧調整信号のスタートエッジのみを遅延
   させ、ハイレベルの第１昇圧制御信号を出力する段階
   と、 前記第１昇圧制御信号を出力すると共に、前記第２電圧
   昇圧制御信号のエンドエッジだけの幅を更に遅延／延長
   させ、ローレベルの第２昇圧制御信号を出力する段階
   と、 強誘電体キャパシタを含んで構成された昇圧発生回路に
   アドレスデコーダーの活性化信号及び前記第１，第２昇
   圧制御信号を入力して、前記第１昇圧制御信号がハイレ
   ベルであるときのみ前記電源電圧より昇圧した電圧を発
   生させる段階と、を備えることを特徴とする不揮発性強
   誘電体メモリ装置の昇圧発生方法。
10. 【請求項１０】 前記電源電圧より昇圧した電圧は、セ
    ルアレイ部のワードラインにワードライン駆動信号の伝
    達可否を制御するためのワードラインドライバーのセル
    フ昇圧ＮＭＯＳトランジスタのゲートに印加されること
    を特徴とする請求項９記載の不揮発性強誘電体メモリ装
    置の昇圧発生方法。
11. 【請求項１１】 前記電源電圧より昇圧した電圧はセル
    アレイ部のワードラインにハイレベルのパルスが発生す
    る前に発生することを特徴とする請求項９記載の不揮発
    性強誘電体メモリ装置の昇圧発生方法。