DE10154272A1 - Verfahren zum Erzeugen einer angehobenen Spannung für einen nichtflüchtigen ferroelektrischen Speicher - Google Patents

Abstract

Es werden eine Schaltung und ein Verfahren für einen nichtflüchtigen FRAM angegeben, mit denen ein stabiler Betrieb selbst dann ausgeführt werden kann, wenn die Versorgungsspannung in einem großen Bereich variiert. Außerdem kann die Layoutfläche zum Erzeugen einer angehobenen Spannung verringert werden, um die Kosten eines Chips zu senken. DOLLAR A Die erfindungsgemäße Schaltung ist mit Folgendem versehen: DOLLAR A - einem Versorgungsspannungssensor zum Empfangen eines Spannungsanhebe-Steuersignals während einer aktiven Periode, in der ein Chipaktiviersignal aktiviert ist, um zu erfassen, ob sich eine Versorgungsspannung unter einer Schwellenspannung Vlimit befindet; DOLLAR A - einer ersten Operationseinheit zum Ausführen einer Logikoperation an einem Signal des Versorgungsspannungssensors und dem Spannungsanhebe-Steuersignal; DOLLAR A - einer ersten und einer zweiten Signalausgabeeinheit zum Verzögern der Startflanke bzw. der Endflanke des Spannungsanhebe-Steuersignals durch Empfangen eines Signals von der ersten Operationseinheit, um ein erstes und ein zweites Anhebe-Steuersignal auszugeben; und DOLLAR A - einem ferroelektrischen Kondensator zum Empfangen eines Aktiviersignals von einem Adressendecodierer sowie des ersten und des zweiten Anhebe-Steuersignals, wenn die Versorgungsspannung niedriger als die Schwellenspannung ist, um eine angehobene Spannung über der Versorgungsspannung zu erzeugen.

Description

Priorität: 28. Mai 2001, Korea, P 2001-29466

Die Erfindung betrifft ein Verfahren zum Erzeugen einer an­ gehobenen Spannung für einen nichtflüchtigen ferroelektri­ schen Speicher (FRAM) und spezieller eine Schaltung und ein Verfahren zum Erzeugen einer angehobenen Spannung für einen FRAM, der im Wesentlichen mit einer niedrigen Spannung be­ trieben werden kann.

Im Allgemeinen verfügen FRAMs über eine Datenverarbeitungs­ geschwindigkeit entsprechend der eines DRAM, und sie behal­ ten die Daten selbst im Zustand mit abgeschalteter Spannung. Aus diesem Grund ziehen FRAMs viel Aufmerksamkeit als Spei­ cher der nächsten Generation auf sich.

FRAMs und DRAMs sind Speicher mit ähnlichen Strukturen, je­ doch enthält ein FRAM einen ferroelektrischen Kondensator mit hoher Restpolarisation, die es erlaubt, Daten selbst dann aufrecht zu erhalten, wenn ein zum Einschreiben verwen­ detes elektrisches Feld weggenommen wird.

Die Fig. 1 zeigt die Hystereseschleife eines üblichen Ferro­ elektrikums. Wie dargestellt, bleiben selbst dann, wenn ein elektrisches Feld, durch das eine Polarisation hervorgerufen wurde, weggenommen wird, Daten in bestimmtem Umfang erhalten (d. h. Zustände d und a), ohne dass Löschung auftritt, was auf dem Vorhandensein einer Restpolarisation (oder spontanen Polarisation) beruht. Eine FRAM-Zelle wird dadurch als Spei­ cher verwendet, dass die Zustände d und a den logischen Zu­ ständen 1 bzw. 0 zugeordnet werden.

Nun wird ein bekannter FRAM unter Bezugnahme auf die Fig. 2 beschrieben, die eine Einheitszelle eines derartigen FRAM zeigt.

Wie es in der Fig. 2 dargestellt ist, verfügt der bekannte FRAM über eine in einer Richtung ausgebildete Bitleitung B/L, eine die Bitleitung schneidende Wortleitung W/L, eine Plattenleitung P/L, die von der Wortleitung beabstandet ist und in derselben Richtung wie diese verläuft; einen Transis­ tor T1, dessen Gate mit der Wortleitung verbunden ist und dessen Source mit der Bitleitung verbunden ist; und einen ferroelektrischen Kondensator FC1. Ein erster Anschluss des ferroelektrischen Kondensators FC1 ist mit dem Drain des Transistors T1 verbunden, und der zweite Anschluss ist mit der Plattenleitung P/L verbunden.

Nun wird der Daten-Eingabe/Ausgabe-Vorgang für den bekannten FRAM anhand der Fig. 3A und 3B beschrieben, die zeitbezogene Diagramme zum Veranschaulichen des Schreib- bzw. Lesemodus bei diesem FRAM sind.

Während des Schreibmodus wird ein von außen angelegtes Chip­ aktiviersignal CSBpad vom hohen in den niedrigen Zustand ak­ tiviert. Gleichzeitig startet der Schreibmodus, wenn ein Schreibaktiviersignal WEBpad vom hohen in den niedrigen Zu­ stand gebracht wird. Anschließend wird, wenn eine Adressen­ decodierung im Schreibmodus startet, ein an die entsprechen­ de Wortleitung angelegter Impuls vom hohen auf den niedrigen Zustand gebracht, um eine Zelle auszuwählen.

In einer Periode, in der die Wortleitung im hohen Zustand gehalten ist, werden ein hohes Signal innerhalb einer be­ stimmten Periode und ein niedriges Signal innerhalb einer bestimmten Periode sequenziell an eine entsprechende Plat­ tenleitung angelegt. Um einen Logikwert A1" oder A0" in eine ausgewählte Zelle einzuschreiben, wird an die entsprechende Bitleitung ein mit dem Schreibaktiviersignal WEBpad synchro­ nisiertes hohes oder niedriges Signal angelegt.

Anders gesagt, wird der Logikwert A1" in den ferroelektri­ schen Kondensator eingeschrieben, wenn an die Bitleitung ein hohes Signal angelegt wird und an die Plattenleitung in ei­ ner Periode, in der das an die Wortleitung angelegt Signal hoch ist, ein niedriges Signal angelegt wird. Dagegen wird der Logikwert A0" in den ferroelektrischen Kondensator ein­ geschrieben, wenn ein niedriges Signal an die Bitleitung angelegt wird und das an die Plattenleitung angelegte Signal hoch ist.

Nun wird der Lesevorgang für einen durch den obigen Ablauf im Schreibmodus in eine Zelle eingespeicherten Datenwert be­ schrieben. Wenn das Chipaktiviersignal CSBpad vom hohen in den niedrigen Zustand aktiviert wird, erhalten alle Bitlei­ tungen aufgrund eines Ausgleichssignals EQ das gleiche Po­ tenzial entsprechend einer niedrigen Spannung, bevor eine entsprechende Wortleitung ausgewählt wird. Dann wird die entsprechende Bitleitung inaktiv, und es wird eine Adresse decodiert. Entsprechend der decodierten Adresse wird ein niedriges Signal für die entsprechende Wortleitung auf ein hohes Signal gebracht, wodurch die entsprechende Zelle aus­ gewählt wird.

An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal angelegt, um einen eingespeicherten, dem Logikwert A1" entsprechenden Datenwert zu zerstören. Wenn der Logik­ wert A0" im ferroelektrischen Speicher abgespeichert ist, wird der entsprechende Datenwert nicht zerstört.

Ein zerstörter Datenwert und ein nicht zerstörter Datenwert werden aufgrund der ferroelektrischen Hystereseschleife als verschiedene Werte ausgegeben, so dass ein Leseverstärker den Logikwert A1" oder A0" liest. Anders gesagt, wird, wenn der Datenwert zerstört wird, ein Zustand Ad@ in einen Zu­ stand Af@ überführt, wie es in der Hystereseschleife der Fig. 1 dargestellt ist. Wenn der Datenwert nicht zerstört wird, wird der Zustand Aa@ in den Zustand Af@ überführt. So wird, wenn der Leseverstärker aktiviert wird, nachdem eine Einschwingzeit verstrichen ist, der Logikwert A1" dann aus­ gegeben, wenn der Datenwert zerstört ist, während der Logik­ wert A0" ausgegeben wird, wenn der Datenwert nicht zerstört ist.

Wie oben beschrieben, wird, nachdem der Leseverstärker einen Datenwert ausgegeben hat, die Plattenleitung im Zustand, in dem ein hohes Signal an die entsprechende Wortleitung ange­ legt ist, vom hohen in den niedrigen Zustand deaktiviert, um den Datenwert als ursprünglichen Datenwert wiederherzustel­ len.

Wenn der Daten-Lese/Schreib-Vorgang beendet ist, kann unter Verwendung eines nicht dargestellten NMOS-Kondensators eine angehobene Spannung auf der Wortleitung erzeugt werden.

Jedoch bestehen beim bekannten FRAM u. a. die folgenden Pro­ bleme. Da beim Lesen und Schreiben der Zelle keine angehobe­ ne Spannung verwendet wird, kann im Bereich mit niedriger Spannung fehlerhafter Betrieb des Chips auftreten. Auch ist eine größere Layoutfläche erforderlich, da zum Erzeugen der angehobenen Spannung ein NMOS-Transistor zu verwenden ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung und ein Verfahren zum Erzeugen einer angehobenen Spannung für einen FRAM zu schaffen, durch die stabiler Betrieb auch dann ausgeführt werden kann, wenn die Versorgungsspannung in ei­ nem großen Bereich variiert.

Diese Aufgabe ist hinsichtlich der Schaltung durch die Lehre des beigefügten Anspruchs 1 und hinsichtlich des Verfahrens durch die Lehren der beigefügten unabhängigen Ansprüche 11, 19 und 21 gelöst. Die Schaltung und das Verfahren gemäß der Erfindung zeigen auch den Vorteil, dass eine kleinere Lay­ outfläche als bisher zum Erzeugen einer angehobenen Spannung möglich ist, wodurch die Kosten eines Chips gesenkt werden können.

Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus­ üben der Erfindung. Die Aufgaben und andere Vorteile der Er­ findung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.

Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.

Fig. 1 zeigt eine Hystereseschleife eines üblichen Ferro­ elektrikums;

Fig. 2 ist eine schematische Ansicht einer Einheitszelle ei­ nes bekannten FRAM;

Fig. 3A und 3B sind zeitbezogene Diagramme zum Veranschauli­ chen des Betriebs in einem Schreib- bzw. einem Lesemodus des bekannten FRAM;

Fig. 4 zeigt ein Layout eines Zellenarrayblocks eines FRAM für ein Ansteuerungsverfahren gemäß der Erfindung;

Fig. 5 ist ein Schaltbild des Zellenarrayblocks der Fig. 4;

Fig. 6 ist ein Schaltbild eines Generators für eine angeho­ bene Wortleitungsspannung gemäß einer ersten Ausführungsform der Erfindung;

Fig. 7 ist ein Schaltbild einer Steuerschaltung für eine angehobene Wortleitungsspannung in der Fig. 6;

Fig. 8 und 9 sind Ansteuerungs-Zeitdiagramme zu den Fig. 6 und 7, wenn sich eine Versorgungsspannung in einem Bereich einer niedrigen bzw. einer normalen Spannung befindet;

Fig. 10 ist ein Schaltbild eines Generators für eine für eine angehobene Wortleitungsspannung für ein Wortleitungs­ treiber-Gate gemäß einer zweiten Ausführungsform der Erfin­ dung;

Fig. 11 ist ein Schaltbild einer Steuerschaltung für ein Wortleitungstreiber-Gate zum Steuern des Generators der Fig. 10;

Fig. 12 und 13 sind Ansteuerungs-Zeitdiagramme zu den Fig. 10 und 11, wenn sich die Versorgungsspannung in einem Be­ reich niedriger bzw. normaler Spannung befindet;

Fig. 14 ist ein Schaltbild eines Wortleitungs/Plattenlei­ tungs-Treibers in den Fig. 4 und 5; und

Fig. 15 ist ein Schaltbild einer Spaltenauswähleinrichtung in den Fig. 4 und 5.

Nun werden bevorzugte Ausführungsformen der Erfindung, zu denen Beispiele in den beigefügten Zeichnungen veranschau­ licht sind, im Einzelnen beschrieben. Genauer gesagt, werden eine Schaltung und ein Verfahren zum Erzeugen einer angeho­ benen Spannung für einen FRAM beschrieben.

Durch die Erfindung ist es vorgesehen, dass ein Chip stabil betrieben werden kann, wenn der Bereich einer Versorgungs­ spannung beim Ansteuern einer FRAM-Speicherzelle stark vari­ iert. Der Bereich der Versorgungsspannung wird dabei in ei­ nen Bereich mit niedriger Spannung und einen Bereich mit normaler Spannung unterteilt. Im Bereich mit niedriger Span­ nung wird eine Spannung über der der Versorgungsspannung VCC erzeugt. Die erzeugte Spannung wird an eine Wortleitung ei­ ner Zelle und einen Eigenspannungsanhebe-NMOS-Transistor ei­ nes Wortleitungstreibers geliefert, so dass die Zelle durch ein angehobenes Wortleitungssignal stabil betrieben wird.

Insbesondere wird eine Spannung unter Verwendung eines fer­ roelektrischen Kondensators zum Erzeugen einer angehobenen Spannung angehoben, wodurch die Fläche des Anhebekondensa­ tors beachtlich verringert werden kann. Dies verringert die Layoutfläche und senkt die Kosten eines Chips.

Die Schaltung zum Erzeugen einer angehobenen Spannung lie­ fert über einen Pegelschieber und einen Wortleitungstreiber ein Wortleitungs-Steuersignal an eine Wortleitung eines Zel­ lenarrayblocks, oder sie überträgt das Wortleitungs-Steuer­ signal an das Gate eines Selbstanhebe-NMOS-Transistors des Wortleitungstreibers.

Im Bereich der normalen Spannung wird die zugeführte Span­ nung dazu verwendet, ohne jeden weiteren Prozess eine Zelle zu betreiben, wodurch verhindert ist, dass ein CMOS-Bauteil durch eine hohe Spannung beeinträchtigt wird.

Der in den Fig. 4 und 5 dargestellte Zellenarrayblock ver­ fügt über eine Anzahl oberer Zellenarrayblöcke und eine An­ zahl unterer Zellenarrayblöcke. Pro Bitleitung ist zwischen einem oberen und einem unteren Zellenarrayblock, die einan­ der benachbart sind, ein Leseverstärker S/A vorhanden.

An einem Ende jeder Bitleitung ist eine Spaltenauswählein­ richtung C/S mit einem Datenbus verbunden. In einem an die Spaltenauswähleinrichtung S/A jedes oberen und unteren Zel­ lenarrayblocks benachbarten Bereich ist eine Bezugszelle RCell angeordnet. In einer Bitleitung zwischen der Bezugs­ zelle RCell und dem Leseverstärker S/A ist eine Anzahl von Zellen angeordnet.

Die jeweiligen oberen und unteren Zellenarrayblöcke sind auf Grundlage von Wortleitungs/Plattenleitungs-Treibern zu bei­ den Seiten angeordnet. D. h., dass der obere Zellenarray­ block in ein linkes oberes Zellenarray L und ein rechtes oberes Zellenarray R unterteilt ist, während der untere Zel­ lenarrayblock in ein linkes unteres Zellenarray L und ein rechtes oberes Zellenarray R unterteilt ist.

Dabei sind der Wortleitungstreiber und der Plattenleitungs­ treiber an derselben Position angeordnet. Das Ausgangssignal des Wortleitungstreibers liefert ein Zellenauswählsignal an die Wortleitung WL der Zellen, während das Ausgangssignal des Plattenleitungstreibers ein Ansteuerungssignal an die Plattenleitung PL liefert, die eine Ansteuerleitung des fer­ roelektrischen Kondensators der Zelle ist.

Die Spannungsanhebeschaltung und der Decodierer, wie sie in der Fig. 4 dargestellt sind, sind am jeweiligen Oberrand des linken und rechten oberen Zellenarrays L und R ausgebildet, und sie steuern das linke und das rechte obere Zellenarray sowie das linke und das rechte untere Zellenarray.

Nun wird eine Schaltung zum Erzeugen einer angehobenen Span­ nung für einen FRAM gemäß der ersten und zweiten Ausfüh­ rungsform der Erfindung beschrieben.

Die Schaltung gemäß der ersten Ausführungsform gibt über ei­ nen Pegelschieber 62 und einen Wortleitungstreiber 63 eine angehobene Spannung an eine Wortleitung eines Zellenarray­ blocks 64 aus.

Die Generatorschaltung für eine angehobene Wortleitungsspan­ nung, wie sie in der Fig. 6 dargestellt ist, verfügt über einen Adressendecodierer 60, eine Steuerschaltung 61 für eine angehobene Wortleitungsspannung, ein erstes NAND-Gatter NAND1, einen ersten Inverter IN1, einen zweiten Inverter IN2, einen dritten Inverter IN3, ein erstes NOR-Gatter NOR1, einen ersten ferroelektrischen Kondensator FC1, einen CMOS- Inverter, einen zweiten PMOS-Transistor PM2, einen Pegel­ schieber 62 und einen Wortleitungstreiber 63.

Der Adressendecodierer 60 gibt ein Aktivsignal für eine ent­ sprechende Adresse aus, während die Steuerschaltung 61 für eine angehobene Wortleitungsspannung ein Steuersignal WLBCON für eine angehobene Wortleitungsspannung empfängt und ein erstes und ein zweites Steuersignal BCON1 und BCON2 zum Steuern eines Bezugspunkts für eine angehobene Wortleitungs­ spannung ausgibt. Das Signal WLBCON wird durch ein Aktivsig­ nal eines Chipauswähl-Steuersignals CSBpad erzeugt. Der Be­ zugspunkt für eine angehobene Wortleitungsspannung wird durch das Signal WLBCON bestimmt und eingestellt.

Das erste NAND-Gatter NAND1 führt eine logische UND-Opera­ tion am Aktivsignal des Adressendecodierers 60 und dem ers­ ten Steuersignal BCON1 der Steuerschaltung 61 für eine ange­ hobene Wortleitungsspannung aus und invertiert den sich er­ gebenden Wert. Der erste Inverter IN1 invertiert das Signal des ersten NAND-Gatters NAND1. Die beiden Enden des ersten ferroelektrischen Kondensators FC1 sind zwischen dem ersten Inverter IN1 und dem CMOS-Inverter angeordnet.

Der zweite Inverter IN2 invertiert das vom Adressendecodie­ rer 60 ausgegebene Aktivsignal. Das erste NOR-Gatter NOR1 führt am Signal des zweiten Inverters IN2 und dem zweiten Steuersignal BCON2 eine Operation aus und invertiert den sich ergebenden Wert. Der dritte Inverter IN3 invertiert das Signal des ersten NOR-Gatters NOR1.

Der CMOS-Inverter enthält einen ersten PMOS-Transistor PM1 und einen ersten NMOS-Transistor NM1. Der erste PMOS-Tran­ sistor PM1 und der erste NMOS-Transistor NM1 werden zwischen dem anderen, mit dem CMOS-Inverter verbundenen Ende des ers­ ten ferroelektrischen Kondensators FC1 und einem Massespan­ nungsanschluss VSS auf das Signal am dritten Inverter IN3 hin betrieben.

Der zweite PMOS-Transistor PM2 wird auf das Ausgangssignal des CMOS-Inverters hin betrieben, und er ist zwischen dem Versorgungsspannungsanschluss VCC und dem anderen Ende des ersten ferroelektrischen Kondensators FC1 angeordnet.

Der Pegelschieber 62 gibt auf ein Signal WLPWR hin, das ent­ sprechend dem Betrieb des zweiten PMOS-Transistors PM2, des ersten ferroelektrischen Kondensators FC1 und des CMOS-In­ verters ausgegeben wird, ein Wortleitungstreiber-Ansteue­ rungssignal WLD aus.

Der Wortleitungstreiber 63 gibt auf das durch den Pegel­ schieber 62 verschobene Wortleitungstreiber-Ansteuerungssig­ nal WLD hin ein angehobenes oder ein nicht angehobenes Wort­ leitungs-Ansteuerungssignal W/L aus, das an den Zellenarray­ block geliefert wird.

Nachfolgend wird die Steuerschaltung 61 für eine angehobene Wortleitungsspannung zum Ausgeben des ersten und zweiten Steuersignals BCON1 und BCON2 zum Bestimmen und Einstellen des Bezugspunkts für eine angehobene Wortleitungsspannung beschrieben.

Wie oben angegeben, gibt die Steuerschaltung 61 für eine angehobene Wortleitungsspannung das erste und zweite Steuer­ signal BCON1 und BCON2 zum Einstellen des endgültigen Span­ nungsanhebepunkts für die Wortleitung auf das Signal WLBCON hin aus. Sie verfügt über eine Versorgungsspannungs-Erfas­ sungsschaltung 7, ein zweites NAND-Gatter NAND2 zum Ausfüh­ ren einer logischen UND-Operation am Signal WLBCON und am Ausgangssignal der Versorgungsspannungs-Erfassungsschaltung 70 und zum Invertieren des sich ergebenden Werts, einen ers­ ten Signalgenerator 71 zum Verzögern des Startflankensignals des Signals WLBCON um eine bestimmte Breite und zum Ausgeben des ersten Steuersignals BCON1, und einen zweiten Signalge­ nerator 72 zum Verzögern des Endflankensignals des Signals WLBCON um eine bestimmte Breite und zum Ausgeben des zweiten Steuersignals BCON2.

Nun wird die Versorgungsspannungs-Erfassungsschaltung 70 de­ tailliert beschrieben. Zwischen dem Versorgungsspannungsan­ schluss VCC und dem Masseanschluss VSS sind ein zweiter NMOS-Transistor NM2 und ein vierter NMOS-Transistor NM4 vor­ handen, die auf das Signal WLBCON hin betrieben werden. Der Drain und das Gain eines dritten NMOS-Transistors NM3 sind zwischen den zweiten und vierten NMOS-Transistor geschaltet. Der dritte NMOS-Transistor NM3 dient zum Erzeugen eines Spannungsabfalls.

Zwischen dem Versorgungsspannungsanschluss VCC und dem Mas­ seanschluss VSS ist ein CMOS-Inverter vorhanden, der über einen zweiten PMOS-Transistor PM2 und einen fünften NMOS- Transistor NM5 verfügt, die auf ein Signal hin betrieben werden, das an einem Kontaktknoten zwischen dem dritten und vierten NMOS-Transistor ausgegeben wird und von ihren Gates empfangen wird.

Zwischen dem Knoten zwischen dem dritten und vierten NMOS- Transistor und dem Masseanschluss VSS ist ein sechster NMOS- Transistor NM6 angeordnet, der einen bestimmten Strom lei­ tet. Die Versorgungsspannung VCC wird an das Gate dieses sechsten NMOS-Transistors NM6 angelegt.

Der erste Signalgenerator 71 verfügt über einen dritten PMOS-Transistor PM3, einen vierten PMOS-Transistor PM4 und einen siebten NMOS-Transistor NM7. Der dritte PMOS-Transis­ tor PM3, der vierte PMOS-Transistor PM4 und der siebte NMOS- Transistor NM7 sind zwischen dem Versorgungsspannungsan­ schluss VCC und dem Masseanschluss VSS angeordnet. Der erste Signalgenerator 71 wird auf das Signal vom zweiten NAND-Gat­ ter NAND2 hin betrieben, das an seinem Gate eingegeben wird. Er verfügt ferner über einen vierten Inverter IN4 und einen fünften Inverter IN5 zum Verzögern des Signals, das am Kon­ taktknoten zwischen dem vierten PMOS-Transistor PM4 und dem siebten NMOS-Transistor NM7 ausgegeben wird.

Dabei dienen der dritte und der vierte PMOS-Transistor PM3 und PM4 zum Einstellen einer Signalverzögerung.

Der zweite Signalgenerator 72 verfügt über einen sechsten Inverter IN6, einen fünften PMOS-Transistor PM5, einen sechsten PMOS-Transistor PM6, einen siebten Inverter IN7 und einen achten Inverter IN8. Der sechste Inverter IN6 inver­ tiert das Signal des zweiten NAND-Gatters NAND2. Der fünfte PMOS-Transistor PM5, der sechste PMOS-Transistor PM6 und der achte NMOS-Transistor NM8 sind sequenziell zwischen den Ver­ sorgungsanschluss VCC und dem Masseanschluss VSS angeordnet, so dass sie auf das an ihren Gates eingegebene Signal des sechsten Inverters IN6 betrieben werden. Der siebte und der achte Inverter IN7 und IN8 dienen zum Verzögern des Signals, das am Kontaktknoten zwischen dem sechsten PMOS-Transistor PM6 und dem achten NMOS-Transistor NM8 ausgegeben wird.

Dabei dienen der fünfte und der sechste PMOS-Transistor PM5 und PM6 zum Einstellen einer Signalverzögerung.

Nun wird das erfindungsgemäße Verfahren zum Erzeugen einer angehobenen Spannung für einen FRAM gemäß der ersten Ausfüh­ rungsform beschrieben. Dabei wird als Erstes der Betrieb der Steuerschaltung 61 für eine angehobene Wortleitungsspannung erläutert.

Wie es in den Fig. 7, 8 und 9 dargestellt ist, wird, wenn das Signal WLBCON während Perioden H und I eine bestimmte Spannung an einen Knoten N1 übertragen, die am dritten NMOS- Transistor NM3 abfällt, der ein Spannungsabfall-Bauteil ist.

Dabei ist die Spannung am Knoten N1 durch das Widerstands­ verhältnis des zweiten bis vierten NMOS-Transistors NM2, NM3 und NM4 zum sechsten NMOS-Transistor NM6 bestimmt. Auch ist die Spannung an einem Knoten N2 durch das Widerstandsver­ hältnis des zweiten PMOS-Transistors PM2 zum fünften NMOS- Transistor NM5 bestimmt, wobei diese beiden Transistoren durch die Spannung am Knoten N1 angesteuert werden.

Dabei wird bestimmt, wenn die Spannung am Knoten N2 größer als die Logik-Schwellenspannung VT des zweiten NAND-Gatters NAND2 ist, die Versorgungsspannung kleiner als eine Schwel­ lenspannung Vlimit ist (die Versorgungsspannung ist eine niedrige Spannung: Fig. 8). Wenn die Spannung am Knoten N2 niedriger als die Logik-Schwellenspannung VT des zweiten NAND-Gatters NAND2 ist, wird bestimmt, dass die Versor­ gungsspannung größer als die Schwellenspannung Vlimit ist (die Versorgungsspannung ist die normale Spannung: Fig. 9).

Dabei wird die Schwellenspannung Vlimit durch das Stromsteu­ ervermögen der NMOS- und PMOS-Transistoren in einem Versor­ gungsspannungssensor 70, d. h. durch die Größe der Transis­ toren, bestimmt.

Da die Spannung am Knoten N1 durch den sechsten NMOS-Tran­ sistor NM6 in einer Periode, in der das Signal WLBCON nied­ rig ist, auf niedrigem Pegel gehalten wird, befindet sich die Spannung am Knoten N2 auf dem hohen Pegel VCC, und es wird das zweite NAND-Gatter NAND2 aktiviert. So wird über einen Knoten N3 ein Signal vom hohen Pegel VCC ausgegeben.

Wenn die Versorgungsspannung kleiner als die Schwellenspan­ nung Vlimit ist, wie es in der Fig. 8 dargestellt ist, wird der Knoten N2 immer auf hohem Pegel gehalten. Wenn sich das Signal WLBCON auf hohem Pegel befindet, wird am Knoten N3 ein Signal von niedrigem Pegel ausgegeben. Dabei wird ein Signal bestimmter Breite (z. B. Periode H) an der Startflan­ ke des Signals vom Knoten N3 nur durch den ersten Signalge­ nerator 71 verzögert, um das erste Steuersignal BCON1 aus­ zugeben. Ein Signal bestimmter Breite an der Endflanke des Signals am Knoten N3 wird nur durch den zweiten Signalgene­ rator 72 verzögert, ohne dass die Startflanke des Signals am Knoten N3 verzögert wird, um das zweite Steuersignal BCON2 auszugeben.

Dabei wird das erste Steuersignal BCON1 durch einen Verzöge­ rungsvorgang durch den dritten und vierten PMOS-Transistor PM3 und PM4 und den vierten und fünften Inverter IN4 und IN5 im ersten Signalgenerator 71 erzeugt. Indessen wird das zweite Steuersignal BCON2 durch den Verzögerungsvorgang durch den fünften und sechsten PMOS-Transistor PM5 und PM6 sowie den siebten und achten Inverter IN7 und IN8 des zwei­ ten Signalgenerators 72 erzeugt.

Das erste und zweite Steuersignal BCON1 und BCON2 gemäß die­ sen Erzeugungsvorgängen werden als Steuersignale des Span­ nungsgenerators für eine angehobene Wortleitungsspannung der Fig. 6 verwendet.

Wenn die Versorgungsspannung größer als die Schwellenspan­ nung Vlimit ist, wie es in der Fig. 9 dargestellt ist, wird der zweite Knoten N2 nur dann auf dem niedrigen Pegel gehal­ ten, wenn das Signal WLBCON hoch ist, während der dritte Knoten N3 und das zweite Steuersignal BCON2 immer auf dem hohen Pegel VCC gehalten werden. Das erste Steuersignal BCON1 wird immer auf dem niedrigen Pegel gehalten. Das Sig­ nal WLPWR wird vom Spannungsgenerator für eine angehobene Wortleitungsspannung, der das erste und zweite Steuersignal und das Ausgangssignal des Adressendecodierers 60 empfängt, immer auf dem hohen Pegel ausgegeben. Daher werden die Sig­ nale WLD und WL auf dem hohen Pegel ohne Spannungsanhebung ausgegeben.

Nun wird der Vorgang zum Ausgeben des Wortleitungssignals an den Zellenarrayblock 64 auf das Signal WLBCON, das erste und das zweite Steuersignal BCON1 und BCON2 sowie das Signal vom Adressendecodierer 30 hin unter Bezugnahme auf die Fig. 6 bis 9 beschrieben.

Wenn die Versorgungsspannung unter der Schwellenspannung Vlimit liegt, wie es in den Fig. 6 bis 8 dargestellt ist, wird das Signal WLPWR während einer Periode I der aktiven Periode, in der das erste Steuersignal BCON1 hoch ist, um α Vtn ausgehend von VCC angehoben. Das Wortleitungstreiber- Ansteuerungssignal WLD und das Wortleitungssignal WL werden mittels des Pegelschiebers 62 und des Wortleitungstreibers 63 von VCC auf VCC + α Vtn angehoben.

Im Einzelnen ist die Funktion der Schaltung die folgende.

Wenn das Steuersignal WLBCON für eine angehobene Wortlei­ tungsspannung während einer bestimmten Periode (Perioden H und I) in der aktiven Periode, in der das Chipaktiviersignal CSBPAD auf dem niedrigen Pegel aktiviert ist, hoch ist, gibt der zweite Knoten N2 des Versorgungsspannungssensors 70 den hohen Pegel aus, während sein dritter Knoten N3 den niedri­ gen Pegel ausgibt.

Das Signal an der Startflanke des Signals WLBCON wird nur vom ersten Signalgenerator 71 verzögert, so dass das erste Steuersignal BCON1 nur während der Periode I mit hohem Pegel ausgegeben wird. Das Signal der Endflanke des Signals WLBCON wird durch den zweiten Signalgenerator 72 verzögert, so dass das zweite Steuersignal BCON2 während der Perioden H, I und J auf niedrigem Pegel ausgegeben wird.

Das erste und das zweite Steuersignal werden als Steuersig­ nale des Spannungsgenerators für eine angehobene Wortlei­ tungsspannung der Fig. 6 verwendet.

Wenn eine entsprechende Adresse aktiviert wird, so dass der Adressendecodierer 60 ein hohes Signal ausgibt, bestimmt das erste NAND-Gatter NAND1 den zugehörigen Signalverlauf ent­ sprechend dem ersten Steuersignal BCON1.

Da ein Signal an einem Knoten des ersten ferroelektrischen Kondensators FC1 denselben Signalverlauf wie das erste Steu­ ersignal BCON1 hat, wird es mit niedrigem Pegel ausgegeben, wenn das erste Steuersignal BCON1 niedrig ist, während es mit hohem Pegel ausgegeben wird, wenn das Signal BCON2 hoch ist.

Das erste NOR-Gatter NOR1 führt eine Operation an invertier­ ten Signalen betreffend das zweite Steuersignal BCON2 und das Signal des Adressendecodierers 60 aus.

Der erste PMOS-Transistor PM1 und der zweite PMOS-Transistor PM2 nutzen dieselbe n-Wanne. Die für den ersten PMOS-Tran­ sistor PM1 und den zweiten PMOS-Transistor PM2 verschiedene n-Wanne ist verschieden von der für die anderen PMOS-Tran­ sistoren. Auch wird für die n-Wanne des ersten und zweiten PMOS-Transistors als Spannungsquelle das Signal WLPWR ver­ wendet, während für die n-Wanne der anderen PMOS-Transisto­ ren die externe Versorgungsspannung VCC verwendet wird.

Die Versorgungsspannung WLPWR des Pegelschiebers 62 ist ent­ weder die Spannung VCC oder die gegenüber dieser um α Vtn erhöhte Spannung, also VCC + α Vtn. Die Versorgungsspannung WLPWR wird dadurch bestimmt, dass das erste und zweite Steu­ ersignal BCON1 und BCON2 kontrolliert werden.

Anders gesagt, wird, wenn das erste Steuersignal BCON1 nied­ rig ist und das zweite Steuersignal hoch ist, das eine Ende des ersten ferroelektrischen Kondensators FC1 auf dem nied­ rigen Pegel gehalten. Wenn der erste NMOS-Transistor NM1 einschaltet, schaltet auch der zweite PMOS-Transistor ein.

So zeigt das Signal WSPWR den Wert VCC, und der erste ferro­ elektrische Kondensator FC1 wird mit VCC geladen. Bevor das Signal WLPWR angehoben wird, wird das zweite Steuersignal BCON2 auf den niedrigen Pegel gebracht, so dass der zweite PMOS-Transistor abschaltet. Nachdem der zweite PMOS-Transis­ tor abgeschaltet hat, wird das erste Steuersignal BCON1 auf den hohen Pegel gebracht, damit das Signal WLPWR durch die Ladung auf dem ersten ferroelektrischen Kondensator FC1 zu einer angehobenen Spannung wird.

Nachdem das Signal WLPWR angehoben ist, wird das erste Steu­ ersignal BCON1 auf den niedrigen Pegel gebracht, um es der Quelle der angehobenen Spannung zu ermöglichen, den ersten ferroelektrischen Kondensator FC1 zu laden. Dann wird das zweite Steuersignal BCON2 auf den hohen Pegel gebracht, da­ mit das Signal WLPWR erneut zu VCC wird.

Wenn das Signal WLPWR als ansteuernde Spannungsquelle für den Pegelschieber 62 verwendet wird, wird das von diesem ausgegebene Signal WLD als ansteuernde Spannungsquelle des Wortleitungstreibers 63 verwendet, und das über diesen aus­ gegebene Wortleitungssignal WL wird an die Wortleitung des Zellenarrayblocks 64 geliefert.

Das Signal WLD zeigt in der Periode I auf das Signal WLPWR hin einen angehobenen Signalverlauf. So zeigt auch das Sig­ nal WL in der Periode I eine angehobene Spannung.

Die Plattenleitung PL wird zum Startpunkt, zu dem sich die Wortleitung WL erstmals auf dem hohen Pegel befindet, auf den hohen Pegel VCC gebracht. Die Plattenleitung kann zu ei­ nem Punkt auf den niedrigen Pegel gebracht werden, zu dem der erste hohe Pegel endet, oder in jeder beliebigen Periode vor dem Anheben des zweiten Pegels, nachdem dieser erzeugt wurde. D. h., dass die Plattenleitung PL zu jedem beliebigen Zeitpunkt der Perioden E, F, G und H in der Fig. 8 auf den niedrigen Pegel gebracht werden kann.

Nun wird ein Verfahren zum Ansteuern einer Wortleitung auf Grundlage des Spannungsgenerators der Fig. 6 für eine ange­ hobene Wortleitungsspannung beschrieben. Wenn die externe Versorgungsspannung höher als die Schwellenspannung ist, wie es in den Fig. 6, 7 und 9 dargestellt ist, hat das Signal WLPWR zu jeder Periode den Wert VCC, ohne jemals angehoben zu sein. Daher geben das Signal WLD und das Signal WL die normale Versorgungsspannung VCC aus. Auch wird in der akti­ ven Periode, in der das Chipaktiviersignal CSBPAD auf den niedrigen Pegel gebracht ist, ein niedriges Signal während der Periode H und I über den Knoten N2 ausgegeben, wenn das Signal WLBCON während dieser Perioden H und I auf den hohen Pegel ausgegeben wird.

Das Signal am Knoten N3, das zweite Steuersignal BCON2 und das Signal WLPWR zeigen weiterhin den hohen Pegel VCC, wäh­ rend das erste Steuersignal BCON1 den niedrigen Pegel VSS zeigt.

Zum Startpunkt, zu dem sich die Wortleitung WL erstmals auf hohem Pegel befindet, wird die Plattenleitung PL auf den ho­ hen Pegel VCC gebracht. Die Plattenleitung kann zu einem Zeitpunkt auf den niedrigen Pegel gebracht werden, zu dem der erste hohe Pegel endet, oder innerhalb jeder Periode vor dem Übergang des zweiten hohen Pegels auf den niedrigen Pe­ gel, nachdem er erzeugt wurde. D. h., dass die Plattenlei­ tung PL zu jedem beliebigen Zeitpunkt der Perioden E, F, G und H in der Fig. 8 auf den niedrigen Pegel gebracht werden kann.

Nun wird die Schaltung zum Erzeugen einer angehobenen Span­ nung für einen FRAM gemäß der zweiten Ausführungsform der Erfindung beschrieben. Bei dieser zweiten Ausführungsform ist die angehobene Spannung an das Gate eines Selbstanhebe- NMOS-Transistors des Wortleitungstreibers zu übertragen.

Der in der Fig. 10 dargestellte Generator für eine angehobe­ ne Wortleitungsspannung für ein Wortleitungstreiber-Gate verfügt über dieselbe Struktur wie der der Fig. 6, jedoch mit der Ausnahme, dass die Steuerschaltung 61 für eine ange­ hobene Wortleitungsspannung durch eine Steuerschaltung 101 für ein Wortleitungstreiber-Gate ersetzt ist, das erste und das zweite Steuersignal BCON1 und BCON2 sowie das Signal WLPWR durch Signale WLGC1, WLGC2 bzw. WLG ersetzt sind und kein Pegelschieber 62 vorhanden ist. Die Signale WLGC1 und WLGC2 sind dabei ein erstes und ein zweites Steuersignal für das Wortleitungstreiber-Gate.

Ein Versorgungsspannungssensor 110 und ein dritter und ein vierter Signalgenerator 111 und 112 der in der Fig. 11 dar­ gestellten Steuerschaltung 101 für ein Wortleitungstreiber- Gate werden auf dieselbe Weise wie der Versorgungsspannungs­ sensor 70, der erste Signalgenerator 71 bzw. der zweite Sig­ nalgenerator 72 betrieben, die in der Fig. 7 dargestellt sind.

In den Fig. 6 und 7 wird die Steuerschaltung für eine ange­ hobene Wortleitungsspannung durch das Steuersignal für eine angehobene Wortleitungsspannung angesteuert. In den Fig. 10 und 11 wird die Steuerschaltung für das Wortleitungstreiber- Gate durch die Steuersignale WLBCON1 und WLBCON2 für eine angehobene Wortleitungsspannung angesteuert, und das vierte NAND-Gatter NAND4 wird durch den Knoten N5 und das Steuer­ signal WLBCON2 für eine angehobene Wortleitungsspannung be­ trieben.

Der Ausgangsknoten N5 des in der Fig. 12 dargestellten Ver­ sorgungsspannungssensors 110 wird auf hohem Pegel gehalten, nämlich einer Spannung unter der Schwellenspannung Vlimit.

Der Ausgangssignalverlauf des vierten NAND-Gatters NAND4 wird durch das Signal WLBCON2 bestimmt, und die Signale WLGC1 und WLGC2 werden durch den Ausgangssignalverlauf des vierten NAND-Gatters 4 NAND4 bestimmt.

Anders gesagt, ist das in der Fig. 12 dargestellte Signal WLGC1 ein Signalverlauf, bei dem nur die Startflanke des den niedrigen Pegel zeigenden Signals WLGCON2 verzögert ist, während das Signal WLGC2 ein Signalverlauf ist, bei dem fer­ ner die Breite einer Endflanke des den niedrigen Pegel zei­ genden Signals WLGCON2 verzögert ist.

Der Betrieb jedes Elements in der Fig. 11 ist identisch mit dem Betrieb jedes Elements in der Fig. 7.

Das Spannungsanhebeprinzip für das Signal WLG in den Fig. 10 und 12 ist identisch mit demjenigen für das Signal WLPWR in den Fig. 6 und 8.

Das Signal WLGC1 erzeugt während einer Periode, in der das Signal WLGC2 ein niedriger Impuls ist, einen hohen Impuls, so dass im zweiten ferroelektrischen Kondensator FC2 gespei­ cherte Ladungen die Spannung des Signals WLG2 während der Perioden B und F anheben. Anschließend, wenn das Signal WLG auf den externen Spannungspegel VCC angehoben ist, wird das Wortleitungssignal WL aktiviert.

Wie es in den Fig. 10, 11 und 13 dargestellt ist, wird, wenn die Versorgungsspannung größer als die Schwellenspannung Vlimit ist, ein Signal von niedrigem Pegel während einer Periode, in der das Signal WLGCON1 hoch ist, über den Knoten N5 ausgegeben. Wenn sich der Knoten bei der Schwellenspan­ nung oder darüber auf dem niedrigen Pegel befindet, werden das Signal an einem Knoten N6, der der Ausgangsanschluss des vierten NAND-Gatters NAND4 ist, das Signal WLGC2 und das Signal WLG unabhängig vom Signal WLBCON2 auf dem hohen Pegel gehalten, während das Signal WLGC1 auf dem niedrigen Pegel (VSS) gehalten wird.

Wie oben beschrieben, wird das Signal WLG ohne Erzeugung einer angehobenen Spannung auf dem hohen Pegel VCC gehalten, wenn die Versorgungsspannung höher als die Schwellenspannung ist.

Nun wird die Wortleitungs/Plattenleitungs-Ansteuerschaltung der Fig. 4 und 5 unter Bezugnahme auf die Fig. 14 beschrie­ ben.

Wie es in der Fig. 14 dargestellt ist, verfügt die Wortlei­ tungs/Plattenleitungs-Ansteuerschaltung über einen X-Deco­ dierer, der ein Zeilenauswähldecodierer ist; ein Übertra­ gungstor in Form eines NMOS-Transistors und eines PMOS-Tran­ sistors zum Übertragen eines Plattenleitungs-Ansteuerungs­ signals PLD an eine Plattenleitung PL (L oder R); einen siebzehnten NMOS-Transistor NM17, der zwischen dem anderen Ende des Übertragungstors und einem Masseanschluss angeord­ net ist, um am Gate ein Deaktiviersignal ENB zu empfangen; einen achtzehnten NMOS-Transistor NM18, der Schaltfunktion hat, um das Wortleitungstreiber-Ansteuerungssignal WLD an die Wortleitung zu übertragen; einen neunzehnten NMOS-Tran­ sistor NM19 zum Steuern des Schaltvorgangs des achtzehnten NMOS-Transistors NM18 auf das Steuersignal WLG für das Wort­ leitungstreiber-Gate hin; und einen zwanzigsten NMOS-Tran­ sistor NM20, der zwischen der Wortleitung WL und dem Masse­ anschluss VSS angeordnet ist, um das Deaktiviersignal ENB des X-Decodierers zu empfangen.

Das Übertragungstor wird auf das Aktiviersignal EN des X-De­ codierers im NMOS-Transistor sowie das Deaktiviersignal ENB im PMOS-Transistor angesteuert, und es dient zum Übertragen des Plattenleitungs-Ansteuerungssignals PLD an die linke oder rechte Plattenleitung PL(L) oder PL(R).

Der neunzehnte NMOS-Transistor NM19 dient zum Übertragen des Aktiviersignals EN des X-Decodierers an das Gate des acht­ zehnten NMOS-Transistors.

Der X-Decodierer wird gemeinsam für die Wortleitung und die Plattenleitung verwendet.

Nun wird der Betrieb des Wortleitungs/Plattenleitungs-Trei­ bers beschrieben.

Wenn eine Zeilenadresse aktiviert wird, wird das Aktivier­ signal EN auf dem hohen Pegel ausgegeben, und das Deakti­ viersignal ENB wird auf dem niedrigen Pegel ausgegeben. Wenn das Aktiviersignal des X-Decodierers auf dem hohen Pegel ausgegeben wird, wird die Spannung am Gateknoten des acht­ zehnten NMOS-Transistors abhängig vom Spannungszustand des Signals WLG bestimmt. Anders gesagt, repräsentiert die Span­ nung am Gateknoten des achtzehnten NMOS-Transistors NM18 den Wert WLG - α Vtn, wobei Vtn der Schwellenwert des NMOS-Tran­ sistors ist und α einen Wert von 1,0 oder mehr hat.

Daher wird im Fall eines Betriebs mit niedriger Spannung, wenn die Spannung am Gateknoten des achtzehnten NMOS-Tran­ sistors NM18 zu niedrig ist, d. h., wenn sie niedriger als die Schwellenspannung desselben ist, derselbe abgeschaltet. In diesem Fall wird das Signal WLD nicht an die Wortleitung übertragen.

Wenn dagegen das Signal WLG hoch ist, wird das Aktiviersig­ nal des X-Decodierers an den Gateknoten des achtzehnten NMOS-Transistors NM18 übertragen, so dass dieser eingeschal­ tet wird. In diesem Fall wird das Signal WLD an die Wortlei­ tung übertragen.

Nun wird die Spaltenauswähleinrichtung der Fig. 4 und 6 un­ ter Bezugnahme auf die Fig. 15 beschrieben.

Wie es in dieser Figur dargestellt ist, verfügt die Spalten­ auswähleinrichtung über zwei NMOS-Transistoren, die einen Schaltvorgang dadurch ausführen, dass sie ein erstes bzw. ein zweites Auswählsignal YSEL<n< bzw. YSEL<n+1< empfangen, so dass Daten auf einem Datenbus io<m< (m repräsentiert eine ganze Zahl im Bereich von 0 ≦ x ≦ 7) an eine Bitleitung B1<x< oder B1<x+1< übertragen werden (x repräsentiert eine ganze Zahl im Bereich von 0 ≦ x ≦ 14).

Anders gesagt, ist die Spaltenauswähleinrichtung so konfigu­ riert, dass zwei Bitleitungen mit einem Datenbus verbunden sind und zwei NMOS-Transistoren unter Steuerung durch das erste und zweite Auswählsignal YSEL<n< und YSEL<n+1< betrie­ ben werden, um eine der zwei Bitleitungen auszuwählen.

Diese Anordnung einer Einheit der Spaltenauswähleinrichtung ist wiederholt.

Ein durch das erste Auswählsignal YSEL<n< angesteuerter NMOS-Transistor ist pro erster (oder ungeradzahliger) Bit­ leitung vorhanden, während ein durch das zweite Auswählsig­ nal YSEL<n+1< angesteuerter NMOS-Transistor pro zweiter (oder geradzahliger) Bitleitung vorhanden ist, so dass die jeweiligen NMOS-Transistoren pro Bitleitung abwechselnd an­ geordnet sind.

Wie oben beschrieben, sind zwei durch die Auswählsignale YSEL<n< und YSEL<n+1< angesteuerte Bitleitungen mit einem Datenbus io<m< verbunden, so dass das Verarbeitungslayout für diesen verbessert ist.

Die Schaltung und das Verfahren zum Erzeugen einer angehobe­ nen Spannung für einen FRAM gemäß der Erfindung weisen die folgenden Vorteile auf:

• - Im Bereich einer niedrigen Versorgungsspannung (wo die Versorgungsspannung unter der Schwellenspannung liegt) wird die höhere Spannung VCC + α Vtn über der Versorgungsspannung VCC unter Verwendung des ferroelektrischen Kondensators er­ zeugt, um sie an den Selbstanhebe-NMOS-Transistor der Wort­ leitung und den Wortleitungstreiber der Zelle zu liefern, um dadurch die Spannung auf der Wortleitung anzuheben. In die­ sem Fall kann für stabilen Betrieb der Zelle gesorgt werden.
• - Wenn sich die Versorgungsspannung in einem normalen Be­ reich befindet, wird die Zelle alleine unter Verwendung der Versorgungsspannung VCC betrieben, so dass verhindert werden kann, dass ein CMOS-Bauteil durch eine hohe Spannung beein­ trächtigt wird.
• - Schließlich kann die Fläche des Anhebekondensators beacht­ lich verringert werden, da die angehobene Spannung unter Verwendung eines ferroelektrischen Kondensators erzeugt wird. In diesem Fall können die Chipkosten gesenkt werden, da die Layoutfläche verkleinert ist.

Claims (23)

1. Schaltung zum Erzeugen einer angehobenen Spannung für einen FRAM, mit:
einem Versorgungsspannungssensor zum Empfangen eines Span­ nungsanhebe-Steuersignals während einer aktiven Periode, in der ein Chipaktiviersignal aktiviert ist, um zu erfassen, ob sich eine Versorgungsspannung unter einer Schwellenspannung Vlimit befindet;
einer ersten Operationseinheit zum Ausführen einer Logik­ operation an einem Signal des Versorgungsspannungssensors und dem Spannungsanhebe-Steuersignal;
einer ersten und einer zweiten Signalausgabeeinheit zum Verzögern der Startflanke bzw. der Endflanke des Spannungs­ anhebe-Steuersignals durch Empfangen eines Signals von der ersten Operationseinheit, um ein erstes und ein zweites Anhebe-Steuersignal auszugeben; und
einem ferroelektrischen Kondensator zum Empfangen eines Aktiviersignals von einem Adressendecodierer sowie des ers­ ten und des zweiten Anhebe-Steuersignals, wenn die Versor­ gungsspannung niedriger als die Schwellenspannung ist, um eine angehobene Spannung über der Versorgungsspannung zu erzeugen.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das Spannungsanhebe-Steuersignal entweder ein einzelnes Sig­ nal ist, das sowohl den Versorgungsspannungssensor als auch die erste Operationseinheit ansteuert, oder es aus zwei Sig­ nalen in Form eines ersten Anhebe-Steuersignals zum Ansteu­ ern nur des Versorgungsspannungssensors und eines zweiten Anhebe-Steuersignals nur zum Ansteuern der ersten Operati­ onseinheit besteht.

3. Schaltung nach Anspruch 1, gekennzeichnet durch:
eine zweite Operationseinheit zum Ausführen einer Logik­ operation am ersten Anhebe-Steuersignal und am Aktiviersig­ nal des Adressendecodierers;
einen ersten Inverter zum Invertieren eines Signals der zweiten Operationseinheit;
einen zweiten Inverter zum Invertieren des Aktiviersignals des Adressendecodierers;
eine dritte Operationseinheit zum Ausführen einer Logik­ operation am zweiten Anhebe-Steuersignal und einem Signal des zweiten Inverters;
einen dritten Inverter zum Invertieren eines Signals der dritten Operationseinheit;
einen ersten CMOS-Inverter für Betrieb auf ein Signal des dritten Inverters hin;
einen ersten ferroelektrischen Kondensator, dessen eines Ende mit dem ersten Inverter verbunden ist und dessen ande­ res Ende mit dem ersten CMOS-Inverter verbunden ist; und
einen ersten PMOS-Transistor zum Empfangen des Ausgangs­ signals des ersten CMOS-Inverters am Gate, der mit dem Ver­ sorgungsspannungsanschluss und dem anderen Ende des ersten ferroelektrischen Kondensators verbunden ist.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass der erste CMOS-Inverter aus einem PMOS-Transistor besteht, wobei der PMOS-Transistor des ersten Inverters und der erste PMOS-Transistor innerhalb derselben n-Wanne angeordnet sind, die von der n-Wanne der anderen PMOS-Transistoren getrennt ist.

5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Versorgungsspannungssensor Folgendes aufweist:
einen ersten und einen dritten NMOS-Transistor, die auf ein Spannungsanhebe-Steuersignal hin betrieben werden und zwischen dem Versorgungsspannungsanschluss VCC und einem Masseanschluss VSS vorhanden sind;
einen zweiten NMOS-Transistor, dessen Drain und Gate zwi­ schen den ersten und dritten NMOS-Transistor geschaltet sind, um einen Spannungsabfall zu erzeugen;
einen zweiten CMOS-Inverter, der auf ein Signal am Kon­ taktknoten zwischen dem zweiten und dritten NMOS-Transistor zwischen dem Versorgungsspannungsanschluss VCC und dem Mas­ seanschluss VSS betrieben wird; und
einen vierten NMOS-Transistor, an dessen Gate die Versor­ gungsspannung VCC angelegt wird und der zwischen dem Kon­ taktknoten zwischen dem zweiten und dritten NMOS-Transistor und dem Masseanschluss VSS angeordnet ist.

6. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Signalgenerator Folgendes aufweist:
einen zweiten PMOS-Transistor, einen dritten PMOS-Transis­ tor und einen fünften NMOS-Transistor, die aufeinanderfol­ gend zwischen dem Versorgungsspannungsanschluss VCC und dem Masseanschluss VSS angeordnet sind und auf das Signal von der ersten Operationseinheit hin betrieben werden; und
einen vierten und einen fünften Inverter, die seriell an­ geordnet sind, um ein Signal am Kontaktknoten zwischen dem dritten PMOS-Transistor und dem fünften NMOS-Transistor zu verzögern.

7. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Signalausgabeeinheit Folgendes aufweist:
einen sechsten Inverter zum Invertieren des Signals der ersten Operationseinheit;
einen vierten PMOS-Transistor, einen fünften PMOS-Transis­ tor und einen sechsten PMOS-Transistor, die aufeinanderfol­ gend zwischen dem Versorgungsspannungsanschluss VCC und dem Masseanschluss VSS angeordnet sind und auf das Ausgangssig­ nal des sechsten Inverters hin betrieben werden; und
einen siebten und einen neunten Inverter, die seriell an­ geordnet sind, um ein Signal am Kontaktknoten zwischen dem fünften PMOS-Transistor und dem sechsten PMOS-Transistor zu verzögern.

8. Schaltung nach Anspruch 1, gekennzeichnet durch einen Pegelschieber und einen Wortleitungstreiber zum Übertragen einer angehobenen Spannung über der Versorgungsspannung an die Wortleitung eines Zellenarrayblocks.

9. Schaltung nach Anspruch 1, gekennzeichnet durch einen Wortleitungs/Plattenleitungs-Treiber zum Übertragen der an­ gehobenen Spannung über der Versorgungsspannung an das Gate des Selbstanhebe-NMOS-Transistors des Wortleitungstreibers.

10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass der Wortleitungs/Plattenleitungs-Treiber Folgendes aufweist:
einen X-Decodierer, der ein Zeilenauswähldecodierer ist;
ein Übertragungstor aus einem NMOS-Transistor und einem PMOS-Transistor zum Übertragen eines Plattenleitungs-Ansteu­ erungssignals PLD an eine Plattenleitung PL (L oder R);
einen siebten NMOS-Transistor, der zwischen dem anderen Ende des Übertragungstors und dem Masseanschluss angeordnet ist, um vom X-Decodierer ein Deaktiviersignal ENB zu empfan­ gen;
einen achten NMOS-Transistor mit Schaltfunktion zum Über­ tragen des Wortleitungstreibers-Ansteuerungssignals WLD an die Wortleitung;
einen neunten NMOS-Transistor zum Empfangen der angehobe­ nen Spannung über der Versorgungsspannung zum Steuern des Schaltbetriebs des achten NMOS-Transistors; und
einen zehnten NMOS-Transistor, der zwischen der Wortlei­ tung WL und dem Masseanschluss VSS angeordnet ist, um das Deaktiviersignal ENB des X-Decodierers zu empfangen.

11. Verfahren zum Erzeugen einer angehobenen Spannung für einen FRAM, mit den folgenden Schritten:

• - Ausgeben eines Spannungsanhebe-Steuersignals während einer Aktivperiode, in der ein Chipaktiviersignal aktiviert ist, in einem Bereich, in dem eine Versorgungsspannung unter ei­ ner Schwellenspannung Vlimit liegt;
• - jeweiliges Verzögern der Startflanke und der Endflanke des Spannungsanhebe-Steuersignals zum Ausgeben eines ersten und eines zweiten Anhebe-Steuersignals; und
• - Eingeben des ersten und des zweiten Anhebe-Steuersignals in eine Schaltung zum Erzeugen einer angehobenen Spannung mit einem ferroelektrischen Kondensator zum Erzeugen einer angehobenen Spannung über der Versorgungsspannung.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Spannungsanhebe-Steuersignal auf einem hohen Pegel mit bestimmter Breite ausgegeben wird, um eine Steuerschal­ tung für eine angehobene Wortleitungsspannung anzusteuern.

13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Spannungsanhebe-Steuersignal Folgendes aufweist:
ein erstes Spannungsanhebe-Steuersignal, das mit hohem Pe­ gel und bestimmter Breite ausgegeben wird, um eine Steuer­ schaltung für ein Wortleitungstreiber-Gate anzusteuern; und
ein zweites Spannungsanhebe-Steuersignal, das in der Rei­ henfolge eines niedrigen, eines hohen und eines niedrigen Pegels mit bestimmter Breite ausgegeben wird, während das erste Spannungsanhebe-Steuersignal mit hohem Pegel ausgege­ ben wird.

14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das erste Anhebe-Steuersignal durch Verzögern der Startflanke nur dann mit hohem Pegel ausgegeben wird, wenn das Spannungsanhebe-Steuersignal mit hohem Pegel ausgegeben wird.

15. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das zweite Anhebe-Steuersignal durch Verzögern/Verlän­ gern der Breite entsprechend der Endflanke mit niedrigem Pegel ausgegeben wird, wenn das Spannungsanhebe-Steuersignal mit hohem Pegel ausgegeben wird.

16. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das erste Anhebe-Steuersignal durch Verzögern der Startflanke nur dann mit hohem Pegel ausgegeben wird, wenn das zweite Spannungsanhebe-Steuersignal mit nierigem Pegel ausgegeben wird.

17. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das zweite Anhebe-Steuersignal durch Verzögern/Verlän­ gern einer der Endflanke entsprechenden Breite mit niedrigem Pegel ausgegeben wird, wenn das zweite Spannungsanhebe-Steu­ ersignal mit niedrigem Pegel ausgegeben wird.

18. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass eine angehobene Spannung über der Versorgungsspannung über den Pegelschieber und den Wortleitungstreiber an die Wortleitung des Zellenarrayblocks ausgegeben wird oder an das Gate eines Selbstanhebe-NMOS-Transistors des Wortlei­ tungstreibers übertragen wird.

19. Verfahren zum Erzeugen einer angehobenen Spannung für einen FRAM, mit den folgenden Schritten:

• - Ausgeben eines Steuersignals für eine angehobene Wortlei­ tungsspannung von hohem Pegel mit einer bestimmten Breite während einer Aktivperiode, in der ein Chipaktiviersignal aktiviert ist, wenn eine Versorgungsspannung unter einer Schwellenspannung Vlimit liegt;
• - Verzögern nur der Startflanke des Steuersignals für eine angehobene Wortleitungsspannung zum Ausgeben eines ersten Anhebe-Steuersignals;
• - Ausgeben des ersten Anhebe-Steuersignals und gleichzeiti­ ges zeitliches Verzögern/Verlängern einer der Endflanke des Anhebe-Steuersignals entsprechenden Breite zum Ausgeben ei­ nes zweiten Anhebe-Steuersignals; und
• - Eingeben eines Aktivierungssignals eines Adressendecodie­ rers und des ersten und zweiten Anhebe-Steuersignals in eine Schaltung zum Erzeugen einer angehobenen Spannung mit einem ferroelektrischen Kondensator zum Erzeugen einer angehobenen Spannung über der Versorgungsspannung.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass eine angehobene Spannung über der Versorgungsspannung über einen Pegelschieber und einen Wortleitungstreiber an die Wortleitung eines Zellenarrayblocks ausgegeben wird.

21. Verfahren zum Erzeugen einer angehobenen Spannung für einen FRAM, mit den folgenden Schritten:

• - Ausgeben eines ersten Spannungsanhebe-Steuersignals eines Wortleitungstreibers von hohem Pegel mit einer bestimmten Breite während einer Aktivperiode, in der ein Chipaktivier­ signal aktiviert ist, wenn ein Bereich vorliegt, in dem die Versorgungsspannung unter einer Schwellenspannung Vlimit liegt;
• - Ausgeben eines zweiten Spannungsanhebe-Steuersignals in der Reihenfolge niedriger, hoher und niedriger Pegel, wäh­ rend das erste Spannungsanhebe-Steuersignal mit hohem Pegel ausgegeben wird;
• - Verzögern nur der Startflanke des zweiten Spannungsanhebe- Steuersignals zum Ausgeben eines ersten Anhebe-Steuersignals mit hohem Pegel;
• - Ausgeben des ersten Anhebe-Steuersignals und gleichzeiti­ ges zeitliches Verzögern/Verlängern einer der Endflanke des zweiten Spannungsanhebe-Steuersignals entsprechenden Breite zum Ausgeben eines zweiten Anhebe-Steuersignals mit niedri­ gem Pegel; und
• - Eingeben eines Aktiviersignals eines Adressendecodierers und des ersten und des zweiten Anhebe-Steuersignals in eine Schaltung zum Erzeugen einer angehobenen Spannung mit einem ferroelektrischen Kondensator zum Erzeugen einer angehobenen Spannung über der Versorgungsspannung nur dann, wenn sich das erste Anhebe-Steuersignal auf hohem Pegel befindet.

22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass eine angehobene Spannung über der Versorgungsspannung an das Gate eines Selbstanhebe-NMOS-Transistors eines Wort­ leitungstreibers angelegt wird, um die Übertragung eines Wortleitungs-Ansteuerungssignals an eine Wortleitung eines Zellenarrayblocks zu steuern.

23. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass eine angehobene Spannung über der Versorgungsspannung erzeugt wird, bevor auf der Wortleitung des Zellenarray­ blocks ein hoher Impuls erzeugt wird.