DE19846264B4

DE19846264B4 - Speicherzelleneinheit für einen nichtflüchtigen ferroelektrischen Speicher, nichtflüchtiger ferroelektrischer Speicher mit einer Vielzahl dieser Zellen, Wortleitungstreiber für denselben sowie Verfahren zur Herstellung dieser Zellen

Info

Publication number: DE19846264B4
Application number: DE19846264A
Authority: DE
Inventors: Hee Bok Kang
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1997-12-12
Filing date: 1998-10-07
Publication date: 2007-03-29
Anticipated expiration: 2018-10-08
Also published as: US6118687A; KR19990049282A; KR100261174B1; DE19846264A1; JPH11186511A; JP3948831B2

Abstract

Speicherzelleneinheit für einen nichtflüchtigen ferroelektrischen Speicher, mit:
– einem ersten Transistor (T1, 70) mit einer Source, einem Drain und einem Gate, das mit einer ersten Wortleitung (SWL1, 74) eines Wortleitungspaares (SWL1, SWL2) verbunden ist;
– einem ersten ferroelektrischen Kondensator (C1, 71), dessen eine Elektrode mit der Source des ersten Transistors (T1, 70) verbunden ist und dessen andere Elektrode mit einer zweiten Wortleitung (SWL2, 75) des Wortleitungspaares (SWL1, SWL2) verbunden ist;
– einem zweiten Transistor (T2, 72) mit einer Source, einem Drain und einem Gate, das mit der zweiten Wortleitung (SWL2, 75) verbunden ist, die in Verbindung mit dem ersten ferroelektrischen Kondensator (C1, 71) steht;
– einem zweiten ferroelektrischen Kondensator (C2, 73), dessen eine Elektrode mit der Source des zweiten Transistors (T2, 72) verbunden ist und dessen andere Elektrode mit der ersten Wortleitung (SWL1, 74) verbunden ist, die in Verbindung mit dem Gate des ersten Transistors (T1,...

Description

Die Erfindung betrifft eine Speicherzelleneinheit für einen nichtflüchtigen ferroelektrischen Speicher, einen nichtflüchtigen ferroelektrischen Speicher mit einer Vielzahl dieser Zellen, einen Wortleitungstreiber für denselben sowie ein Verfahren zur Herstellung dieser Zellen.

Ferroelektrische Direktzugriffsspeicher (FRAMs) mit einer Datenverarbeitungsgeschwindigkeit, die so hoch ist wie bei DRAMs, die allgemein als Halbleiterspeicher verwendet werden, und die die gespeicherten Daten aufrechterhalten, wenn die Versorgungsspannung abgeschaltet ist, ziehen als Speicher der nächsten Generation Aufmerksamkeit auf sich. FRAMs sind Speicher mit beinahe derselben Struktur wie DRAMs, wobei jedoch die abgespeicherten Daten nicht gelöscht werden, wenn ein elektrisches Feld vom Speicher weggenommen wird, da als Material im Kondensator ein Ferroelektrikum verwendet ist, das die Eigenschaft einer hohen Restpolarisation aufweist. Anders gesagt, verschwindet, wie es in der Hystereseschleife von 1 dargestellt ist, eine durch ein elektrisches Feld hervorgerufene Polarisation wegen des Vorliegens spontaner Polarisation selbst dann nicht, wenn das elektrische Feld weggenommen wird, sondern die Polarisation verbleibt in einem konstanten Zustand (Zustände d und a). Dieses Bauteil wird dadurch als Speicher verwendet, dass den Zuständen d und a die logischen Zustände 0 bzw. 1 zugeordnet werden.

Unter Bezugnahme auf die 2 bis 5 werden nachfolgend bekannte ferroelektrische Speicher erläutert.

2 ist ein Schaltbild eines bekannten ferroelektrischen Speichers, und 3 zeigt zeitliche Signalverläufe zum Erläutern des Betriebs dieses Speichers.

Die ideale Struktur eines FRAM mit einer ferroelektrischen Dünnschicht ist mit einem Transistor und einem Kondensator (1T/1C) versehen, was dem Aufbau eines DRAM ähnlich ist, jedoch existiert ein schwerwiegendes Problem beim Erzielen hoher Integrationsdichte, das schwer zu überwinden ist, wenn nicht neue Elektroden- und Sperrschichtmaterialien erfunden werden. Das Problem hinsichtlich hoher Integrationsdichte beruht darauf, dass der Kondensator nicht unmittelbar auf einem Substrat aus kristallinem Silizium oder Polysilizium hergestellt werden kann und daher die Größe des Speichers größer als die eines DRAM derselben Speicherkapazität ist. Ferner tritt dann, wenn ein elektrisches Feld wiederholt an ein Ferroelektrikum angelegt wird, ein Ermüdungseffekt mit allmählich abnehmender Restpolarisation auf, und außerdem verbleibt ein Zuverlässigkeitsproblem hinsichtlich des Speichers. Um FRAMs mit derartigen Problemen zu ersetzen, wurden FRAMs mit 2T/2C (zwei Transistoren und zwei Kondensatoren)-Struktur, wie in 2 dargestellt, vorgeschlagen, wobei alle praxisbezogenen Gesichtspunkte berücksichtigt sind (Ersetzung des Elektrodenmaterials, Integration, Stabilität einer ferroelektrischen Dünnschicht, Betriebszuverlässigkeit usw.). Ein 2T/2C-FRAM ist mit einem ersten und einem zweiten Transistor (T1, T2) 1 und 3 versehen, deren Gates gemeinsam mit einer Wortleitung 5 sowie einem ersten und einem zweiten ferroelektrischen Kondensator (C1, C2) 2 und 4 verbunden sind. Der Drain und die Source des ersten Transistors 1 sind mit einer Bitleitung 6 bzw. einem Knoten (N1) 1 verbunden, und der Drain und die Source des zweiten Transistors 3 sind mit einer /Bitleitung 7 bzw. einem Knoten (N2) 2 verbunden. Der erste ferroelektrische Kondensator 2 ist zwischen dem Knoten (N1) 1 und eine Zellenplattenleitung (CPL) 8 geschaltet, während der zweite ferroelektrische Kondensator 4 zwischen den Knoten (N2) 2 und die Zellenplattenleitung (CPL) 8 geschaltet ist.

Nachfolgend wird die Funktion dieses 2T/2C-FRAM erläutert.

Wie es im zeitlichen Signalverlauf gemäß 3 dargestellt ist, werden, wenn ein im Zeitintervall t1 an die Wortleitung 5 angelegtes Signal von Niedrig auf Hoch geschaltet wird, alle ausgewählten Zellen zwischen der Bitleitung 6 und der /Bitleitung 7 leitend. Wenn in diesem Zustand ein an die Wortleitung 8 angelegtes Signal von Niedrig auf Hoch geschaltet wird, werden die Daten aus der Speicherzelle an die Bitleitung 6 und die /Bitleitung 7 übertragen. Ein Messverstärker erfasst das Signal, verstärkt es und liefert dann das verstärkte Signal an die Bitleitung 6 und die /Bitleitung 7 zurück. Wenn es erforderlich ist, dass zerstörte Daten im ersten und zweiten ferroelektrischen Kondensator 2 und 4 wiederhergestellt werden, wird das Potential der Wortleitung 5 auf hohem Zustand gehalten, und das Potential der Zellenplattenleitung 8 wird vom hohen auf den niedrigen Zustand deaktiviert. Dann sind die zerstörten Daten wiederhergestellt.

Nachfolgend werden die Struktur eines bekannten 2T/2C-FRAM und ein Verfahren zu seiner Herstellung beschrieben. 4 ist eine Schnittansicht eines bekannten ferroelektrischen Speichers, und die 5a bis 5i sind Schnittansichten zum Herstellprozess dieses Speichers. Dieser bekannte FRAM ist mit Folgendem versehen: einer auf einem Halbleitersubstrat 41 hergestellten Gateelektrode 42; einer Source/einem Drain 43, die auf dem Halbleitersubstrat 41 zu beiden Seiten der Gateelektrode 42 ausgebildet sind; einer unteren Elektrodenschicht 44 in Kontakt mit dem Sourcebereich oder dem Drainbereich neben der Gateelektrode 42; einer ferroelektrischen Schicht 45, die auf der unteren Elektrodenschicht 44 des Kondensators hergestellt ist; einer oberen Elektrodenschicht 46 des Kondensators, die auf der ferroelektrischen Schicht 45 ausgebildet ist; einer Bitleitung und einer /Bitleitung 47 in Kontakt mit dem anderen Bereich hinsichtlich des Source- und des Drainbereichs 43; einer Zellenplattenleitung 48 in Kontakt mit der oberen Elektrodenschicht 46 des Kondensators; sowie einer ersten, zweiten und dritten Isolierschicht 49, 50 und 51 zum Isolieren jeder Schicht gegen die anderen.

Ein Herstellprozess für diesen bekannten ferroelektrischen Speicher ist der folgende.

Wie es in 5a dargestellt ist, legt eine in einem Elementisolierbereich eines Halbleitersubstrats 50 hergestellte Feldoxidschicht 51 einen aktiven Bereich fest, in dem der erste und der zweite Transistor 1 und 3 ausgebildet werden. Gemäß 5b wird die Gateleitung 53 sowohl des ersten als auch des zweiten Transistors im aktiven Bereich 52 herge stellt, der durch die Feldoxidschicht 51 für jeden Transistor festgelegt ist. Gemäß 5c werden durch einen Fremdstoffionen-Injektionsprozess unter Verwendung der Gateleitung 53 als Maske die Source und der Drain 54 des ersten und zweiten Transistors 1 und 3 ausgebildet. Gemäß 5d wird eine erste Isolierschicht 55 auf der gesamten Oberfläche hergestellt, und diejenigen Teile derselben, die auf dem Source/Drain-Bereich 54 des ersten und zweiten Transistors 1 und 3 liegen, werden selektiv entfernt, wodurch ein erstes Kontaktloch 56 erzeugt wird. Gemäß 5e wird eine Materialschicht 57 für die untere Elektrode so hergestellt, dass das erste Kontaktloch 56 vergraben ist, und auf der Materialschicht 57 für die untere Elektrode werden eine ferroelektrische Schicht 58 und eine Materialschicht 59 für die obere Elektrode aufeinanderfolgend hergestellt. Dann werden die Materialschicht 59 für die obere Elektrode, die ferroelektrische Schicht 58 und die Materialschicht 57 für die untere Elektrode selektiv geätzt, und darin werden der erste und der zweite ferroelektrische Kondensator 2 und 4 hergestellt. Gemäß 5f wird eine zweite Isolierschicht 60 auf der Vorderseite des Halbleitersubstrats 50 hergestellt, auf der der erste und zweite ferroelektrische Kondensator 2 und 4 ausgebildet sind. Die zweite Isolierschicht 60 auf der anderen Seite des Source/Drain-Bereichs 54 des ersten und zweiten Transistors 1 und 3 wird selektiv entfernt, und dort wird ein zweites Kontaktloch 61 ausgebildet. Gemäß 5g werden durch vollständiges Vergraben des zweiten Kontaktlochs 61 eine Bitleitung und eine /Bitleitung 62, die in Kontakt mit der anderen Seite des Source/Drain-Bereichs 54 des ersten und zweiten Transistors 1 und 3 stehen, hergestellt. Gemäß 5h wird auf der Vorderseite, auf der die Bitleitung und die /Bitleitung 62 hergestellt sind, eine dritte Isolierschicht 63 hergestellt. Die zweite Isolierschicht 60 und die dritte Isolierschicht 63 auf der Oberseite des ferroelektrischen Kondensators werden selektiv ent fernt, und dort wird ein drittes Kontaktloch 64 ausgebildet. Dieses dritte Kontaktloch 64 dient zum Verbinden der Materialschicht 59 der oberen Elektrode des Kondensators mit einer Zellenplattenleitung, die in einem folgenden Prozess hergestellt wird. Gemäß 5i wird die Zellenplattenleitung 65 so hergestellt, dass sie in Kontakt mit der Materialschicht 59 der oberen Elektrode steht, und das dritte Kontaktloch 65 wird vollständig aufgefüllt. Dieser 2T/2C-FRAM hat eine Geschwindigkeit, die so hoch wie bei einem DRAM ist, jedoch hält er die gespeicherten Daten selbst dann aufrecht, wenn die Versorgungsspannung weggenommen wird.

Wie angegeben, hat der bekannte FRAM zwar den Vorteil, dass er die gespeicherten Daten selbst dann aufrechterhält, wenn die Versorgungsspannung weggenommen wird, jedoch ist das Layout des bekannten FRAM wegen seiner gesonderten Zellenplattenleitung kompliziert, weswegen der Herstellprozess kompliziert und teuer ist.

Ferner ist auch die Steuerung im Lese- und Schreibmodus schwierig, weswegen der Wirkungsgrad als Speicher verringert ist.

Die EP 0 598 596 A1 bzw. die EP 0 278 167 A2 beschreiben einen nichtflüchtigen ferroelektrischen Speicher mit gefalteten Bitleitungen bzw. einen sich selbst-wiederherstellenden ferroelektrischen Speicher, wobei beide Speichertypen eine Plattenleitung verwenden. Hierbei wird der Betrieb eines üblichen ferroelektrischen Speichers unter Steuerung eines Decoder-Schaltkreises beschrieben.

Der Artikel von Itoh, K.; Sasaki K.; Nakagome, Y.: "Trends in Low-Power RAM Circuit Technologies", Proceedings of the IEEE, Bd. 83, Nr. 4, April 1995, 524–543 und die DE 196 46 197 A1 beschreiben beide die Verwendung einer hierarchischen Wortleitungsstruktur, wobei eine Wortleitung in mehrere Unterwortleitungen mittels Unterwortleitungstreibern aufgespalten ist. Hierbei wird, jede Unterwortleitung sowohl durch eine Hauptwortleitung als auch eine Reihenauswahlleitung ausgewählt, wodurch eine teilweise Aktivierung dieser Wortleitungen ermöglicht wird.

Die US 5,608,667 beschreibt einen ferroelektrischen Speicher, der automatisch einen Vorspannungspuls für eine Plattenelektrode erzeugt. Hierbei wird ein Schaltungsbild eines ferroelektrischen nichtflüchtigen Speichers vom 1Tr-1Cap-Typ gezeigt. Dort wird ein erster Pulsgenerator für normale Speicherzellen und ein zweiter Pulsgenerator für Referenzzellen verwendet. Diese Pulsgeneratoren werden für entsprechende Wortleitungen vorgesehen. Eine erste Plattenleitung ist mit dem ersten Pulsgenerator verbunden, und eine zweite Plattenleitung ist mit dem zweiten Pulsgenerator verbunden. Der erste Pulsgenerator empfängt ein Treibersignal von der Wortleitung von einem Reihendecoder, stellt eine Pegelerhöhung des Treibersignals fest, und erzeugt nach einer vorbestimmten Verzögerungszeit nach der Pegelumschaltung ein Treiberpulssignal und gibt dies an die erste Plattenleitung aus. Der erste und zweite Pulsgenerator umfasst einen NMOS-Transistor, Inverter und ein NAND-Gatter mit zwei Eingängen.

Die US 5,524,093 beschreibt einen Halbleiterspeicher mit einer beanspruchungsreduzierenden Anordnung für nicht ausgewählte ferroelektrische Kondensatoren verbunden mit einer hohen Integrationsdichte bzw. ein Computersystem basierend auf einem verschiedene arithmetische Operationen ausführenden Mikroprozessor und basierend auf einer Eingabe-Ausgabeeinheit und einem Halbleiterspeicher. Wie insbesondere in der US 5,524,093 gezeigt, wird eine untere Elektrode eines ferroelektrischen Kondensators mit einer gemeinsamen unteren Elektrode, einem Ferroelektrikum und einer oberen Elektrode, die jeweils in Querrichtung zur unteren Elektrode verläuft, auf einer Feldisolationsschicht gebildet und elektrisch mit der Source oder Drain eines MOSFETs verbunden, der Diffusionsbereiche und eine Gateleitung umfasst.

Ein derartiger Halbleiterspeicher ist auch aus der DE 197 24 449 A1 bekannt.

Die US 5,519,344 beschreibt eine Signalübertragungstechnik für CMOS-Schaltungen, wodurch ein schnellerer Signalübergang bei einer informationstragenden Kante eines fortlaufenden Signals auf Kosten eines langsameren Signalübergangs bei der nachfolgenden Kante erreicht wird. Dies wird durch eine Asymmetrie des Breiten-/Längenverhältnisses des Pull-Up-Transistors im Vergleich zu dem des Pull-Down-Transistors in der CMOS-Schaltung erreicht, um einen wesentlich schnelleren Übergang bei einer (ansteigend oder fallenden) Kante des Signals und einen langsameren Übergang an der nachfolgenden Kante zu erhalten. Wird das Signal durch eine Vielzahl von Invertern dieses Typs geschickt, so kann damit eine Signalverbreiterung erreicht werden.

Die US 5,696,463 beschreibt eine Adressübergangsfeststellschaltung, die ein Signal mit konstanter Pulslänge erzeugt. Hierbei wird eine herkömmliche Adressübergangsfeststellschaltung mit einer Inverterkettenstruktur gezeigt, die mehrere Signalverzögerungsschaltungen bestehend aus einer Reihenschaltung von Invertern umfasst, die über eine Logiksteuerung bestehend aus mehreren NOR-Gattern miteinander verknüpft sind, um ein Ausgangssignal zu erzeugen.

Der Erfindung liegt die Aufgabe zugrunde, eine Speicherzelleneinheit für einen nichtflüchtigen ferroelektrischen Speicher, einen nichtflüchtigen ferroelektrischen Speicher mit einer Vielzahl dieser Zellen, einen Wortleitungstreiber für denselben sowie ein Verfahren zur Herstellung dieser Zellen zu schaffen, die für hohe Integrationsdichte und vereinfachten Herstellungsprozess dadurch sorgen, dass keine gesonderte Zellenplattenleitung mehr erforderlich ist.

Diese Aufgabe ist hinsichtlich der Speicherzelle durch die Lehren der Ansprüche 1 und 13, hinsichtlich des Speichers durch die Lehre des Anspruchs 2, hinsichtlich des Wortleitungstreibers durch die Lehre von Anspruch 6 sowie hinsichtlich des Verfahrens durch die Lehre von Anspruch 14 gelöst.

Zusätzliche Vorteile, Aufgaben und andere Merkmale der Erfindung werden teilweise in der folgenden Beschreibung dargelegt, und teilweise werden sie dem Fachmann bei der Untersuchung des Folgenden oder beim Ausüben der Erfindung erkennbar. Die Aufgaben und Vorteile der Erfindung werden speziell durch die Maßnahmen erzielt, wie sie in den beigefügten Ansprüchen dargelegt sind.

Die Erfindung wird aus der nachfolgenden detaillierten Beschreibung und den beigefügten Zeichnungen, die nur zur Veranschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.

1 ist eine Charakteristikkurve, die die Hystereseschleife eines bekannten Ferroelektrikums zeigt;

2 ist ein Schaltbild eines bekannten ferroelektrischen Speichers;

3 zeigt ein zeitbezogenes Diagramm zum Betrieb eines bekannten ferroelektrischen Speichers;

4 ist eine Schnittansicht, die den Aufbau eines bekannten ferroelektrischen Speichers zeigt;

5a bis 5i sind Schnittansichten zum Veranschaulichen eines Herstellprozesses für einen bekannten ferroelektrischen Speicher;

6a bis 6c sind ein Schaltbild bzw. zwei Zellenarraystrukturen eines ferroelektrischen Speichers gemäß einem Ausführungsbeispiel der Erfindung;

7 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs in einem Schreibmodus des ferroelektrischen Speichers gemäß dem Ausführungsbeispiel der Erfindung;

6 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs in einem Lesemodus des ferroelektrischen Speichers gemäß dem Ausführungsbeispiel der Erfindung;

9 ist ein Schaltbild eines erfindungsgemäßen Wortleitungs-Treibersteuersignal-Generators;

10 ist ein Schaltbild eines erfindungsgemäßen Adressendecodiersignal-Generators;

11 ist ein Schaltbild eines Wortleitungs-Treibersignal-Generators beim erfindungsgemäßen ferroelektrischen Speicher;

12 ist ein zeitbezogenes Funktionsdiagramm eines erfindungsgemäßen Wortleitungs-Treibersteuersignal-Generators;

13 ist ein zeitbezogenes Funktionsdiagramm eines erfindungsgemäßen Wortleitungs-Treibersignal-Generators;

14 ist ein Layoutdiagramm eines Ausführungsbeispiels eines erfindungsgemäßen ferroelektrischen Speichers;

15 ist eine Schnittansicht der Struktur eines Ausführungsbeispiels eines erfindungsgemäßen ferroelektrischen Speichers; und

16a bis 16h sind Schnittansichten zum Veranschaulichen eines erfindungsgemäßen Herstellprozesses für einen ferroelektrischen Speicher.

Der Schaltungsaufbau und die Funktion eines erfindungsgemä ßen nichtflüchtigen ferroelektrischen Speichers mit unterteilter Wortleitung (SWL = Split Word line) werden nachfolgend unter Bezugnahme auf die 6a bis 6c sowie 7 erläutert.
Die erfindungsgemäße Speicherzelle wird realisiert, ohne dass eine gesonderte Zellenplattenleitung hergestellt wird, wie dies aus 6a ersichtlich ist. Der erfindungsgemäße 2T/2C-FRAM umfasst einen ersten NMOS-Transistor (T1) 70, dessen Gate mit einer ersten unterteilten Wortleitung (SWL1) 74 verbunden ist; einen zweiten NMOS-Transistor (T2) 72, dessen Gate mit einer zweiten unterteilten Wortleitung (SWL2) 75 verbunden ist; einen ersten ferroelektrischen Kondensator (C1) 71, dessen eine Elektrode mit der Source des ersten Transistors 70 verbunden ist und dessen andere Elektrode mit der zweiten unterteilten Wortleitung (SWL2) 75 verbunden ist; sowie einen zweiten ferroelektrischen Kondensator (C2) 73, dessen eine Elektrode mit der ersten unterteilten Wortleitung 74 verbunden ist und dessen andere Elektrode mit der Source des zweiten Transistors 72 verbunden ist.
Der Drain des ersten Transistors 70 ist mit einer Bitleitung 76 verbunden, und der Drain des zweiten Transistors 72 ist mit einer /Bitleitung 77 verbunden.
Die Bitleitung 76 und die /Bitleitung 77 sind mit einer Spaltenauswählsteuerung und einem Messverstärker verbunden, so dass sie in einem Schreib- und einem Lesemodus Daten übertragen können. Die erste und die zweite unterteilte Wortleitung 74 und 75 dienen zum Übertragen eines Wortleitungs-Treibersignals zum Ansteuern des ersten und zweiten Transistors 70 und 72.
Nachfolgend wird unter Bezugnahme auf die in 1 darge stellte Hystereseschleife eines Ferroelektrikums die Funktion des erfindungsgemäßen nichtflüchtigen ferroelektrischen SWL-Speichers erläutert. Der Zustand, dass vom ersten ferroelektrischen Kondensator 71 eine hohe Vorspannung an die Source des ersten Transistors 70, d. h. den Knoten 1, angelegt wird, während eine niedrige Vorspannung an die zweite unterteilte Wortleitung 75 angelegt wird, entspricht dem Punkt c der Hystereseschleife in 1. Danach wird dieselbe Vorspannung an beide Elektroden des ersten ferroelektrischen Kondensators 61 angelegt, und dabei entspricht der Zustand dieses ersten ferroelektrischen Kondensators dem Punkt d. Die Zustände c und d des ersten ferroelektrischen Kondensators 71 sind als Zustand 1 definiert.
Andererseits entspricht der Zustand, in dem vom ersten ferroelektrischen Kondensator 71 eine niedrige Vorspannung an den Knoten 1 angelegt wird, während eine hohe Vorspannung an die zweite unterteilte Wortleitung 75 angelegt wird, dem Punkt f der Hystereseschleife in 1. Danach wird dieselbe Vorspannung an beide Elektroden des ersten ferroelektrischen Kondensators 71 angelegt, und der Zustand des ersten ferroelektrischen Kondensators entspricht dabei dem Punkt a. Die Zustände f und a des ersten ferroelektrischen Kondensators 71 sind als Zustand 0 definiert.
Auf dieselbe Weise entspricht der Zustand, in dem vom zweiten ferroelektrischen Kondensator 73 eine hohe Vorspannung an die Source des zweiten Transistors 72, d. h. den Knoten 2, angelegt wird, während eine niedrige Vorspannung an die erste unterteilte Wortleitung 74 angelegt wird, dem Punkt c der Hystereseschleife in 1. Danach wird dieselbe Vorspannung an beide Elektroden des zweiten ferroelektrischen Kondensators 73 angelegt, und der Zustand des Knotens 1 entspricht zu diesem Zeitpunkt dem Punkt d. Die Zustände c und d des zweiten ferroelektrischen Kondensators 73 sind als Zu stand 1 definiert.
Demgegenüber entspricht der Zustand, in dem vom zweiten ferroelektrischen Kondensator 73 eine niedrige Vorspannung an den Knoten 2 angelegt wird, während eine hohe Vorspannung an die erste unterteilte Wortleitung 74 angelegt wird, dem Punkt f der Hystereseschleife in 1. Danach wird dieselbe Vorspannung an beide Elektroden des zweiten ferroelektrischen Kondensators 73 angelegt, und dabei entspricht der Zustand desselben dem Punkt a. Die Zustände f und a im zweiten ferroelektrischen Kondensator 73 sind als Zustand 0 definiert.
Es existieren zwei Verfahren hinsichtlich der Zellenanordnung bei erfindungsgemäßen nichtflüchtigen ferroelektrischen SWL-Speicherzellen.
Ein erstes Verfahren besteht darin, wie es in 6b dargestellt ist, dass eine Arraystruktur so gestaltet wird, dass pro Speicherzelleneinheit ein Datenwert gespeichert wird. Anders gesagt, werden die Signale auf der Bitleitung und der /Bitleitung durch einen Messverstärker verstärkt, weswegen in diesem Fall ein Datenwert ausgegeben wird.
Das zweite Verfahren besteht darin, wie es in 6c dargestellt ist, dass eine Arraystruktur so gestaltet wird, dass zwei Datenwerte pro Speicherzelleneinheit gespeichert werden. Anders gesagt, werden die Signale auf der Bitleitung und der /Bitleitung durch einen Messverstärker verstärkt. In diesem Fall geben sowohl die Bitleitung als auch die /Bitleitung jeweils einen Datenwert aus, und im Ergebnis werden in einer SWL-Zelleneinheit zwei Datenwerte gespeichert.
Nachfolgend werden ein Lese- und ein Schreibvorgang für einen erfindungsgemäßen nichtflüchtigen ferroelektrischen SWL- Speicher beschrieben.
Gemäß den 7 und 8 ist der zeitliche Verlauf des Datenschreibvorgangs für den erfindungsgemäßen nichtflüchtigen ferroelektrischen SWL-Speicher in vier Teile unterteilt, die sich durch verschiedene Steuerungsimpulse voneinander unterscheiden.
Der zeitliche Ablauf kann sowohl auf den Lesevorgang als auch den Schreibvorgang angewandt werden, und daher kann ein Wiederherstellvorgang, den der Schreibvorgang ausführen kann, gleichzeitig mit der Ausführung eines Lesevorgangs erfolgen. Anders gesagt, erfolgt ein Wiederherstellvorgang für eine nicht ausgewählte SWL-Zelle, während eine für einen Schreibvorgang ausgewählte SWL-Zelle im Schreibmodus arbeitet und die SWL-Zelle an derselben Wortleitung, die nicht ausgewählt ist, gleichzeitig in ihrem Lesemodus arbeitet.
Gemäß der erfindungsgemäßen zeitlichen Steuerung werden sowohl der Lesemodus als auch der Schreibmodus auf einfache Weise gleichzeitig ausgeführt.
Im Schreibmodus in den Zeitintervallen t1, t2 und t3 sind der erste und der zweite ferroelektrische Kondensator 71 und 73 mit derselben Polarisation wie die Bitleitung 76 und die /Bitleitung 77 polarisiert. Im Lesemodus erfolgt der Wiederherstellvorgang im ersten und zweiten ferroelektrischen Kondensator 71 und 73 mit derselben Polarisation wie derjenigen der Bitleitung 76 und der /Bitleitung 77.
Anders gesagt, erfolgt, wenn sich die Bitleitung 76 auf hohem Pegel befindet, während sich die /Bitleitung 77 auf niedrigem Pegel befindet, der Schreibvorgang oder der Wiederherstellvorgang für den Polarisationszustand 1 im ersten ferroelektrischen Kondensator 71 innerhalb des Intervalls t3. Außerdem erfolgt der Schreibvorgang oder der Wiederherstellvorgang für den Polarisationszustand 0 im zweiten ferroelektrischen Kondensator 73 im Intervall t1.
Wenn sich die Bitleitung 76 auf niedrigem Pegel befindet und sich die /Bitleitung 77 auf hohem Pegel befindet, erfolgt der Schreibvorgang oder der Wiederherstellvorgang für den Polarisationszustand 0 im ersten ferroelektrischen Kondensator 71 innerhalb des Intervalls t1. Außerdem erfolgt der Schreibvorgang oder der Wiederherstellvorgang für den Polarisationszustand 1 im zweiten ferroelektrischen Kondensator 73 im Intervall t2.
Wenn der Wiederherstellvorgang im Schreib- oder Lesemodus im ersten ferroelektrischen Kondensator 71 erfolgt, sind Impulse der Intervalle t1, t2 und t3 erforderlich. Das Intervall t4 ist ein Deaktivierintervall, und es ist für den Schreibmodus oder den Lesemodus nicht unbedingt erforderlich. (Das Intervall t4 in den 7 und 8 dient zum Darstellen eines Steuerimpulsverlaufs oder eines Knotenzustands, der einem Deaktivierzustand entspricht.)
Obwohl Impulse im Intervall t1, t2 und t3 erforderlich sind, ist die Zugriffszeit nicht notwendigerweise verlängert.
Im Intervall t1 befindet sich der Messverstärker im Wesentlichen in Betrieb, und sein Ausgangsdatenwert wird für einen Wiederherstellvorgang verwendet oder an einen Ausgangskontakt gegeben. Dabei sind die Zeitintervalle t2 und t3 für den Wiederherstellvorgang wesentlicher, und es benötigt mehr Zeit, die Ausgangsdaten an den Ausgangskontakt zu übertragen.
Anders gesagt, benötigt es Zeit, die Ausgangsdaten an einen Ausgangspuffer zu übertragen und die Daten vom Puffer an den Ausgangskontakt zu übertragen, wenn ein Ausgabe-Freigabesteuersignal empfangen wird. Wenn die Zeit für den Puffer in Übereinstimmung mit den Intervallen t2 und t3 gewählt wird, ist es möglich, dass der Verlust an Zugriffszeit folgend auf die Intervalle t2 und t3 vernachlässigbar ist.
So ist die Erläuterung für den Schreib- und den Lesemodus entsprechend jedem der Zeitintervalle t1, t2, t3 und t4 die folgende.
Zeitintervall t1
Im Zeitintervall t1 werden Ausgangssignale SWL1S und SWL2S, wie sie von einem Wortleitungstreiber an die erste und zweite unterteilte Wortleitung 74 und 75 gelegt werden, von niedrigem auf hohen Pegel umgeschaltet. Wenn dies der Fall ist, werden der erste und der zweite Transistor 70 und 72 eingeschaltet, die Bitleitung 76 und der Knoten 1 werden elektrisch miteinander verbunden und auch die /Bitleitung 77 und der Knoten 2 werden elektrisch miteinander verbunden. Dabei gilt für die Vcc-Übertragungscharakteristik, wobei es sich um den hohen Pegel des ersten und zweiten Transistors 70 und 72 handelt, Vcc – Vtn, und es existiert der Schwellenspannungs-Abfallverlust Vtn des NMOS-Transistors, jedoch befindet sich der niedrige Pegel auf dem guten Wert von 0 V.
Im Schreibmodus wird, wenn die Bitleitung 76 hoch und die /Bitleitung 77 niedrig liegt, die Spannung Vcc – Vtn an den Knoten 1 angelegt, und an den Knoten 2 wird die Spannung 0 angelegt. In diesem Fall wird der erste ferroelektrische Kondensator 71 nicht polarisiert. Da jedoch die an den zweiten ferroelektrischen Kondensator 73 angelegte Spannung ausreichend hoch ist, um für Polarisation zu sorgen, liegt sein Zustand auf dem Punkt f in der Hystereseschleife von 1.
Daher wechselt der zweite ferroelektrische Kondensator 73 auf dieselbe Polarisation wie die Spannung an der /Bitleitung 77.
Wenn sich die /Bitleitung 77 auf dem hohen Pegel befindet und sich die Bitleitung 76 auf dem niedrigen Pegel befindet, wird die Spannung Vcc – Vtn an den Knoten 2 angelegt, während die Spannung 0 an den Knoten 1 angelegt wird. In diesem Fall wird der zweite ferroelektrische Kondensator 73 nicht polarisiert. Da jedoch die an den ersten ferroelektrischen Kondensator 71 angelegte Spannung ausreichend hoch dafür ist, für Polarisation zu sorgen, liegt sein Zustand auf dem Punkt f in der Hystereseschleife von 1.
Daher wird der erste ferroelektrische Kondensator 71 auf dieselbe Polarisation wie die Spannung an der Bitleitung 76 umgeschaltet.
Bevor der Lesemodus in das Intervall t1 übergeht, werden die Bitleitung 76 und die /Bitleitung 77 auf niedrigem Niveau ausgeglichen.
Die vom Wortleitungstreiber an die erste und die zweite unterteilte Wortleitung 74 und 75 angelegten Ausgangssignale SWL1S und SWL2S werden dann von niedrigem auf hohen Pegel verstellt. Wenn dies der Fall ist, werden der erste und der zweite Transistor 70 und 72 eingeschaltet, und die Ladung am Knoten 1 und am Knoten 2 des ersten und zweiten ferroelektrischen Kondensators 71 und 73 wird an die Bitleitung 76 und die /Bitleitung 77 übertragen.
Wenn sich der erste ferroelektrische Kondensator 71 im Zustand 1 befand und sich der zweite ferroelektrische Kondensator 73 im Zustand 0 befand, ist die durch den ersten ferroelektrischen Kondensator 71 verursachte positive Ladung größer als die durch den zweiten ferroelektrischen Kondensator 73, und die Spannung der Bitleitung 76 ist höher als diejenige der /Bitleitung 77. Der Messverstärker verstärkt die Spannungsdifferenz zwischen den zwei Leitungen 76 und 77, und daher geht die Bitleitung auf Hoch, während die /Bitleitung 77 auf Niedrig geht. Daher geht der Knoten 1 auf Vcc – Vtn und der Knoten 2 geht auf 0 V.
Im Ergebnis kann der Zustand 1 nicht wiederhergestellt werden, da die Spannungsdifferenz zwischen den beiden Elektroden des ersten ferroelektrischen Kondensators 71 den Wert Vtn hat. Jedoch wird Vcc an den zweiten ferroelektrischen Kondensator 73 angelegt, wodurch in diesem der Zustand 0 wiederhergestellt werden kann.
Wenn sich dagegen der erste ferroelektrische Kondensator 71 auf dem Zustand 0 befand und sich der zweite ferroelektrische Kondensator 73 im Zustand 1 befand, ist die durch den ersten ferroelektrischen Kondensator 71 verursachte positive Ladung kleiner als die durch den zweiten ferroelektrischen Kondensator 73, und die Spannung der Bitleitung 76 ist niedriger als die der /Bitleitung 77. Der Messverstärker verstärkt die Spannungsdifferenz zwischen den zwei Leitungen 76 und 77, und daher geht die Bitleitung 76 auf Hoch und die /Bitleitung 77 geht auf Niedrig. Daher geht der Knoten 1 auf 0 V und der Knoten 2 geht auf Vcc – Vtn.
Im Ergebnis kann der Zustand 0 wiederhergestellt werden, da die Spannungsdifferenz zwischen den beiden Elektroden des ersten ferroelektrischen Kondensators 71 den Wert Vcc hat. Jedoch wird Vtn an den zweiten ferroelektrischen Kondensator 73 angelegt, und in diesem kann der Zustand 1 nicht wiederhergestellt werden.
Gemäß den obigen Einzelheiten ist es möglich, im Zeitinter vall t1 den Zustand 0 im Speicher zu schreiben oder zu lesen.
Zeitintervall t2
Im Zeitintervall t2 wird das Ausgangssignal SWL1S des Wortleitungstreibers von Hoch auf Niedrig umgeschaltet, und das Signal SWL2S behält seinen hohen Pegel wie im Intervall t1.
Wenn ein Impuls auf diese Weise geändert wird, schaltet der erste Transistor 70 ab und der Knoten 1 befindet sich in einem potentialungebundenen Zustand. Der zweite Transistor 72 behält seinen eingeschalteten Zustand und der Knoten 2 steht elektrisch in Verbindung mit der /Bitleitung 77.
Der Schreibmodus und der Lesemodus im Intervall t2 sind die folgenden.
Wenn im Intervall von t1 bis t4 die Bitleitung 76 hoch ist und die /Bitleitung 77 niedrig ist, befindet sich der Knoten 1 in einem potentialungebundenen Zustand, weswegen der Zustand des Intervalls t1 kontinuierlich aufrechterhalten bleibt.
Es existiert keine Änderung der Spannung SWL2, weswegen im ersten ferroelektrischen Kondensator 71 keine Polarisationsänderung auftritt. Im Ergebnis existiert keine Bewegung entlang der Hystereseschleife von 1.
Der Zustand des zweiten ferroelektrischen Kondensators 73 verschiebt sich jedoch vom Punkt f auf den Punkt a auf der Hystereseschleife von 1.
Wenn sich im Intervall von t1 bis t2 die Bitleitung 76 auf Niedrig und die /Bitleitung 77 auf Hoch befinden, befindet sich der Knoten 1 in einem potentialungebundenen Zustand, weswegen der Zustand aus dem Intervall t1 beinahe aufrechterhalten bleibt.
Da keine Änderung der Spannung SWL2 vorliegt, tritt keine Polarisationsänderung des ersten ferroelektrischen Kondensators 71 auf. Daher existiert keine Bewegung entlang der Hystereseschleife von 1.
Der Zustand des zweiten ferroelektrischen Kondensators 72 bewegt sich dagegen zum Punkt c auf der Hystereseschleife von 1.
Gemäß den vorstehenden Einzelheiten ist es möglich, im zweiten ferroelektrischen Kondensator 73 im Intervall t2 den Zustand 1 einzuschreiben oder wiederherzustellen.
Zeitintervall t3
Im Intervall t3 wird das Ausgangssignal SWL1S des Wortleitungstreibers von Niedrig auf Hoch verstellt und das Signal SWL2S wird von Hoch auf Niedrig verstellt. Dann wechselt der erste Transistor 70 auf den eingeschalteten Zustand, weswegen der Knoten 1 elektrisch mit der Bitleitung 76 verbunden wird. Der zweite Transistor 72 wird ausgeschaltet, und der Knoten 2 befindet sich in einem potentialungebundenen Zustand.
Wenn SWL1 von Niedrig auf Hoch verstellt wird, kann der Knoten 2, für den anzunehmen ist, dass er sich in einem potentialungebundenen Zustand befindet, angehoben werden.
Der Betrieb im Schreib- und Lesemodus im Intervall t3 ist der folgende.
In den Intervallen t1, t2, t3 und t4 hat, wenn die Bitleitung 76 hoch liegt und die /Bitleitung 77 niedrig liegt, die Spannung am Knoten 1 den Wert Vcc – Vtn, und diese wird vom Zustand der Bitleitung 76 übertragen. Da SWL2S niedrig ist, läuft der erste ferroelektrische Kondensator 71 zum Punkt c auf der Hystereseschleife.
Der Knoten 2 befindet sich in einem potentialungebundenen Zustand und wird daher durch die Zunahmeänderung von SLW1 beeinflusst, wobei er jedoch keinen Einfluss auf die Polarisation des zweiten ferroelektrischen Kondensators 73 hat. Daher verbleibt der zweite ferroelektrische Kondensator 73 auf dem Punkt a der Hystereseschleife.
Wenn im Intervall von t1 bis t4 die Bitleitung 76 auf Niedrig und die /Bitleitung 77 auf Hoch liegt, befindet sich der Knoten 1 auf niedrigem Pegel, wie er von der Bitleitung 76 übertragen wird, und SWL2S befindet sich auf Niedrig. Daher läuft der erste ferroelektrische Kondensator 71 zum Punkt a auf der Hystereseschleife.
Der Knoten 2 befindet sich in einem potentialungebundenen Zustand und wird daher durch die Zunahmeänderung von SLW1S beeinflusst, wobei er jedoch keinen Einfluss auf die Polarisation des zweiten ferroelektrischen Kondensators 73 hat. Daher verbleibt der zweite ferroelektrische Kondensator 73 auf dem Punkt d der Hystereseschleife.
Gemäß den obigen Einzelheiten ist es möglich, im ersten ferroelektrischen Kondensator 71 für das Intervall t3 den Zustand 1 einzuschreiben oder wiederherzustellen.
Zeitintervall t4
Im Zeitintervall t4 werden die Ausgangssignale SWL1S und SWL2S des Wortleitungstreibers von Hoch auf Niedrig verstellt, weswegen eine ausgewählte SWL-Zelle deaktiviert wird.
Dann werden der erste Transistor 70 und der zweite Transistor 72 ausgeschaltet, und der Knoten 1 und der Knoten 2 befinden sich im potentialungebundenen Zustand, wobei sie jedoch durch ein Leck am n⁺-Übergang eine allmähliche Verschiebung auf den niedrigen Pegel erfahren.
Der Betrieb im Schreib- und Lesemodus im Intervall t4 ist der folgende.
Wenn im Intervall von t1 bis t4 die Bitleitung 76 auf Hoch und die /Bitleitung 77 auf Niedrig ist, läuft die Polarisation des ersten ferroelektrischen Kondensators 71 zum Punkt d auf der Hystereseschleife, und die Polarisation des zweiten ferroelektrischen Kondensators 73 läuft zum Punkt a.
Wenn im Intervall von t1 bis t4 dagegen die Bitleitung 76 auf Niedrig und die /Bitleitung 77 auf Hoch ist, läuft die Polarisation des ersten ferroelektrischen Kondensators 71 zum Punkt a auf der Hystereseschleife, und die Polarisation des zweiten ferroelektrischen Kondensators 73 läuft zum Punkt d.
Der Aufbau des Wortleitungstreibers für Lese/Schreib-Vorgänge im erfindungsgemäßen nichtflüchtigen ferroelektrischen Speicher ist der folgende. Dabei werden ein Wortleitungs-Treibersteuersignal-Generator, ein Adressendecodiersignal-Generator und ein Wortleitungs-Treibersignal-Generator unter Bezugnahme auf die 9 bis 11 erläutert.
Der Wortleitungs-Treibersteuersignal-Generator und der Adressendecodiersignal-Generator werden als periphere Schal tungen eines Halbleiterbauteils hergestellt. Der Wortleitungs-Treibersteuersignal-Generator, wie er in 9 dargestellt ist, umfasst eine erste Impulsbreitensteuerung 90 mit mehreren in Reihe geschalteten Invertern, wobei mindestens ein Inverter vorhanden ist, der zwischen PMOS und NMOS unterschiedliches Stromverhältnis aufweist, und einen Adressenübergangserkennungs (ATD = Address Transition Detection)-Eingangsimpuls erhält, wobei er die Impulsbreite verbreitert und einen verbreiterten Impuls ausgibt; eine NOR-Ausgangsschaltung 91, die hinsichtlich des Ausgangssignals der ersten Impulsbreitensteuerung 90 und des ATD-Eingangsimpulses eine NOR-Operation ausführt und ein Signal ausgibt; eine zweite Impulsbreitensteuerung 92 mit mehreren in Reihe geschalteten Invertern, von denen mindestens einer unterschiedliches Stromverhältnis zwischen PMOS und NMOS aufweist und das Ausgangssignal der NOR-Ausgangsschaltung 91 empfängt, wobei er die Impulsbreite verbreitert und einen verbreiterten Impuls ausgibt; eine erste NAND-Ausgangsschaltung 96, die über ihre drei Eingangsanschlüsse den invertierten ATD-Impuls, das Ausgangssignal der NOR-Ausgangsschaltung 91 sowie das Ausgangssignal der zweiten Impulsbreitensteuerung 92 empfängt, diese Signale filtert und sie als gefiltertes Signal ausgibt; einen ersten Wortleitungs-Treibersteuersignal-Generator 97, der von der ersten NAND-Ausgangsschaltung 96 das gefilterte Signal empfängt, dasselbe puffert und ein erstes Wortleitungs-Treibersteuersignal o1 erzeugt; eine zweite NAND-Schaltung 94, die über ihre drei Eingangsanschlüsse das Ausgangssignal der ersten Impulsbreitensteuerung 90, das Ausgangssignal des Inverters 93 und das Ausgangssignal der ersten NAND-Ausgangsschaltung 96 empfängt, diese durch eine NAND-Operation filtert und das gefilterte Signal ausgibt; einen zweiten Wortleitungs-Treibersteuersignal-Generator 95, der das Ausgangssignal der zweiten NAND-Ausgangsschaltung 94 empfängt, dasselbe puffert und ein zweites Wortleitungs-Treibersteuersignal o2 erzeugt; eine dritte NAND-Schaltung 98, die über ihre drei Eingangsanschlüsse ein Signal mit gesteuerter Impulsbreite empfängt, von einem Inverter der ersten Stufe der ersten Impulsbreitensteuerung 90 ausgegeben wird, in dem das Stromverhältnis zwischen PMOS und NMOS verschieden ist, und das gefilterte Signal der zweiten NAND-Ausgangsschaltung 94 sowie das gefilterte Signal der ersten NAND-Ausgangsschaltung 96 empfängt, diese Signale filtert und ein gefiltertes Signal ausgibt; und einen dritten Wortleitungs-Treibersteuersignal-Generator 99, der das Ausgangssignal der dritten NAND-Ausgangsschaltung 98 empfängt, dasselbe puffert und ein drittes Wortleitungs-Treibersteuersignal o3 erzeugt.
Der erste, zweite und dritte Wortleitungs-Treibersteuersignal-Generator 97, 95 und 99 sind jeweils ein Puffer mit zwei in Reihe geschalteten Invertern.
Hierbei beträgt das Breite/Länge-Verhältnis des PMOS eines aus einem PMOS und einem NMOS bestehenden Inverters, die voneinander verschiedene Stromverhältnisse aufweisen, ungefähr 2:4, und das Breite/Länge-Verhältnis des NMOS dieses Inverters beträgt ungefähr 4:0,7. Das Breite/Länge-Verhältnis des Gates des PMOS des Inverters, der nicht die Breite des Eingangsimpulses steuert, sondern nur denselben invertiert, beträgt ungefähr 12:0,8, und das Breite/Länge-Verhältnis des NMOS des Inverters beträgt ungefähr 6:0,7.
Außerdem erzeugt der Adressendecodiersignal-Generator aus dem ersten, zweiten und dritten Wortleitungs-Treibersteuersignal o1, o2 und o3 sowie einem ersten, zweiten, dritten und vierten Adressenpuffersignal a1, a2, a3 und a4 ein erstes, zweites und drittes Adressendecodiersignal X1, X2 und X3. Dieser Adressendecodiersignal-Generator ist in einer Peripherieschaltung des Halbleiterbauteils ausgebildet.
Die Schaltung des Adressendecodiersignal-Generators, wie sie in 10 dargestellt ist, umfasst eine erste Adressendecodiersignal-Ausgangsschaltung 100, die am ersten und zweiten Adressenpuffersignal a1 und a2 sowie am ersten Wortleitungs-Treibersteuersignal o1 über ihre drei Eingangsanschlüsse eine NAND-Operation ausführt und das erste Adressendecodiersignal X1 durch Invertieren des Ausgangssignals der NAND-Operation erzeugt; eine zweite Adressendecodiersignal-Ausgangsschaltung 101, die am dritten und vierten Adressenpuffersignal a3 und a4 sowie am ersten Wortleitungs-Treibersteuersignal o2 über ihre drei Eingangsanschlüsse eine NAND-Operation ausführt und durch Invertieren des Ausgangssignals der NAND-Operation das zweite Adressendecodiersignal X2 erzeugt; und eine dritte Adressendecodiersignal-Ausgangsschaltung 102, die am dritten und vierten Adressenpuffersignal a3 und a4 sowie am dritten Wortleitungs-Treibersteuersignal o3 über ihre drei Eingangsanschlüsse eine NAND-Operation ausführt und das durch Invertieren des Ausgangssignals der NAND-Operation das dritte Adressendecodiersignal X3 erzeugt.
Sowohl die erste, zweite als auch die dritte Adressendecodiersignal-Ausgangsschaltung 100, 101 und 102 ist mit einem NAND-Gatter und einem Inverter in Verbindung mit dem Ausgangsanschluss dieses NAND-Gatters versehen.
Der Wortleitungs-Treibersteuersignal-Generator dient zum Erzeugen der Treibersignale SWL1S und SWL2S, die an die erste bzw. zweite unterteilte Wortleitung 74 bzw. 75 angelegt werden. eine Schaltung des Wortleitungs-Treibersteuersignal-Generators, wie sie in 11 dargestellt ist, umfasst einen ersten Wortleitungs-Treibersignal-Generator 103, der am ersten und zweite Adressendecodiersignal X1 und X2 eine NAND-Operation ausführt und durch Invertieren des Ausgangssignals dieser NAND-Operation das erste Treibersignal SWL1S erzeugt, das an die erste unterteilte Wortleitung 64 anzulegen ist; und einen zweiten Wortleitungs-Treibersignal-Generator 104, der am ersten und dritten Adressendecodiersignal X1 und X3 eine NAND-Operation ausführt und durch Invertieren des Ausgangssignals dieser NAND-Operation das zweite Treibersignal SWL2S erzeugt, das an die zweite unterteilte Wortleitung 75 anzulegen ist.
Sowohl der erste als auch der zweite Wortleitungs-Treibersignal-Generator 103 und 104 sind mit einem NAND-Gatter und einem Inverter in Verbindung mit dem Ausgangsanschluss desselben versehen.
Die Funktion beim Erzeugen von Decodier- und Treibersignalen im erfindungsgemäßen nichtflüchtigen ferroelektrischen SWL-Speicher wird unter Bezugnahme auf die 12 bis 13 wie folgt erläutert.
Wenn der ATD-Eingangsimpuls an eine Eingangsstufe des Wortleitungs-Treibersteuersignal-Generators in 9 angelegt wird, stellt die erste Impulsbreitensteuerung 90 die Breite des ATD-Eingangsimpulses ein, und das NOR-Gatter 91 führt am Ausgangssignal der Steuerung 90 und am ATD-Eingangssignal, wie über seine zwei Eingangsanschlüsse empfangen, eine NOR-Operation aus. Das Ausgangssignal des NOR-Gatters 91 wird an die zweite Impulsbreitensteuerung 92 gegeben, damit die Impulsbreite verbreitert wird.
Die erste NAND-Ausgangsschaltung 96 führt am Ausgangssignal des NOR-Gatters 91, am Ausgangssignal des das ATD-Eingangssignal invertierenden Inverters 93 sowie am Ausgangssignal der zweiten Impulsbreitensteuerung 92, wie über ihre drei Eingangsanschlüsse empfangen, eine NAND-Operation aus, und sie versorgt einen Puffer 97 mit ihrem Ausgangssignal. Das erste Wortleitungs-Treibersteuersignal o1 wird vom Ausgangsanschluss des Puffers 97 erhalten.
Auf dieselbe Weise führt die zweite NAND-Ausgangsschaltung 94 am Ausgangssignal der ersten Impulsbreitensteuerung 90, am Ausgangssignal des das ATD-Eingangssignal invertierenden Inverters 93 sowie am Ausgangssignal der ersten NAND-Ausgangsschaltung 96, wie über ihre drei Eingangsanschlüsse empfangen, eine NAND-Operation aus, und sie versorgt einen Puffer 95 mit ihrem Ausgangssignal. Das zweite Wortleitungs-Treibersteuersignal o2 wird vom Ausgangsanschluss des Puffers 95 erhalten.
Die dritte NAND-Ausgangsschaltung 98 führt an den Ausgangssignalen der ersten und zweiten NAND-Ausgangsschaltung 96 und 94 sowie an einem invertierten ATD-Eingangssignal, wie über ihre drei Eingangsanschlüsse empfangen, eine NAND-Operation aus, und sie versorgt einen Puffer 99 mit ihrem Ausgangssignal. Das dritte Wortleitungs-Treibersteuersignal o3 wird vom Ausgangsanschluss des Puffers 99 erhalten.
Das erste, zweite und dritte Wortleitungs-Treibersteuersignal o1, o2 und o3 werden an den Adressendecodiersignal-Generator von 10 gegeben, der das erste, zweite und dritte Adressendecodiersignal erzeugt.
Anders gesagt, werden das erste Wortleitungs-Treibersteuersignal o1 sowie das erste und zweite Adressenpuffersignal a1 und a2 an den ersten Adressendecodiersignal-Generator 100 gegeben, in dem eine NAND-Operation und eine Invertierung aufeinanderfolgend ausgeführt werden, und daher wird von ihm das erste Adressendecodiersignal X1 erhalten.
Das zweite Wortleitungs-Treibersteuersignal o2 sowie das dritte und vierte Adressenpuffersignal a3 und a4 werden an den zweiten Adressendecodiersignal-Generator 101 gegeben, in dem eine NAND-Operation und eine Invertierung aufeinander folgend ausgeführt werden, und von ihm wird das zweite Adressendecodiersignal X2 erhalten.
Das dritte Wortleitungs-Treibersteuersignal o3 sowie das dritte und vierte Adressenpuffersignal a3 und a4 werden an den dritten Adressendecodiersignal-Generator 102 gegeben, in dem eine NAND-Operation und eine Invertierung aufeinanderfolgend ausgeführt werden, und von ihm wird das dritte Adressendecodiersignal X3 erhalten.
Das erste, zweite und dritte Adressendecodiersignal X1, X2 und X3 werden an die Wortleitungs-Treibersteuersignal-Generatoren von 11 gegeben, in denen eine NAND-Operation und eine Invertierung aufeinanderfolgend ausgeführt werden, und von ihnen werden zwei Signale zum Ansteuern der ersten und zweiten unterteilten Wortleitung erhalten.
Nun folgt eine Erläuterung zu einem Layout (14), einer Schnittansicht (15) und einem Herstellprozess (16a bis 16h) eines erfindungsgemäßen nichtflüchtigen ferroelektrischen Speichers.
Wie es in den 14 und 15 dargestellt ist, umfasst der nichtflüchtige ferroelektrische Speicher ein Halbleitersubstrat 160 mit einem durch eine Feldoxidschicht 161 bestimmten aktiven Bereich; eine Gateleitung 163a, die selektiv im aktiven Bereich des Halbleitersubstrats 160 ausgebildet ist und davon ausgehend als erste und zweite unterteilte Wortleitung verwendet wird; eine untere Elektrode 163b eines Kondensators; einen Source/Drain-Bereich 164, der auf der Oberfläche zu beiden Seiten der Gateleitungen 163a im Halbleitersubstrat 160 ausgebildet ist; eine erste Isolierschicht 165, die selektiv auf der Gateleitung 163a und dem Source/Drain-Bereich 164 ausgebildet ist; eine ferroelektrische Schicht 166, die auf der unteren Elektrode 163b des Kondensators ausgebildet ist; eine Metallelektrodenschicht (obere Elektrode des Kondensators + Kontaktstopfenschicht) 168, die auf der Oberseite der ferroelektrischen Schicht 166 ausgebildet ist und davon ausgehend in Kontakt mit dem Source- oder Drainbereich 164 steht; eine zweite Isolierschicht 169, die selektiv auf der Metallelektrodenschicht 168 ausgebildet ist; und eine Metallleitungsschicht (Bitleitung und /Bitleitung) 171, die in Kontakt mit dem anderen Bereich hinsichtlich des Source- und des Drainbereichs 164 steht.
Nun wird ein Herstellprozess für den erfindungsgemäßen nichtflüchtigen ferroelektrischen Speicher gemäß der folgenden Prozessabfolge erläutert.
Als erstes wird, wie es in 16a dargestellt ist, eine Feldoxidschicht 161 im Elementisolierbereich auf dem Halbleitersubstrat 160 hergestellt, und es wird ein aktiver Bereich 162 festgelegt, in dem ein erster und ein zweiter Transistor 70 und 72 auszubilden sind.
Im nächsten Prozess werden, wie es in 16b dargestellt ist, die Gateleitung 163a des ersten und zweiten Transistors 70 und 72 sowie eine untere Elektrode 163b, auf dem der erste und zweite ferroelektrische Kondensator 71 und 72 auszubilden sind, hergestellt. Wie es in 16c dargestellt ist, wird der Source/Drain-Bereich 164 des ersten und zweiten Transistors 70 und 72 durch einen Fremdstoffionen-Injektionsprozess unter Verwendung der Gateleitung 163a und der unteren Elektrode 163b als Maske hergestellt.
Wie es in 16d dargestellt ist, wird auf der unteren Elektrode 163b des Kondensators eine ferroelektrische Schicht 165 hergestellt.
Wie es in 16e dargestellt ist, wird auf der gesamten Oberfläche eine erste Isolierschicht 166 hergestellt, und diese wird selektiv entfernt, und darin wird ein erstes Kontaktloch 167 hergestellt, um eine Elektrode des ersten und zweiten ferroelektrischen Kondensators 71 und 73 mit einem Knoten in der Zelle jedes des ersten und zweiten Transistors 70 und 72 zu verbinden.
Wie es in 16f dargestellt ist, wird eine Metallelektrodenschicht (obere Elektrode des Kondensators + Kontaktstopfenschicht) 168 hergestellt, um, durch das erste Kontaktloch 167 hindurch, eine Elektrode jeweils des ersten und zweiten ferroelektrischen Kondensators 71 und 73 mit dem Source- oder Drainbereich des ersten bzw. zweiten Transistors 70 bzw. 72 zu verbinden.
Wie es in 16g dargestellt ist, wird auf der gesamten Oberfläche eine zweite Isolierschicht 169 hergestellt, und diese wird selektiv entfernt, und es wird ein zweites Kontaktloch 170 in ihr ausgebildet, um hinsichtlich des Source- und des Drainbereichs im ersten und zweiten Transistor 70 und 72 den anderen Bereich freizulegen.
Wie es in 16h dargestellt ist, wird eine Metallleitungsschicht 171 hergestellt, die als Bitleitung und /Bitleitung zu verwenden ist, die durch das zweite Kontaktloch 170 hindurch mit dem anderen Bereich hinsichtlich des Source- und des Drainbereichs 164 in Verbindung stehen.
So weist der erfindungsgemäße 2T/2C-FRAM eine Datenverarbeitungsgeschwindigkeit auf, die so hoch wie die bei einem DRAM ist, wobei er aber die gespeicherten Daten selbst dann aufrechterhält, wenn seine Versorgungsspannung abgeschaltet ist.
Der erfindungsgemäße nichtflüchtige ferroelektrische SWL-Speicher mit unterteilter Wortleitung zeigt die folgenden Effekte:

– Erstens verfügt er über eine Zellenstruktur mit Zellenplattenfunktion unter Verwendung einer Wortleitung, ohne gesonderte Zellenplattenleitung, wie sie bei einem 2T/2C-Speicher bisher erforderlich war, weswegen der Effekt einer Vereinfachung der Speicherstruktur vorliegt.
– Zweitens wird dadurch, dass die Zelle so ausgebildet wird, dass sie eine Struktur mit unterteilter Wortleitung aufweist, keine Zellenplattenleitung hergestellt, wie sie bei der bekannten 2T/2C-Speicherstruktur erforderlich ist, weswegen der Effekt einer Vereinfachung des Herstellprozesses besteht. Dieser Effekt hat den Vorteil einer Verbesserung der Topologie des Zellenquerschnitts, und es wird wegen einer Verringerung der Layoutfläche hohe Integrationsdichte erzielt.
– Drittens existiert unter Verwendung des ATD-Impulses als Impuls zum Ansteuern der unterteilten Wortleitung der Effekt einer Verringerung einer Fehlanpassung, wobei dieser Effekt viel stärker als bei Verwendung eines üblichen Impulsgenerators ist. Außerdem ist der Energieverbrauch verringert, da eine Ansteuerung nur dann erfolgt, wenn der Speicher betrieben wird.

Claims

Speicherzelleneinheit für einen nichtflüchtigen ferroelektrischen Speicher, mit: – einem ersten Transistor (T1, 70) mit einer Source, einem Drain und einem Gate, das mit einer ersten Wortleitung (SWL1, 74) eines Wortleitungspaares (SWL1, SWL2) verbunden ist; – einem ersten ferroelektrischen Kondensator (C1, 71), dessen eine Elektrode mit der Source des ersten Transistors (T1, 70) verbunden ist und dessen andere Elektrode mit einer zweiten Wortleitung (SWL2, 75) des Wortleitungspaares (SWL1, SWL2) verbunden ist; – einem zweiten Transistor (T2, 72) mit einer Source, einem Drain und einem Gate, das mit der zweiten Wortleitung (SWL2, 75) verbunden ist, die in Verbindung mit dem ersten ferroelektrischen Kondensator (C1, 71) steht; – einem zweiten ferroelektrischen Kondensator (C2, 73), dessen eine Elektrode mit der Source des zweiten Transistors (T2, 72) verbunden ist und dessen andere Elektrode mit der ersten Wortleitung (SWL1, 74) verbunden ist, die in Verbindung mit dem Gate des ersten Transistors (T1, 70) steht; – einer Bitleitung (76), die mit dem Drain des ersten Transistors (T1, 70) verbunden ist; und – einer /Bitleitung (77), die mit dem Drain des zweiten Transistors (T2, 72) verbunden ist.
Nichtflüchtiger ferroelektrischer Speicher mit einer Vielzahl von Zelleneinheiten nach Anspruch 1, die durch eine Vielzahl von ersten und zweiten Wortleitungen (SWL1, SWL2) und eine Vielzahl von Bitleitungen (76) und /Bitleitungen (77) entsprechend verbunden sind, wobei die Bitleitungen (76) und die /Bitleitungen (77) mit einer Spaltenauswählsteuerung und Messverstärkern verbunden sind und von dort aus Daten sowohl in einem Lese- als auch einem Schreibmodus übertragen, dadurch gekennzeichnet, dass Schreib- und Lesevorgänge gemäß der folgenden Abfolge ausgeführt werden: – in einem ersten Zeitintervall (t1) wird ein hoher Impuls an die erste und zweite Wortleitung (SWL1, SWL2) einer ausgewählten Zelle angelegt; – in einem unmittelbar nachfolgenden zweiten Zeitintervall (t2) wird ein auf Niedrig verstellter Impuls an die erste Wortleitung (SWL1) angelegt, während ein hoher Impuls an die zweite Wortleitung (SWL2) angelegt wird; und – in einem unmittelbar nachfolgenden dritten Zeitintervall (t3) wird ein auf Hoch verstellter Impuls an die erste Wortleitung (SWL1) angelegt, während ein auf Niedrig verstellter Impuls an die zweite Wortleitung (SWL2) angelegt wird, wobei im Lesemodus ein Messverstärker-Freigabesignal beginnend mit t1 den hohen Zustand bis zum Ende von t3 aufrechterhält.
Speicher nach Anspruch 2, dadurch gekennzeichnet, dass eine bei einem Schreibvorgang ausgewählte Zelle im Schreibmodus arbeitet, während eine nicht ausgewählte Zelle in derselben Wortleitung im Lesemodus arbeitet, weswegen sich die nicht ausgewählte Zelle in einem Wiederherstellungsvorgang befindet.
Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Bitleitung (76) und die /Bitleitung (77), wie sie mit dem jeweiligen Drain des ersten und zweiten Transistors (70, 72), die eine Zelleneinheit bilden, verbunden sind, an einen Messverstärker angeschlossen sind, von dem ein Datenwert erhalten wird.
Speicher nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, dass die Bitleitung (76) und die /Bitleitung (77), die mit dem jeweiligen Drain des ersten und zweiten Transistors (70, 72), die eine Zelleneinheit bilden, verbunden sind, an einen jeweiligen von zwei Messverstärkern angeschlossen sind, von denen zwei Datenwerte erhalten werden.
Wortleitungstreiber für einen nichtflüchtigen ferroelektrischen Speicher nach einem der vorstehenden Ansprüche 2 bis 5, gekennzeichnet durch: – einen Wortleitungs-Treibersteuersignal-Generator (9), der folgendes aufweist: – eine erste Impulsbreitensteuerung (90), die einen ATD (Address Transition Detection = Adressenübergangserkennung)-Eingangsimpuls empfängt, die Breite dieses Impulses verbreitert und den Impuls mit verbreiterter Impulsbreite ausgibt; – eine NOR-Ausgangsschaltung (91), die am Ausgangssignal der ersten Impulsbreitensteuerung (90) und am ATD-Eingangsimpuls eine NOR-Operation ausführt und das Ergebnis derselben ausgibt, – eine zweite Impulsbreitensteuerung (92), die den Ausgangsimpuls der NOR-Ausgangsschaltung empfängt, die Impulsbreite verbreitert und den Impuls mit verbreiterter Impulsbreite ausgibt, – eine Logiksteuerung (94, 96, 98), die am ATD-Impulssignal und den verbreiterten Impulsen der ersten und zweiten Impulsbreitensteuerung (90, 92) eine Logikoperation durchführt und drei gegeneinander verzögerte Ausgangssignale (l, m, j) ausgibt, und – einen ersten, zweiten und dritten Wortleitungs-Treibersteuersignal-Generator (97, 95, 99), die jeweils eines der Ausgangssignale (l, m, j) der Logiksteuerung (94, 96, 98) empfangen und ein erstes Wortleitungs-Treibersteuersignal (o1), das sich von t1 bis t3 erstreckt, ein zweites Wortleitungs-Treibersteuersignal (o2), das sich über t2 erstreckt, bzw. ein drittes Wortleitungs-Treibersteuersignal (o3), das sich über t3 erstreckt, erzeugen; – einen Adressendecodiersignal-Generator (10), der das erste, zweite und dritte Wortleitungs-Treibersteuersignal (o1, o2, o3) sowie ein erstes, zweites, drittes und viertes Adressenpuffersignal (a1, a2, a3, a4) empfängt, an diesen eine Logikoperation ausführt und daraus ein erstes, zweites und drittes Adressendecodiersignal (X1, X2, X3) erzeugt; und – einen Wortleitungs-Treibersignal-Generator (11), der folgendes aufweist: – einen ersten Wortleitungs-Treibersignal-Generator (103), der das erste Adressendecodiersignal (X1) und das zweite Adressendecodiersignal (X2) empfängt, an diesen eine NAND-Operation ausführt, das Ausgangssignal derselben invertiert und ein erstes Wortleitungstreibersignal (SWL1) erzeugt, und – einen zweiten Wortleitungs-Treibersignal-Generator (104), der das erste Adressendecodiersignal (X1) und das dritte Adressendecodiersignal (X3) empfängt, an diesen eine NAND-Operation ausführt, das Ausgangssignal derselben invertiert und ein zweites Wortleitungstreibersignal (SWL2) erzeugt.
Treiber nach Anspruch 6, dadurch gekennzeichnet, dass die Logiksteuerung (94, 96, 98) des Wortleitungs-Treibersteuersignal-Generators (9) folgendes aufweist: – eine erste NAND-Ausgangsschaltung (96), die ein gegenüber dem ATD-Eingangsimpuls invertiertes Signal, den Ausgangsimpuls der NOR-Ausgangsschaltung (91) sowie den Ausgangsimpuls der zweiten Impulsbreitensteuerung (92) empfängt, an diesen eine Filteroperation ausführt und das Ergebnis derselben ausgibt; – eine zweite NAND-Ausgangsschaltung (94), die ein gegenüber dem ATD-Eingangsimpuls invertiertes Signal, den Ausgangsimpuls der ersten NAND-Ausgangsschaltung (96) sowie den Ausgangsimpuls der ersten Impulsbreitensteuerung (90) empfängt, eine Filteroperation an diesen ausführt und das Ergebnis derselben ausgibt; – eine dritte NAND-Ausgangsschaltung (98), die ein Signal mit einer in der ersten Stufe der ersten Impulsbreitensteuerung (90) eingestellten Impulsbreite, wie von dieser ausgegeben, sowie die Ausgangsimpulse der ersten und zweiten NAND- Ausgangsschaltung (96, 94) empfängt, eine Filteroperation an diesen ausführt und das Ergebnis derselben ausgibt.
Treiber nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass der erste, zweite und dritte Wortleitungs-Treibersteuersignal-Generator (97, 95, 99) einen Puffer enthalten, der aus zwei Invertern in Reihenschaltung besteht.
Treiber nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass die erste und zweite Impulsbreitensteuerung (90, 92) mehrere Inverter in Reihenschaltung enthalten, wobei mindestens ein Inverter mit einem PMOS/NMOS-Paar versehen ist, die voneinander verschiedene Stromverhältnisse aufweisen, sie den ATD-Eingangsimpuls empfangen, die Impulsbreite desselben verbreitern und den Impuls mit verbreiterter Impulsbreite ausgeben.
Treiber nach Anspruch 9, dadurch gekennzeichnet, dass der PMOS mit anderem Stromverhältnis als der NMOS in einem Inverter ein Breite/Länge-Verhältnis von 2:4 aufweist und der NMOS mit anderem Stromverhältnis gegenüber dem PMOS in einem Inverter ein Breite/Länge-Verhältnis von 4:0,7 aufweist.
Treiber nach Anspruch 9, dadurch gekennzeichnet, dass das Breite/Länge-Verhältnis des PMOS-Gates eines Inverters, der nicht die Breite des in die erste und zweite Impulsbreitensteuerung (90, 92) eingegebenen Impulses einstellt, sondern lediglich den Impuls invertiert, 12:0,8 beträgt, während das Breite/Länge-Verhältnis des NMOS-Gates des Inverters 6:0,7 beträgt.
Treiber nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, dass der Adressendecodiersignal-Generator folgendes aufweist: – eine erste Adressendecodiersignal-Ausgangsschaltung (100), die das erste und zweite Adressenpuffersignal (a1, a2) sowie das erste Wortleitungs-Treibersteuersignal (o1) empfängt, an diesen eine NAND-Operation ausführt und das Ausgangssignal derselben invertiert und ein erstes Adressendecodiersignal (X1) erzeugt; – eine zweite Adressendecodiersignal-Ausgangsschaltung (101), die das dritte und vierte Adressenpuffersignal (a3, a4) sowie das zweite Wortleitungs-Treibersteuersignal (o2) empfängt, an diesen eine NAND-Operation ausführt, das Ausgangssignal derselben invertiert und ein zweites Adressendecodiersignal (X2) erzeugt; und – eine dritte Adressendecodiersignal-Ausgangsschaltung (102), die das dritte und vierte Adressenpuffersignal sowie das dritte Wortleitungs-Treibersteuersignal (o3) empfängt, eine NAND-Operation an diesen ausführt, das Ausgangssignal derselben invertiert und ein drittes Adressendecodiersignal (X3) erzeugt.
Speicherzelleneinheit gemäß Anspruch 1 für einen nichtflüchtigen ferroelektrischen Speicher, wobei die Zelleneinheit folgendes umfasst: – ein Halbleitersubstrat (160) mit einem durch einen Isolierbereich (161) getrennten ersten und zweiten aktiven Bereich (162); – eine erste bzw. eine zweite Gateleitung (163a), die im ersten bzw. zweiten aktiven Bereich (162) des Halbleitersubstrats (160) ausgebildet sind und als erste bzw. zweite unterteilte Wortleitungen (SWL1 bzw. SWL2) eines Wortleitungspaars (SWL1, SWL2) verwendet werden; – eine untere Elektrode (163b) des zweiten bzw. eine untere Elektrode (163b) des ersten ferroelektrischen Kondensators, die mit der ersten bzw. zweiten Gateleitung (163a) in Verbindung stehen; – einen ersten bzw. einen zweiten Source/Drain-Bereich (164), die im ersten bzw. zweiten aktiven Bereich des Halbleitersubstrats (160) zu beiden Seiten der ersten bzw. zweiten Gateleitung (163a) ausgebildet sind, um den ersten bzw. zweiten Transistor (T1 bzw. T2) zu bilden; – eine erste Isolierschicht (165), die selektiv auf der ersten und zweiten Gateleitung (163a) mit Ausnahme der unteren Elektroden (163b) und auf dem ersten und zweiten Source/Drain-Bereich ausgebildet ist; – ferroelektrische Schichten (166), die auf den unteren Elektroden (163b) ausgebildet sind; – eine obere Elektrode (168) des zweiten bzw. eine obere Elektrode (168) des ersten ferroelektrischen Kondensators, die auf der Oberseite der ferroelektrischen Schichten (166) ausgebildet sind und in Kontakt mit den Source-Bereichen des zweiten bzw. ersten Source/Drain-Bereichs (164) stehen; – eine zweite Isolierschicht (169), die auf den oberen Elektroden (168) ausgebildet ist; und – eine erste bzw. eine zweite Metallleitungsschicht (171), die in Kontakt mit den Drain-Bereichen des ersten bzw. zweiten Source/Drain-Bereichs (164) stehen, wobei jede der Metallleitungsschichten (171) als Bitleitungen bzw. /Bitleitungen verwendet werden.
Verfahren zum Herstellen einer Speicherzelle für einen nichtflüchtigen ferroelektrischen Speicher nach Anspruch 13, gekennzeichnet durch die folgenden Schritte: – Herstellen erster bzw. zweiter Gateleitungen (163a) in durch einen Isolierbereich (161) eines Halbleitersubstrats (160) getrennten ersten bzw. zweiten aktiven Bereichen (162) sowie unterer Elektroden (163b) der zweiten bzw. unterer Elektroden (163b) der ersten ferroelektrischen Kondensatoren, die mit den ersten bzw. zweiten Gateleitungen (163a) in Verbindung stehen; – Herstellen erster bzw. zweiter Source/Drain-Bereiche (164) durch Fremdstoffionen-Injektion unter Verwendung der ersten bzw. zweiten Gateleitungen (163a) und der unteren Elektroden (163b) der zweiten bzw. ersten ferroelektrischen Kondensatoren als Maske; – Selektives Herstellen einer ersten Isolierschicht (166) auf den ersten und zweiten Gateleitungen (163a) mit Ausnahme der unteren Elektroden (163b) und auf den ersten und zweiten Source/Drain-Bereichen (164); – Herstellen einer ferroelektrischen Schicht (166) auf den unteren Elektroden (163b) der zweiten und ersten Kondensatoren; – Herstellen erster Kontaktlöcher (167) durch Entfernen der ersten Isolierschicht (169) in einer solchen Weise, dass die Source-Bereiche der ersten bzw. zweiten Source/Drain-Bereiche (164) freigelegt werden; – Herstellen von oberen Elektroden (168) der zweiten bzw. oberen Elektroden (168) der ersten ferroelektrischen Kondensatoren in einer solchen Weise, dass sie durch die ersten Kontaktlöcher (167) mit den Source-Bereichen der zweiten bzw. ersten Source/Drain-Bereiche (164) verbunden sind; – Herstellen einer zweiten Isolierschicht (169) auf der gesamten Oberfläche des Halbleitersubstrats; – Herstellen zweiter Kontaktlöcher (170) durch Entfernen der zweiten Isolierschicht (169) in einer solchen Weise, dass die Drain-Bereiche der ersten bzw. zweiten Source/Drain-Bereiche (164) freigelegt werden; und – Herstellen von Metallleitungsschichten (171), die durch die zweiten Kontaktlöcher (170) hindurch in Kontakt mit den Drain-Bereichen der ersten bzw. zweiten Source/Drain-Bereiche (164) stehen, um Bitleitungen bzw. /Bitleitungen zu bilden.