DE3438069A1

DE3438069A1 - Dynamischer speicher

Info

Publication number: DE3438069A1
Application number: DE19843438069
Authority: DE
Inventors: Kazumasa Tanashi Tokio/Tokyo Yanagisawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-10-17
Filing date: 1984-10-17
Publication date: 1985-05-02
Also published as: KR930000759B1; US4651306A; HK40890A; JPS6085492A; GB8616198D0; GB2175476B; GB2149250B; GB2149250A; IT8423162A0; HK48190A; SG31290G; GB2175476A; IT1176975B; FR2553558A1; GB8422521D0; KR850003046A; FR2553558B1

Description

Beschreibung.:

Die vorliegende Erfindung betrifft eine Technik für einen. Halbleiterspeicher oder andere Speichervorrichtungen, die besonders wirkungsvoll bei einem dynamischen Halbleiterspeicher mit gefalteten Bit-Leitungen ausgenutzt werden kann.

In der japanischen Patentanmeldung Nr. 39073/1980 ist ein dynamischer Schreib-Lese-Speicher mit wahlfreiem Zugriff (dynamic random-access memory, im folgenden als DRAM bezeichnet) gezeigt, der gefaltete Bit-Leitungen aufweist.

Es wurde ein System für einen DRAM vorgeschlagen, in dem unter Ausnutzung von Blindzellen (oder Blindspeicherzellen) Daten aus Speicherzellen ausgelesen werden, wobei die Kapazität der Blindzellen etwa halb so groß wie die der Speicherzellen ist, d.h. unter Verwendung von Blihdzellen (im folgenden als Blindzellen mit halber Kapazität bezeichnet), die Referenzkondensatoren aufweisen, deren Kapazität etwa halb so groß wie die der Kondensatoren für die Speicherung von Daten ist.

Bei einer Speicherschaltung dieses Typs werden die in der Speicherzelle gespeicherten Bit-Daten mit einem Differential-Leseverstärker erfaßt, der die Potentiale vergleicht, die sich entsprechend der Größe der in der Speicherzelle und in der Blindzelle gespeicherten elektrischen Ladung verändern.

Untersuchungen des Erfinders ergaben jedoch , daß es im Grunde nicht möglich ist, mit einer Abwandlung des Herstellungsprozesses für die Speicherzellen Blindzellen mit halber Kapazitat auszubilden, so daß ein Genauigkeitsproblem verbleibt. Andererseits fand man heraus, daß die Blindzellen dieselbe Größe wie die Speicherzellen haben sollten, d.h. daß jede Blindzelle mit einem Referenzkondensator versehen sein sollte, dessen Kapazität im wesentlichen gleich der des für die Speicherung von Daten in einer Speicherzelle verwendeten Konden-

sators ist (im folgenden als "Blindzellen mit voller Kapazität" bezeichnet).

Es wurde bereits eine Vielzahl von Speichern vorgeschlagen, in denen Blindzellen mit voller Kapazität Anwendung finden- Bei diesen Speichern ist jedoch eine hohe Leistung für das Zurücksetzen der Blindzellen erforderlich. Darüberhinaus ist ihre Lese-Geschwindigkeit niedrig.

Die generelle Aufgabe der vorliegenden Erfindung ist darin zu sehen, eine Speichervorrichtung anzugeben, mit der die dem Stand der Technik anhaftenden Nachteile zumindest teilweise überwunden werden.

Eine speziellere Aufgabe der Erfindung liegt darin, eine Speichervorrichtung anzugeben, die eine Erhöhung der relativen Genauigkeit der Kapazitäten von Speicherzellen und Blindzellen mit voller Kapazität gestattet.

Eine weitere Aufgabe der vorliegenden Erfindung liegt darin, eine Speichervorrichtung mit einem reduzierten Leistungsverbrauch zu schaffen.

Eine weitere Aufgabe der Erfindung besteht darin, eine integrierte Speicherschaltung anzugeben, die auf einfache Weise hergestellt werden kann.

Eine weitere Aufgabe der Erfindung liegt darin, eine integrierte Speicherschaltung mit Blindzellen voller Kapazität anzugeben, in der die Verschaltung des Blindzellen-Bereiches der Vorrichtung vereinfacht werden kann.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine integrierte Speicherschaltung mit Blindzellen voller Kapazität zu schaffen, mit der ein sogenannter "Kaltstart" mog-

lieh ist, d.h. mit der keine Vorbereitungs-Zyklen (gewöhnlich acht Zyklen) erforderlich sind, die beim Schließen des Leistungsquellenkreises die Anfangsbedingungen festsetzen.

Eine weitere Aufgabe der Erfindung liegt darin, eine integrierte Speicherschaltung anzugeben, die einen Lese-Betrieb mit hoher Geschwindigkeit durchführt.

Eine weitere Aufgabe der Erfindung liegt darin, bei einer integrierten Speicherschaltung mit Blindzellen voller Kapazität das Layout des Blindzellen-Bereiches der Vorrichtung zu vereinfachen.

Diese und weitere Aufgaben sowie kennzeichnende Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung deutlich, die in Verbindung mit den anliegenden Zeichnungen erfolgt.

Eine beispielhafte Ausführungsform der Erfindung ist im folgenden kurz beschrieben:

Ein Paar von Blindzellen ist kurzgeschlossen, so daß die Blindzellen zueinander parallelgeschaltet sind. Das bedeutet, daß die in den Kondensatoren dieser Blindzellen mit voller Kapazitat gespeicherte elektrische Ladung durch zwei geteilt wird, wodurch man eine integrierte Speicherschaltung erhält, die zwar Blindzellen mit voller Kapazität aufweist, jedoch dieselbe Funktion zeigt wie die herkömmliche Speicherschaltung mit Blindzellen halber Kapazität.

Die Beschreibung bevorzugter Ausführungsbeispiele der Erfindung erfolgt anhand der anliegenden Zeichnungen. In den Zeichnungen zeigen:

Fig. 1 die Darstellung eines Schaltungsaufbaus von Blind-Speicherzellen gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

	Fig.	4
	Fig.	5
1o
	Fig. und	6 7
	Fig.	c»
15
	Fig.	9

Fig. 2 ein Blockdiagramm einer Speicheranordnung und der zugehörigen Schaltkreise;

Fig. 3 ein Schaltbild einer speziellen Ausfuhrungsform einer Speicherzelle, eines Lese-Verstärkers, einer aktiven Regenerationsschaltung und einer Vorladeschaltung; eine Darstellung des zeitlichen Ablaufs des Lese-Betriebs des Speichers;

eine Draufsicht zur Verdeutlichung des Layouts von Blindspeicherzellen entsprechend dem ersten Ausführungsbeispiel der vorliegenden Erfindung;

Schnittansichten durch die Blindzelle entlang der Linie A-A¹ bzw. der Linie B-B¹ in Fig. 5; die Darstellung des Schaltungsaufbaus von Blindzellen entsprechend einem zweiten Ausführungsbeispiel; und eine Draufsicht zur Verdeutlichung des Layouts von Speicherzellen entsprechend dem zweiten Ausführungsbeispiel.

In der folgenden Beschreibung sind alle Feldeffekttransistoren mit isolierter Steuerelektrode (im folgenden als MOSFETs bezeichnet) vom Anreicherungstyp, wenn nichts anderes festgestellt wird. In den Zeichnungen sind identische oder entsprechende Bereiche mit denselben Bezugszeichen versehen.

Fig. 1 zeigt eine Darstellung eines Schaltungsaufbaus von Blindspeicherzellen entsprechend einer ersten Ausführungsform der vorliegenden Erfindung, wobei die Bezugszeichen BL1 und BL1 ein Paar komplementärer Bit-Leitungen, die Bezugszeichen DWL1 und DWL2 Blindwortleitungen, die Bezugszeichen T1 und T2 n-Kanal-MOSFETs für das Lesen, das Bezugszeichen T3 einen n-Kanal-MOSFET für das Kurzschließen der Blindkondensatoren (Blindzellen), die Bezugszeichen C1 und C2 Kondensatoren zur Bildung von Blindspeicherzellen und die Bezugszeichen A und B Schaltungs-Knotenpunkte angeben.

Obwohl keine spezielle Beschränkung darauf besteht, findet für eine später beschriebene Speicheranordnung MARY nach Fig.

ein System mit gefalteten Bit-Leitungen Anwendung.

Die gepaarten Bit-Leitungen BL1 und BL1 verlaufen parallel zueinander und werden mit Bit-Leitungen der Speicheranordnung MARY als eine einheitliche Struktur ausgebildet.

Eine mit der Bit-Leitung BL1 verbundene Blindspeicherzelle DS1 besteht aus dem MOSFET T1 und dem Kondensator C1, eine mit der Bit-Leitung BL1 verbundene Blindspeicherzelle DS2 aus dem MOS-FET T2 und dem Kondensator C2.

Die Blindspeicherzellen DS1 und DS2 bilden ein Paar. Die Kondensatoren C1 und C2 weisen Kapazitäten auf, die im wesentlichen gleich denen der die Speicherzellen bildenden Kondensatoren sind. Der Schaltkreis ist in Fig. 1 schematisch dargestellt. Es ist anzumerken, daß nach Fig. 1 die Platten der Kondensatoren C1 und C2, die nicht mit den Schaltungs-Knotenpunkten A und B verbunden sind, d.h. die Platten P2 und P4, aus Gründen, die den Schaltungsbetrieb betreffen, mit einem Massepunkt des Schaltkreises verbunden sind. Die Masseverbindung der Platten P2 und P4 bedeutet jedoch, daß sie auf einem vorgegebenen konstanten Potential gehalten werden. Gemäß einem später unter Bezugnahme auf die Fig. 5 bis 7 beschriebenen Aufbau werden die Platten P2 und P4 der Kondensatoren C1 und C2 auf dem Spannungspegel der Leistungsquelle gehalten.

Die in Fig. 2 gezeigte Speicheranordnung MARY besteht aus einer Vielzahl von Bit-Leitungspaaren BL1 bis BL2, die zueinander parallel verlaufen, einer Vielzahl von Wortleitungen WL1 bis WL4, die in rechten Winkeln zu den Bit-Leitungen verlaufen, sowie einer Vielzahl von Speicherzellen ML1 bis ML8.

In der Speicheranordnung MARY, die einen Aufbau mit gefalteten

Bit-Leitungen aufweist, kreuzt eine Wortleitung, beispielsweise die Wortleitung WL1, beide Bit-Leitungen eines Paares, beispielsweise die beiden gepaarten Bit-Leitungen BL1 und BL1. Eine Speicherzelle, beispielsweise die Speicherzelle ML1, ist an einem der beiden Schnittpunkte zwischen der Wortleitung WL1 und dem Bit-Leitungspaar BL1 und BL1 angeordnet. Wenn die Bit-Leitungen von elektrisch leitfähigen Schichten gebildet werden, die auf der Oberseite eines isolierenden Films über Bauelementbildenden Bereichen verlaufen, um die Anzahl der Bauelementbildenden Bereiche auf dem Halbleitersubstrat zu maximieren oder die Fläche des Halbleitersubstrats zu reduzieren, sind die Daten-Eingangs/Ausgangs-Anschlüsse von zwei benachbarten Speicherzellen gemeinsam aufgebaut und mit der entsprechenden Datenleitung verbunden, obwohl keine Beschränkung darauf besteht. Die Speicherzellen sind damit entsprechend Fig. 2 angeordnet. Dieser Aufbau unterstützt die Verringerung der Anzahl von Kontaktbereichen, die zwischen den Speicherzellen und den Datenleitungen erforderlich sind.

Mit jeder der gepaarten Bit-Leitungen ist die gleiche Zahl von Speicherzellen verbunden, um an jeder Bit-Leitung die gleiche parasitäre Kapazität auszubilden. Wenn eine Wortleitung ausgewählt wird, werden deshalb unerwünschte Potentialveränderungen oder Rauschen, die auf jede der Bit-Leitungen durch die parasitäre Kapazität zwischen der ausgewählten Wortleitung und den Bit-Leitungen, die diese Wortleitung schneiden, aufgeprägt werden, auf demselben Pegel gehalten. In einem Speicher mit gefalteten Bit-Leitungen wird das bei Auswählen einer Wortleitung auf die gepaarten Bit-Leitungen aufgebrachte Rauschen vom Lese-Verstärker tatsächlich ignoriert, da das Rauschen eine Gleichtaktstörung ist.

Wie in Fig. 2 gezeigt, sind mit den Bit-Leitungspaaren BLl, BL1, BL2 bzw. BL2 Lese-Verstärker SA1, SA2, aktive Regenerationsschaltkreise (oder aktive "pull-up"-Schaltkreise) AR1, AR2 und Vorladeschaltkreise PC1 und PC2 verbunden. Zwischen

den Bit-Leitungspaaren und gemeinsamen Bit-Leitungen CBL bzw. CBL sind Spaltenschalter CSW1 und CSW2 vorgesehen.

Der Schaltkreis nach Fig. 2 ist gemeinsam mit verschiedenen anderen Schaltkreisen, die nicht dargestellt sind, auf einem Halbleitersubstrat ausgebildet. Damit wird auf dem Halbleitersubstrat ein Speicher aufgebaut.

Obwohl keine Beschränkung darauf besteht, ist der Speicher nach dieser Ausführungsform ein Adreßmultiplex-Speicher. Das Halbleitersubstrat trägt daher zusätzlich zu den in Fig. 2 gezeigten Schaltkreisen Adreßpuffer, einen Zeilen-Adreß-Decoder, einen Worttreiber, der eine Ausgabe von dem Zeilen-Adreß-Decoder empfängt und Wortleitungs-Auswahlsignale bildet, die auf die Wortleitungen WL1 bis WL4 gegeben werden, einen Spalten-Adreß-Decoder, der Auswahlsignale bildet, die an die Spaltenschalter CSW1 und CSW2 geliefert werden, einen Hauptverstärker, der die über die gemeinsamen Datenleitungen CBL und CBL gelieferten Datensignale verstärkt, einen Ausgangspuffer, der eine Ausgabe des Hauptverstärkers empfängt, Auswahlschaltkreise für Blindwortleitungen, die Blindwortleitungs-Auswahlsignale bilden, die den Blindwortleitungen DWL1 und DWL2 zugeführt werden, und einen Taktgenerator, der ein RAS (Zeilen-Adreß-Strobe)-Signal, ein CAS (Spalten-Adreß-Strobe)-Signal und ein WE (Schreib-Freigabe)-Signal empfängt, und der verschiedene Taktsignale bildet, um den Betrieb aller dieser Schaltkreise zu steuern. Die meisten dieser Schaltkreise können im wesentlichen so aufgebaut werden, wie es für einen Speicher mit dem bekannten Adreßmultiplex-System bekannt ist, so daß sich eine detaillierte Beschreibung des Aufbaus dieser Schaltkreise hier erübrigt.

Der zeitliche Verlauf von Änderungen in den den Blindwortleitungen DWL1, DWL2 zugeführten Auswahlsignalen nach dieser Ausführungsform unterscheidet sich geringfügig von dem nach dem

Stand der Technik bekannten, wie aus dem in Fig. 4 dargestellten Diagramm deutlich wird. Eine der beiden Blindwortleitungen DWL1 und DWL2 erreicht den Auswahlpegel zur gleichen Zeit wie eine der Wortleitungen in der Speicheranordnung MARY, die andere der Blindwortleitungen erreicht den Auswahlpegel,nachdem die Lese-Verstärker SA1 und SA2 durch das Taktsignal 0 in

^{y 1}Pa

Gang gesetzt wurden. Die Auswahlsignale für die Blindwortleitungen können durch geringfügige Veränderung eines Verzögerungsschaltkreises, der die Taktsignale 0 empfängt, und

pa

1o. des Auswahl-Schaltkreises für die Blindwortleitungen erzeugt werden.

Fig. 3 zeigt das Schaltbild eines speziellen Lese-Verstärkers und von Speicherzellen, die für das Lesen des Speichers nach dieser Ausführungsform verwendet werden, wobei die Symbole T6 bis T15 n-Kanal-MOSFETs, die Symbole BL1 und BL1 komplementäre Bit-Leitungen, und die Symbole CB1 und CB2 Kondensatoren für die Aufladung der Bit-Leitungen angeben. Das Bezugszeichen 0_pA bezeichnet ein Lese-Verstärker-Steuersignal, 0_pc ein Vorladesignal und 0 ein Steuersignal für die aktive Regeneration zur Kompensation eines Pegelabfalls einer hochpegeligen Bit-Leitung aufgrund des Abfragens.

Der Lese-Verstärker SA1 besteht aus einem Paar von MOSFETs T6 und T7, deren Gate- und Drain-Anschlüsse überkreuz verbunden sind. Der Betrieb des Lese-Verstärkers SA1 wird durch den MOSFET T15 gesteuert, auf dessen Gate-Anschluß das Lese-Verstärker-Steuersignal 0p_A gegeben wird.

Der aktive Regenerations-Schaltkreis AR1 besteht aus den MOS-FETs T8, T9, T11 und T13 sowie den Ladekondensatoren CB1 und CB2. Die Ladekondensatoren CB1 und CB2 sind im wesentlichen wie die MOSFETs aufgebaut, so daß jeder der Ladekondensatoren CB1 und CB2 eine Elektrode (im folgenden als die erste Elektrode bezeichnet), die dem Gate eines MOSFET entspricht, und eine

J'Jlfrktrode (im folgenden als die zweite Elektrode bezeichnet) aufweist, die den Source- und Drain-Elektroden eines MOSFET entspricht. Die ersten Elektroden der Kondensatoren CB1 und CB2 sind, wie in Fig. 3 gezeigt, mit den MOSFETs T8, T11, T9 und T13 verbunden.

Da die Kondensatoren CB1 und CB2 wie MOSFETs aufgebaut sind, können sie wirkungsvoll als variable Kondensatoren betrieben werden. Die Kapazität zwischen der ersten Elektrode und der zweiten Elektrode ist sehr klein, wenn die erste Elektrode auf einem niedrigen Pegel nahe Null liegt. Da die gegenseitige Kopplung zwischen der ersten Elektrode und der zweiten Elektrode schwach ist, ändert sich in diesem Falle das Potential der ersten Elektrode nicht viel, selbst wenn das Steuersignal 0 an die zweite Elektrode angelegt wird. Die Kapazität zwisehen der ersten Elektrode und der zweiten Elektrode steigt auf einen relativ hohen Wert an, wenn sich die erste Elektrode auf einem Potential befindet, das höher als eine Schwellenspannung ist. In diesem Falle ändert sich das Potential der ersten Elektrode in Antwort auf das Steuersignal 0 , wenn dieses an die zweite Elektrode angelegt wird. Das bedeutet, daß eine selektive Bootstrap-Spannung gebildet werden kann.

Der Vorlade-Schaltkreis PC1 besteht aus Vorlade-MOSFETs T12 und T14, die zwischen einem Leistungsquellen-Anschluß V--, und den Bit-Leitungen BL1 bzw. BL1 vorgesehen sind, und einem Ausgleichs-MOSFET T10, der zwischen der Bit-Leitung BL1 und der Bit-Leitung BL1 vorgesehen ist.

Jede der Speicherzellen ML1 und ML3 besteht aus einem n-Kanal-MOSFET Q für die Auswahl der Adresse und aus einem Kondensator C_M für die Speicherung von Daten. Von einem Auswahlsignal gesteuerte Elektroden oder Drain-Elektroden E1 und E2 der MOSFETs für die Wahl der Adresse sind mit der Bit-Leitung BL1 oder BL1 verbunden, während die Gate-Elektroden mit der Wortleitung WL3 oder WL1 verbunden sind. Die Gate-Elektroden der Adreßauswahl-

MOSFETs bilden Auswahlanschlüsse der Speicherzellen, die Elektroden E1 und E2 bilden Daten-Eingabe/Ausgabe-Anschlüsse der Speicherzellen. In dieser Ausführungsform nehmen der Kondensator CI nach Fig. 1 und der Kondensator C_M in der Speicherzelle annähernd dieselbe Fläche ein, so daß sie annähernd dieselbe Kapazität aufweisen. Der Kondensator C1 in der Blindspeicherzelle und der Kondensator C_M in der Speicherzelle werden mit denselben Verfahrensschritten hergestellt, wie sie für einen herkömmlichen dynamischen RAM üblich sind. Diese Struktur ermöglicht einen hohen Grad relativerGenauigkeit zwischen den Kondensatoren C1 und C...

Wie bekannt, erhält man in Form integrierter Schaltungen aufgebaute Kondensatoren durch mehrmalige Wiederholung einer selektiven Bearbeitungstechnik unter Verwendung eines Maskierfilms, beispielsweise eines Fotoresist-Films. In diesem Falle sind die wirksamen Elektrodenflächen der Kondensatoren C1 und C jedoch unerwünschten Veränderungen unterworfen, die von Abweichungen bei der Maskenjustierung abhängen. Wenn die Größe des Kondensators C1 in der Blindspeicherzelle kleiner als die des Kondensators C ist, ist eine Veränderung der Kapazität des Kondensators C1 aufgrund einer Maskenabweichung größer als die des Kondensators C„, so daß die relative Genauigkeit der Kondensatoren C1 und C., abnimmt. Haben andererseits die Kon-

densatoren C1 und C., annähernd dieselbe Größe, ist die Verän-

derung der Kapazität des Kondensators C1 näherungsweise gleich einer ähnlichen Abweichung der Kapazität des Kondensators C,,, so daß die relative Genauigkeit der Kondensatoren C1 und C„ hinreichend gesteigert wird.

Wenn die Daten aus · den dynamischen Speicherzellen, die nach dieser Ausführungsform einen MOSFET pro Zelle aufweisen, ausgelesen werden sollen, wird das Potential einer der gepaarten Bit-Leitungen entsprechend den in der ausgewählten Speicherzelle gespeicherten Daten festgesetzt. Das Potential der Bit-Leitung wird durch die elektrische Ladungsverteilung zwischen

der Bit-Leitung und der ausgewählten Speicherzelle bestimmt. Die Bit-Leitungen nach dieser Ausführungsform weisen eine parasitäre Kapazität auf, die erheblich größer ist als die Kapazität der Kondensatoren C_M der Speicherzellen, wie in einem gewöhnlichen dynamischen RAM. Die ausgewählte Speicherzelle prägt deshalb nur eine sehr kleine Potentialänderung mit einer sehr kleinen Lese-Spannungsamplitude auf die Bit-Leitung auf. Um zwischen dem hohen Pegel und dem niedrigen Pegel von Spannungen mit einer derartig kleinen Amplitude zu unter-. scheiden, liefert die Blindspeicherzelle eine Referenzspannung an die andere Bit-Leitung des Bit-Leitungspaares. Damit werden die gepaarten Bit-Leitungen durch den Anfangsbetrieb des Vorlade-Schaltkreises vorgeladen, so daß sie dasselbe Potential erreichen. Anschließend wird eine kleine Spannung, die den in der Speicherzelle gespeicherten Daten entspricht, in Übereinstimmung mit dem Start der Auswahl der Speicherzelle und der Blindspeicherzelle zwischen den gepaarten Bit-Leitungen angelegt. Diese kleine Spannung wird durch den Lese-Verstärker verstärkt.

Die Referenzspannung ist durch die Verteilung der elektrischen Ladung zwischen dem Kondensator in der Blindzelle und einer Bit-Leitung bestimmt, mit der der Kondensator verbunden ist. Die Referenzspannung muß möglichst genau sein, so daß die Pegel-Differenz der gepaarten Bit-Leitungen hinreichend verstärktwerden kann und innerhalb einer kurzen Zeitspanne auf eine vorgegebene Pegel-Differenz ansteigen kann, wenn der Lese-Verstärker betrieben wird, in anderen Worten, damit'die Daten ohne Fehler mit hoher Geschwindigkeit ausgelesen werden können.

Aus diesem Grund muß die relative Genauigkeit des Kondensators der Blindspeicherzelle und des Kondensators der Speicherzelle hinreichend hoch sein.

Fig. 4 zeigt ein Diagramm des zeitlichen Verhaltens der Spei-

eherschaltung nach vorliegender Erfindung. Der Betrieb .des Speichers nach dieser Ausführungsform (entsprechend Fig. 1, 2 und 3) wird im folgenden unter Bezugnahme auf dieses Zeitdiagramm nach Fig. 4 beschrieben.

Zur Erleichterung wird bei der folgenden Beschreibung angenommen, daß dem Speicher ein Adreßsignal zugeführt wird, das die Wortleitung WL1 auswählt. In anderen Worten wird ein Adreßsignal zugeführt, um die mit der Bit-Leitung BL1 verbundene Speicherzelle ML1 auszuwählen. Wenn diese Wortleitung gewählt ist, wird deshalb die Blindwortleitung DWL1 derart gewählt, daß das Referenzpotential auf die Bit-Leitung BL1 gegeben wird.

Ein Entladesignal (Blindzellen-Kurzschlußsignal) 0-, steigt an, wenn das Zeilenadreß-Strobe-Signal RAS auf einen hohen Pegel ansteigt, der annähernd gleich der Leistungsquellenspannung V_c ist, so daß der Schalter T3 in Fig. 1 auf EIN gestellt wird. Wie später genauer ausgeführt, wird zur selben Zeit die in den Kondensatoren C1, C2 gespeicherte Ladung exakt halb so groß wie die in der entsprechenden Speicherzelle gespeicherte Ladung, die datenmäßig eine "1" beinhaltet. Das Vorladesignal 0 steigt auf einen hohen Pegel an, weil sich das RAS-Signal auf hohem Pegel befindet. Damit arbeiten die Vorlade-Schaltkreise PC1 und PC2, und die Bit-Leitung BL1 oder BL2 wird, wie in Fig. 4G gezeigt, auf einen hohen Pegel V vorgeladen. Der Vorladepegel V kann im Grunde gleich dem Pegel V _r angenommen werden (wobei V_cc die Leistungsquellenspannung ist) .

Wenn das RAS-Signal abfällt, wie es in Fig. 4A dargestellt ist, fällt das Vorladesignal 0 entsprechend, so daß der Betrieb

pe

der Vorlade-Schaltkreise PC1, PC2 aufhört. Das heißt in anderen Worten, daß die MOSFETs T12, T13 und T10 nach Fig. 3 auf AUS geschaltet werden.

Das· Blindzellen-Kurzschlußsignal 0, fällt synchron mit dem Abfall des RAS-Signals, wie es in Fig. 4B gezeigt ist, und stellt den Schalt-MOSFET T3 auf AUS.

Ein (nicht gezeigter) Blindwortleitungs-Auswahlschaltkreis beginnt synchron mit dem Abfallen des RAS-Signals zu arbeiten. Ein Teil des Adreßsignals wird dem Blindwortleitungs-Auswahlschaltkreis als ein Diskriminationssignal für die Speicherzelle zugeführt, die mit einem Bit-Leitungspaar verbunden werden soll. Wenn das Adreßsignal die Wortleitung WL1 spezifiziert, steigt deshalb das Potential der Blindwortleitung DWL1 synchron mit dem Abfall des RAS-Signals an, wie es in Fig. 4C gezeigt ist. Da sich der Schalt-MOSFET T1 im EIN-Zustand befindet, wird der Kondensator C1 in der Blindspeicherzelle DS1 mit der Bit-Leitung BL1 verbunden, die auf einen hohen Pegel vorgeladen wurde. Als Folge davon ändert sich das Potential der Bit-Leitung BL1 von dem Vorladepegel V auf einen Referenz-Potentialpegel V j-, wie in Fig. 4G dargestellt.

Der zeitliche Ablauf bei der Auswahl der Wortleitung WL1 ist im Grunde derselbe wie bei der Auswahl der Blindwortleitung DWL1. Wenn die Wortleitung WL1 den hohen Pegel erreicht, wird deshalb der Kondensator C in der der Datenleitung BL1 entsprechenden Speicherzelle, die ausgelesen werden soll, mit der Datenleitung BL1 verbunden, die auf den hohen Pegel V vorgeladen wurde. Wenn das in den Kondensator C der Speicherzelle ML1 eingeschriebene Daten-Bit "0" ist, fällt eine an die Bit-Leitung BL1 angelegte Lesespannung VR1 ab, wenn die Wortleitung WL1 ausgewählt wird (vgl. Fig. 4G). Wenn demgegenüber das Daten-Bit "1" ist, ändert sich das Potential der Bit-Leitung BL1 nicht viel gegenüber dem Vorladepe- ^¹ v_prc.

Wie später ausgeführt wird, ist die vorher an den Kondensator

C1 der Blindspeicherzelle DS1 angelegte Spannung gleich V /2, so daß das Referenzpotential V ~ einen Wert aufweist, der zwischen dem Vorladepegel· V und der Spannung VR1 liegt.

Nachdem die Wortleitung WL1 und die Blindwortleitung DWL1 den hohen Pegel erreicht haben, steigt das Lese-Verstärker-Steuersignal an, wie in Fig. 4D gezeigt. Das schaltet den Lese-Verstärker-Leistungsschalter T15 in Fig. 3 auf EIN, womit der Lese-Ve'rstärker SA1 den Lese-Betrieb aufnimmt. Wenn dieser Lese-Betrieb in Gang gesetzt wird, fällt die Datenleitung BL1 steil auf den niedrigen Pegel ab (vgl. Fig. 4G), und der Pegel der Datenleitung BL1 fällt geringfügig aufgrund des Anfangs-Lesebetriebs. Das heißt in anderen Worten, obwohldieser Punkt nicht wesentlich für die vorliegende Erfindung ist, daß unmittelbar nach dem Start des Lese-Betriebs das Paar von MOSFETs T6 und T7, die den Lese-Verstärker SA1 aufbauen, nicht eindeutig auf EIN oder AUS geschaltet wird, da die Potential-Differenz zwischen den gepaarten Bit-Leitungen BL1 und BL1 sich noch nicht in ausreichendem Umfang vergrössert hat. Deshalb wird die elektrische Ladung auf der Bit-Leitung, die den hohen Pegel erreichen soll, durch den Lese-Verstärker SA1 unerwünscht abgebaut. Diese unerwünschte Entladung hört auf, wenn das MOSFET-Paar T6 und T7 durch die Verstärkung der Potential-Differenz zwischen dem Bit-Leitungspaar eindeutig auf EIN oder AUS geschaltet wird. Zur Kompensation eines unerwünschten Spannungsabfalls in den Bit-Leitungen ist der aktive Regenerations-Schaltkreis AR1 vorgesehen. Die Potentiale der Bit-Leitungen BL1 und BL1 werden über die Unterbrechungs-MOSFETs T11 und T13 an die Lade-Kondensatoren .CB 1 und CB2 in dem aktiven Regenerations-Schaltkreis AR1 angelegt.

Obwohl keine spezielle Beschränkung darauf besteht, steigen das Regenerationssignal 0„ und die Blindwortleitung DWL2 nach dem Ansteigen des Lese-Verstärker-Steuersignals 0_pA fast simultan an, wie in den Fig. 4E und 4F gezeigt.

Der Ladekondensator CB1 zeigt eine Anhebefunktion, da sich seine erste Elektrode in Antwort auf den Anstieg der Bit-Leitung BL1 auf hohem Pegel befindet. Wenn das Regeneratxonssignal 0 erzeugt wird, steigt deshalb das Potential der ersten Elektrode des Ladekondensators CB1 auf einen hohen Pegel an, der über der Leistungsquellenspannung V_cc liegt. Durch die über den Ladekondensator CB1 zugeführte, angehobene Spannung wird der MOSFET T8 in genügendem Maße auf EIN geschaltet, so daß das Potential der Bit-Leitung BL1, wie in Fig. 4G gezeigt, auf einen Pegel nahe der Leistungsquellenspannung aufgefrischt wird.

Der Ladekondensator CB2 hat andererseits praktisch keine Anhebefunktion, da sich seine erste Elektrode in Antwort auf den niedrigen Pegel der Bit-Leitung BL1 auf niedrigem Pegel befindet. Das Gate-Potential des MOSFET T9 ändert sich nicht wesentlieh, selbst wenn das Regenerationssignal 0 erzeugt wird,

res

sondern verbleibt auf niedrigem Pegel. Deshalb verbleibt auch das Potential der Bit-Leitung BL1 auf niedrigem Pegel (vgl. Fig. 4G).

Wie in Fig. 4E gezeigt, wird der MOSFET T2 in der Blindspeicherzelle DS2 auf EIN geschaltet, wenn die Blindwortleitung DWL2 ansteigt, so daß der Kondensator C2 in der Blindspeicherzelle DS2 in Antwort auf den niedrigen Pegel der Bit-Leitung BL1, der nahe bei null Volt liegt, entladen wird. Daher ändert sich das Potential des Kondensators C2 (Knotenpunkt B in Fig. 1) entsprechend Fig. 41 und das Potential des Kondensators C-1 (Knotenpunkt A) entsprechend Fig. 4H.

Die Blindwortleitung DWL1, das Lese-Verstärker-Steuersignal

0 , die Blindwortleitung DWL2, die den gewünschten Speichel pa

zellen entsprechenden Wortleitungen und das Regenerationssignal 0 fallen ab, wenn das RAS-Signal ansteigt, wie in Fig. 4A gezeigt. Zur selben Zeit wird das Vorladesignal 0

po

angehoben, um es in Bereitschaft für die Durchführung der nächsten Lese-Operation zu setzen.

Obwohl keine Beschränkung darauf besteht,steigt das Blindzellen-Kurzschlußsignal 0, synchron mit dem Anstieg des RAS-Signals nach dem Datenauslesen und nach dem Abfall der Blindwortleitungen DWL1 und DWL2 (vgl. Fig. 4B).Der Kurzschluß-MOSFET T3 zwischen den Blindspeicherzellen DS1 und DS2 wird auf EIN geschaltet, wenn das Signal 0, ansteigt, und die Kondensatoren C1 und C2 der Blindspeicherzellen DS1 und DS2 werden in Antwort darauf kurzgeschlossen. Während der EIN-Periode der MOSFETs T1 und T2 werden die Kondensatoren C1 und C2 entsprechend den Pegeln der Bit-Leitungen BLT und BL1 auf einen hohen Pegel, der nahe der Leistungsquellenspannung V«,, liegt, und auf einen niedrigen Pegel geladen, der nahe Null liegt. Wenn der MOSFET T3 auf EIN geschaltet wird, wird deshalb eine Ladung in den Kondensatoren C1 und C2 gespeichert, die exakt gleich der Vorladung 1/2V_rf, ist. Eine Wiederholung dieses Zyklus stellt sicher, daß die Blindkondensatoren immer eine Ladung speichern', die gleich der Hälfte der durch den vorausgehenden Lese-Zyklus vorgeladenen Leistungsquellenspannung ν_πΓ, ist. Es ergibt sich in anderen Worten dasselbe Ergebnis wie bei der Vorladung einer Blindzelle, deren Kapazität gleich der Hälfte der Kapazität des Speicherkondensators ist, auf einen Pegel von V_cc # d.h. wie bei der Vorladung einer Blindzelle halber Kapazität auf V_cc-

Fig. 5 zeigt ein Diagramm, das das Layout des Blindzellenbereiches im einzelnen verdeutlicht. Die Fig. 6 und 7 zeigen Schnittansichten entlang der Linie A-A¹ bzw. der Linie B-B¹ in Fig. 5. Obwohl keine Beschränkung darauf besteht, wird die Vorrichtung dieser Ausführungsform durch die Techniken der "selektiven Oxidation" und der "Selbstjustierung mit polykristallinen Siliziumschichten" hergestellt.

In den Fig. 5 bis 7 sind mit den Bezugsziffern 1a und 1b Blindwortleitungen aus einer polykristallinen Siliziumschicht einer zweiten Stufe, mit der Bezugsziffer 2 ein LOCOS-Oxidfilm, mit der Bezugsziffer 3 eine polykristalline Silizium-

Implantation von Dotierstoffionen gebildet, wobei die polykristallinen Siliziumschichten der ersten und zweiten Stufe als Masken für das Einbringen der Dotierstoffe dienen.

Auf der Hauptoberfläche des Halbleitersubstrats 100 wird weiterhin ein Siliziumoxid-Film 104 gebildet, der als ein Zwischen-Isolierfilm dient. Auf diesem Siliziumoxid-Film 104 werden Aluminium-Leiterbahnschichten 4a und 4b hergestellt, die in Fig. 5 mit den doppelt strichpunktierten Linien dargestellt sind. Die Aluminium-Leiterbahnschichten 4a und 4b sind mit den η-dotierten Halbleiterbereichen durch Kontaktöffnungen 6, die in dem Siliziumoxid-Film 104 und in dem Oxidfilm 101 gebildet sind, elektrisch verbunden.

In dieser Ausführungsform besteht der Kondensator einer jeden Blindspeicherzelle aus der ersten polykristallinen Siliziumschicht 3, dem darunter ausgebildeten dünnen Oxidfilm 101 und einer (nicht gezeigten) Inversionsschicht, die auf dieselbe Weise wie im Kondensator einer Speicherzelle an der Oberfläche des Halbleitersubstrats 100 induziert wird, wenn die Leistungsquellenspannung V_cc an die polykristalline Siliziumschicht 3 angelegt wird.

Fig. 8 zeigt die Darstellung des Schaltungsaufbaus von Blindspeicherzellen in einem dynamischen Speicher nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung, wobei die Symbole T4 und T5 n-Kanal-Lese-MOSFETs angeben. Mit 1/2V_CC ist eine Zuführungsleitung bezeichnet, die ein Potential liefert, das halb so groß wie die Leistungsquellenspannung V_cc ist.

Ein aus den MOSFETs T4 und T5 bestehender Schaltkreis für das Kurzschließen der Blindzellen DS1 und DS2 und der Kondensatoren C1 und C2 in den Blindzellen ist entsprechend dieser Ausführungsform so ausgelegt, daß der Speicher mit einem "Kaltstart" in Betrieb genommen werden kann. Ein (nicht dargestell-

schicht einer ersten Stufe, die eine Elektrode eines Kondensators bildet, mit den Bezugsziffern 4a und 4b Aluminiumschichten, die Datenleitungen bilden, mit der Bezugsziffer 5 eine Diffusionsschicht oder ein aktiver Bereich, mit der Bezugsziffer 6 Kontaktbereiche zwischen der Diffusionsschicht und den Aluminium-Datenleitungen und mit der Bezugsziffer 7 eine polykristalline Siliziumschicht einer zweiten Stufe dargestellt, die die Gate-Elektrode des Kurzschluß-MOSFET T3 bildet.

Der Feldoxidfilm 2 mit einer relativ großen Dicke ist auf der Hauptoberfläche eines Halbleitersubstrats 100 gebildet, das aus p-dotiertem einkristallinen Silizium besteht, wo kein aktiver Bereich 5 gebildet ist. Die Struktur des aktiven Bereiches 5 ist in Fig. 5 mit gestrichelten Linien angegeben.

Auf der Oberfläche des HalbleiterSubstrats 100 ist dort ein isolierender Film 101 mit einer geringen Dicke ausgebildet, wo der aktive Bereich 5 gebildet werden soll, um einen Gate-Isolierfilm für die MOSFETs und einen dielektrischen Film für die verschiedenen Kondensatoren aufzubauen. Eine polykristalline Siliziumschicht 3 einer ersten Stufe mit einer in Fig. 5 mit strichpunktierten Linien dargestellten Struktur ist über dem Feldisolierfilm 2 und dem isolierenden Film 101 ausgebildet. Auf der Oberfläche der polykristallinen Siliziumschicht wird durch ihre Oxidation ein dünner Oxidfilm 102 abgeschieden, der als ein isolierender Film wirkt. Auf dem Halbleitersubstrat 100 werden polykristalline Siliziumschichten einer zweiten Stufe 1a, 1b und 7 ausgebildet, deren Struktur in Fig. 5 mit durchgezogenen Linien gezeigt ist. Auf der Oberfläche des Halbleitersubstrats 100 werden an Stellen, an denen der aktive Bereich 5 gebildet werden soll, die jedoch nicht, von den polykristallinen Siliziumschichten der ersten und zweiten Stufe bedeckt sind, η-dotierte Halbleiterbereiche 103a bis 103d ausgebildet, um die Source- und Drain-Bereiche für die MOSFETs zu bilden. Diese η-dotierten Halbleiterbereiche werden durch

ter) Lese-Verstärker ist entsprechend dem ersten Ausführungsbeispiel ausgeführt, so daß bezüglich der Details des Lese-Verstärkers und des zeitlichen Ablaufs des Speicherbetriebs auf die Fig. 3 und 4 verwiesen wird.

Der Betrieb des erfindungsgemäßen Speichers wird im folgenden unter Bezugnahme auf die oben genannten Figuren beschrieben. Da die Arbeitsweise des ersten Ausführungsbeispiels und des zweiten Ausführungsbeispiels im wesentlichen übereinstimmen, sollen hier nur die Abweichungen der Arbeitsweise des Speichers nach der zweiten Ausführungsform beschrieben werden.

Wird eine Leistungsguellenschaltung geschlossen, wird an die Blindkondensatoren C1 und C2 durch zwei separate Kurzschluß-MOSFETs T4 und T5 über die 1/2 V_C(-,-Zuf ührungsleitung eine Spannung angelegt. Synchron mit dem Abfall des RAS-Signals wird die Lese-Operation initiiert. Bei der zweiten und den folgenden Lese-Operationen ist durch diese vorhergehende Lese-Operation in den Blindkondensatoren C1 und C2 nach Fig. 3 bereits eine elektrische Ladung entsprechend der Vorladung 1/2 V gespeichert. Deshalb fließt von der 1/2 V_cc-Zuführungsleitung im Grunde kein Strom zu.

Die der 1/2 V_cc~Leitung zugeführte Spannung 1/2 V_cc wird von einem nicht gezeigten Spannungsgenerator-Schaltkreis erzeugt, auf den die Leistungsquellenspannung Vp_r gegeben wird.

Dieser Spannungsgenerator-Schaltkreis ist beispielsweise zusammen mit den verschiedenen, unter Bezugnahme auf das Ausführungsbeispiel nach Fig. 1 beschriebenen Schaltkreisen auf dem Halbleitersubstrat ausgebildet, um einen Anstieg der Anzahl von externen Anschlüssen des Speichers zu verhindern. Der Spannungsgenerator-Schaltkreis kann beispielsweise aus einem Spannungsteiler, der aus zwischen dem Leistungsquellenanschluß und dem Masseanschluß in Serie geschalteten Widerstandselementen besteht, und einem aus einem Source-Folger-MOSFET bestehenden Impedanzkonverter-Schaltkreis aufgebaut

sein, auf den die Ausgabe des Spannungsteilers gegeben wird.

Wenn für den Spannungsgenerator-Schaltkreis eine hinreichend niedrige Ausgangsimpedanz erforderlich ist, muß die Größe des den Impedanzkonverter-Schaltkreis aufbauenden MOSFET entsprechend erhöht werden.

Nach dieser Ausführungsform wird der für die gewöhnlichen Arbeitszyklen des Speichers erforderliche Vorladepegel 1/2 V_cc im wesentlichen dadurch erreicht, daß die Blindkondensatoren C1 und C2 durch die MOSFETs T4 und T5 kurzgeschlossen werden. Während der gewöhnlichen Arbeitszyklen des Speichers muß deshalb der Spannungsgenerator-Schaltkreis fast keine Treiberleistung erzeugen. Der Spannungsgenerator-Schaltkreis sollte eine hinreichende Treiberleistung haben, um die Blindkondensatoren über eine relativ lange Zeitperiode zwischen dem Zeitpunkt, zu dem die Leistungsquellenschaltung geschlossen wird, und dem Zeitpunkt, zu dem der Speicher zu arbeiten beginnt, auf den Pegel 1/2 V_cc vorzuladen, so daß der Spannungsgenerator-Schaltkreis eine relativ hohe Ausgangsimpedanz haben kann. Das heißt in anderen Worten, daß der MOSFET des Spannungsgenerator-Schaltkreises nur eine relativ geringe Größe aufweisen muß.

Fig. 9 zeigt eine Draufsicht zur Verdeutlichung des Layouts der Blindzellen entsprechend Fig. 8. Hierbei bezeichnen die Bezugsziffern 1 bis 7 dieselben Komponenten wie in Fig. 3. Die Bezugsziffer 8 zeigt eine Diffusionsschicht, die als eine Halbleiter-Leiterbahn für die Zuführung der Spannung 1/2 V_cc dient.

Die Struktur eines aktiven Bereiches 5 ist in Fig. 9 mit gestrichelten Linien gezeigt. Polykristalline Siliziumschichten der zweiten Stufe 7a und 7b werden mit dem Blindzellen-Kurzschlußsignal 0_dc beaufschlagt. Polykristalline Siliziumschichten der ersten Stufe 3a und 3b sind nicht über der Halbleiter-

Oberfläche zwischen den polykristallinen Siliziumschichten 7a und 7b ausgebildet, so daß die η-dotierte Halbleiterschicht 8 in dem aktiven Bereich 5 auf der Oberfläche gebildet ist.

Nach dieser Ausführungsform sind Aluminiumschichten 4a und 4b, die die Bit-Leitungen aufbauen, die Fortsetzung von Aluminiumschichten, die die Bit-Leitungen einer (nicht gezeigten) Speicheranordnung aufbauen. Die Aluminiumschichten 4a und 4b sind mit demselben Zwischenraum angeordnet wie die Aluminiumschichten in dieser Speicheranordnung. Wie in Fig. gezeigt, haben die Hauptteile der Blindkondensatoren C1 und C2 eine Form, die einer home base beim Baseball gleicht. Die Struktur und Größe dieser Hauptteile stimmt im wesentlichen mit den nicht gezeigten Speicherzellen überein.

Da die mit den komplementären Bit-Leitungen verbundenen, gepaarten Blindzellen mit voller Kapazität kurzgeschlossen werden, können der Speicherkondensator und der Blindkondensator jeweils mit derselben Größe ausgebildet werden. Damit läßt sich eine Kapazitätsabweichung zwischen diesen beiden Kondensatoren unabhängig von Veränderungen des Herstellungsprozesses reduzieren, so daß es möglich ist, eine Speichervorrichtung mit einer geringeren Größe zu schaffen.

Die im Kondensator der Blindzelle während der vorhergehenden Lese-Operation gespeicherte elektrische Ladung wird für das Vorladen der nächsten Leseoperation verwendet. Deshalb verbraucht diese Speichervorrichtung weniger Leistung als Speichervorrichtungen, in denen die Bit-Leitungen zum Lesen von Daten auf einen Pegel V_cc vorgeladen werden, und in denen anschließend die Blindspeicherzellen alle auf einen Pegel 1/2 V_cc entladen werden.

Der Lese-Verstärker spricht ohne Verzögerung an, da die Bit-Leitungen auf V vorgeladen sind. Damit können die Daten mit

einer höheren Geschwindigkeit gelesen werden als in Speichervorrichtungen, in denen die Bit-Leitungen auf 1/2 V_cc vorgeladen sind.

Da die Speicherzellen und die Blindzellen im wesentlichen dieselbe Größe haben, kann unter Verwendung der Speicherzellen als Referenz eine minimale Design-Abmessung festgelegt werden, wodurch auf einfache Weise ein Speicher mit einem hohen Integrationsgrad entworfen werden kann. Wenn man Blindzellen mit halber Kapazität verwendet und versucht, sie in einer Form aufzubauen, die der der Speicherzellen entspricht, ist die minimale Größe durch die Blindzellen vorgegeben. Deshalb müssen die Speicherzellen große Abmessungen aufweisen, wodurch der Integrationsgrad verringert wird. Die Form der Blindzellen wird gewöhnlich so ausgelegt, daß eine minimale Größe verwendet werden kann, die der der Speicherzellen entspricht. Trotzdem ist es sehr schwierig, während des Herstellungsprozesses dieselben Veränderungen zu verwirklichen, die die Speicherzellen beeinflussen.

Da sich die Kapazität der Blindzellen nur geringfügig verändert, d.h. da eine Kapazitäts-Differenz verglichen mit einer Speicherzelle klein ist, besteht keine Notwendigkeit, einen Spielraum für die Fehlerkompensation vorzusehen. Deshalb können die Daten mit einer hohen Geschwindigkeit ausgelesen werden.

Es ist keine zusätzliche Zeit erforderlich, da die Blindzellen mit voller Kapazität während der Regeneration der auf "1" liegenden Speicherzellen vorgeladen werden, d.h. da zwei Blindzellen kurzgeschlossen werden und eine halbe Ladung während der Regeneration der ein Daten-Bit "1" haltenden Speicherzellen verteilt wird. Aus diesem Grund ist es möglich, eine Speichervorrichtung zu schaffen, die Daten mit einer hohen Geschwindigkeit liest.

Du den H] i nd'/ellen immer die Spannung 1/2 V_pr, geliefert wird, ist beim Schließen des Leistungsquellen-Schaltkreises kein ^ gesonderter Lese-Zyklus (Blind-Zyklus) erforderlich, der die Blindzellen initialisiert. Damit arbeitet diese dynamische Speichervorrichtung im Normalzustand, sobald der Leistungsquellen-Schaltkreis geschlossen ist.

Das mit dem Paar von komplementären Bit-Leitungen gekoppelte Paar von Blindkondensatoren wird kurzgeschlossen, um den Vorladepegel 1/2 Vp-, zu bilden, so daß während der tatsächlichen Lese-Operationen (der zweite und die folgenden Lese-Zyklen.

nach Schließen des Leistungsquellen-Schaltkreises) fast kein Strom an die 1/2 Vp^-Zuführungsleitung fließt. Die von der Zuführungsschaltung und ihren Leiterbahnen belegten Flächen können damit reduziert werden. Aus denselben Gründen fließt fast kein Strom, um die Anfangsbedingungen der Blindzellen zu setzen, so daß die Speichervorrichtung bezüglich der Potential-Veränderungen in der Leistungsquellenleitung aufgrund intermittierender Ströme problemfrei ist.

Wie in Fig. 9 gezeigt, kann das Layout von Blindzellen praktisch gleich dem der Speicherzellen ausgelegt werden, um Veränderungen im Herstellungsprozeß zu minimieren. In der Ausführungsform nach Fig. 5 sind die entsprechenden Blindzellen aus Layout-Gründen seitwärts angeordnet, so daß ihre Form beträchtlich von der der Speicherzellen abweicht.

Im vorhergehenden wurde die Erfindung detailliert unter Bezugnahme auf spezielle Ausführungsbeispiele beschrieben. Sie ist jedoch in keiner Weise auf diese Ausführungsformen beschränkt, sondern kann auf vielfältige Weise modifiziert werden, ohne von dem ihr zugrunde liegenden Erfindungsgedanken abzuweichen.

Beispielsweise kann die Erfindung für einen dynamischen Speicher Anwendung finden, in dem in den Speicherzellen Rinnen gebildet sind, um die MOS-Kapazität von deren Seitenflächen auszunutzen. Um sicherzustellen, daß die Speichervorrichtung nicht durch Ver-

•J «3

änderungen des Herstellungsprozesses beeinflußt wird, haben die Kondensatoren C1 und C2 in jeder Blindzelle vorzugsweise dieselbe Struktur wie der Kondensator C„ in der entsprechenden Speicherzelle. Beispielsweise sollten alle diese Kondensatoren MOS-Kondensatoren sein.

Die obige Beschreibung bezog sich auf die Anwendung der vorliegenden Erfindung auf einen dynamischen MOS-Halbleiterspeicher. Die Erfindung ist jedoch nicht darauf beschränkt, sondern kann beispielsweise auch auf geschaltete Kapazitätsfilter oder Kondensatorketten Anwendung finden. Die Erfindung
kann für beliebige Vorrichtungen ausgelegt werden, in denen eine Vielzahl von Kondensatoren miteinander verbunden ist,
um Anfangsbedingungen festzusetzen.

Ah/bi

Claims

PATENTANWÄLTE ■ ; STREHL SCHÜBEL-KOPF SCHULZ 3438 069 WIDENMAYERSTRASSE 17, D-8000 MÜNCHEN 22 HITACHI, LTD. DEA-26750 17. Oktober 1984 Dynamischer Speicher

1. Dynamischer Speicher/
gekennzeichnet durch

(a) ein Paar von ersten und zweiten Bit-Leitungen (BL1, BL1), die parallel zueinander auf einem Halbleitersubstrat verlaufen;

(b) eine Vielzahl von Speicherzellen (ML1 bis ML4), die mit

den ersten und zweiten Bit-Leitungen (BL1, BL1) verbunden sind und jeweils einen Kondensator (Cw) aufweisen, der Daten in Form von elektrischer Ladung speichert;

° (c) erste und zweite Blindwortleitungen (DWL1, DWL2), die so auf dem Halbleitersubstrat verlaufen, daß sie die ersten und zweiten Bit-Leitungen (BL1, BL1) kreuzen, wobei eine erste dieser Blindwortleitungen zu einem Zeitpunkt ausgt-

wählt wird, der im wesentlichen gleich dem Zeitpunkt der Auswahl einer der Speicherzellen (ML1 bis ML4) ist, und die andere Blindwortleitung nach der Auswahl der ersten Blindwortleitung ausgewählt wird;

(d) erste und zweite Kondensatoren (C1 , C2) , die zwischen der ersten Blindwortleitung (DWL1) und der zweiten Blindwortleitung (DWL2) vorgesehen sind;

(e) ein erstes schaltendes Element (T1), das zwischen der ersten Bit-Leitung (BL1) und einer ersten Elektrode des ersten Kondensators (C1) liegt, und dessen Schaltbetrieb von der ersten Blindwortleitung (DWL1) gesteuert wird;

(f) ein zweites schaltendes Element (T2), das zwischen .der

zweiten Bit-Leitung (BL1) und einer ersten Elektrode des zweiten Kondensators (C2) liegt, und dessen Schaltbetrieb von der zweiten Blindwortleitung (DWL2) gesteuert wird; und

(g) eine Schaltanordnung (T3; T4, T5) , die auf dem Halbleitersubstrat zwischen dem ersten Kondensator (C1) und dem zweiten Kondensator (C2) liegt, und die zwischen dem ersten schaltenden Element (T1) und dem zweiten schaltenden Element (T2) so geschaltet ist, daß sie den ersten Kondensator (C1) und den zweiten Kondensator (C2) kurzschließt, wenn sie sich im EIN-Zustand befindet.

2. Dynamischer Speicher nach Anspruch 1, dadurch gekennzeichnet,

daß die Schaltanordnung ein drittes schaltendes Element (T3) aufweist.

3. Dynamischer Speicher nach Anspruch 1, dadurch gekennzeichnet, daß auf dem Halbleitersubstrat zwischen der ersten Blindwortleitung (DWL1) und der zweiten Blindwortleitung (DWL2) eine Referenzpotential- Leitung vorgesehen ist, die mit einem Referenzpotential (1/2 V_cc) beaufschlagt wird, das größer als das Massepotential, aber kleiner als das Leistungsquellenpotential (ν__) des Schaltkreises ist; daß der erste Kondensator (C1) auf dem Halbleitersubstrat zwischen der ersten Blindwortleitung (DWL1) und der Referenzpotentialleitung vorgesehen ist;
daß der zweite Kondensator (C2) auf dem Halbleitersubstrat zwischen der zweiten Blindwortleitung (DWL2) und der Referenzpotentialleitung vorgesehen ist; und daß die genannte Schaltanordnung ein viertes schaltendes Element (T4), das zwischen der ersten Elektrode des ersten Kondensators (C1) und der Referenzpotentialleitung angeordnet ist, sowie ein fünftes schaltendes Element (T5> aufweist, das zwischen der ersten Elektrode des zweiten Kondensators (C2) und der Referenzpotentialleitung angeordnet ist, wobei der Schaltbetrieb des vierten und des fünften schaltenden Elementes (T4, T5) synchron zueinander gesteuert werden.

4. Dynamischer Speicher nach einem der Ansprüche 1 bis 3,

dadurch gekennzeichnet, daß ein Verstärker (SA1) vorgesehen ist,der ein Potential mit einem komplementären Pegel erzeugt, das in die ersten und zweiten Kondensatoren (C1, C2) eingeschrieben wird, wenn die ersten und zweiten Blindwortleitungen (DWL1, DWL2) ausgewählt werden, wobei die genannte Schaltanordnung (T3; T4, T5) nach der Inbetriebnahme des Verstärkers auf EIN geschaltet wird.

5. Dynamischer Speicher,
gekennzeichnet durch

(a) erste und zweite Kondensatoren (C1, C2), wobei während einer ersten Zeitperiode eine erste Referenzspannung zwischen die Elektroden eines jeden der Kondensatoren eingeprägt wird, um darin eine elektrische Referenzladung zu speichern;

(b) ein erstes schaltendes Element (T1) , das mit dem ersten Kondensator (C1) in Serie geschaltet ist, und das während einer zweiten Zeitperiode nach Beendigung der ersten Zeitperiode auf EIN geschaltet wird und während einer dritten Zeitperiode nach Beendigung der zweiten Zeitperiode im EIN-Zustand verbleibt;

(c) einen ersten Schaltungspunkt (BL1), der mit einem · ersten, der elektrischen Referenzladung von dem ersten Kondensator (C1) entsprechenden Referenzpotential beaufschlagt wird, wenn das erste schaltende Element (T1) während der zweiten Zeitperiode auf EIN geschaltet ist;

(d) einen zweiten Schaltungspunkt (BL1), der mit dem ersten Schaltungspunkt (Bl1) ein Paar bildet und mit einem Potential beaufschlagt wird, das zumindest während der zweiten Zeitperiode erfaßt werden soll;

(e) einen ersten Schaltkreis (SA1), der Potentiale mit komplementären Pegeln während der dritten Zeitperiode an den ersten Schaltungspunkt (BL1) und an den zweiten Schaltungspunkt (BL1) anlegt;
(f) ein zweites schaltendes Element (T2), das mit dem zweiten

Schaltungspunkt (BL1) zusammen mit dem zweiten Kondensator (C2) in Serie geschaltet ist, und das während der dritten Zeitperiode auf EIN geschaltet wird; (g) einen dritten Schaltungspunkt, der mit einer zweiten Referenzspannung beaufschlagt wird, die im wesentlichen gleich der ersten Referenzspannung ist; und (h) eine Schaltanordnung (T3; T4, T5), die zwischen den er-. sten und zweiten Kondensatoren (C1, C2) und dem dritten Schaltungspunkt vorgesehen ist, und die während einer

vierten Zeitperiode nach Beendigung der dritten Zeitperiode die ersten und zweiten Kondensatoren (C1, C2) mit dem dritten Schaltungspunkt verbindet;

wobei die Spannungen zwischen den Elektroden der ersten und zweiten Kondensatoren (C1, C2) durch den Betrieb dieser Schaltanordnung (T3; T4, T5) auf die erste Referenzspannung gesetzt werden.

6. Dynamischer Speicher nach Anspruch 5, dadurch gekennzeichnet, daß ein Vorlade-Schaltkreis (PC1) vorgesehen ist,der die ersten und zweiten Schaltungspunkte (BL1, BL1) während der ersten Zeitperiode auf dasselbe Potential auflädt.

7. Dynamischer Speicher nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das erste schaltende Element (T1) zwischen dem ersten Schaltungspunkt (BL1) und dem ersten Kondensator (C1), und das zweite schaltende Element (T2) zwischen dem zweiten Schaltungspunkt (BL1) und dem zweiten Kondensator (C2) vorgesehen ist.

8. Dynamischer Speicher nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß eine Vielzahl von Speicherzellen (ML 1 bis ML4) vorgesehen

ist, die jeweils einen dritten Kondensator (C ) und ein drittes schaltendes Element (ζλ.) aufweisen, das zwischen dem dritten Kondensator (C_M) und dem zweiten Schaltungspunkt (BL1) angeordnet ist, wobei ein zu erfassendes Potential von der Speicherzelle (ML1 bis ML4) an den zweiten Schaltungspunkt (BL1) angelegt wird.

9. Dynamischer Speicher nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß der erste Schaltkreis aus einem Lese-Verstärker (SA1) besteht, der die Potential-Differenz zwischen dem zu erfassenden Potential und dem an den ersten und zweiten Schaltungspunkt (BL1 , BL1) angelegten, ersten Referenzpotential verstärkt.

1o. Dynamischer Speicher nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß die genannte Schaltanordnung ein zwischen dem ersten Kondensator (C1) und dem dritten Schaltungspunkt vorgesehenes, viertes schaltendes Element (T4) und ein zwischen dem zweiten Kondensator (C2) und dem dritten Schaltungspunkt vorgesehenes, fünftes schaltendes Element (T5) aufweist.

11. Dynamischer Speicher nach einem der Ansprüche 5 bis 10,

dadurch gekennzeichnet, daß der Vorlade-Schaltkreis (PC1) ein zwischen einem Leistungsguellenanschluß (V-,,) und dem ersten Schaltungs punkt (BL1) vorgesehenes, sechstes schaltendes Element (T12) und ein zwischen dem Leistungsquellenanschluß (V,,-.) und dem zweiten Schaltungspunkt (BL1) vorgesehenes, siebtes schaltendes Element (T14) aufweist.

12. Dynamischer Speicher nach einem der Ansprüche 5 bis 11,

dadurch gekennz eichnet, daß der Vorlade-Schaltkreis (PC1) ein zwischen dem ersten Schaltungspunkt (BL1) und dem zweiten Schaltungspunkt (BL1) vorgesehenes, achtes schaltendes Element (T10) aufweist.

13. Dynamischer Speicher nach einem der Ansprüche 5 bis 12,

dadurch gekennzeichnet, daß mit dem ersten Schaltungspunkt (BL1) und dem zweiten Schaltungspunkt (BL1) ein aktiver Regenerations-

— ο —

Schaltkreis (ART) verbunden ist.

14. Dynamischer Speicher nach einem der Ansprüche bis 13,

dadurch gekennzeichnet, daß die ersten, zweiten und dritten Kondensatoren . (C1 , C2, c_M) im wesentlichen gleiche Kapazitäten... aufweisen.

15. Dynamischer Speicher nach einem der Ansprüche bis 14,

dadurch gekennz eichnet, daß die genannten schaltenden Elemente (T1 bis T5, T10, T12, T14) aus Feldeffekttransistoren mit isolierter Gate-Elektrode bestehen.