JPH07235612A - 半導体装置のメモリセル構造 - Google Patents

半導体装置のメモリセル構造

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JPH07235612A
JPH07235612A JP6025550A JP2555094A JPH07235612A JP H07235612 A JPH07235612 A JP H07235612A JP 6025550 A JP6025550 A JP 6025550A JP 2555094 A JP2555094 A JP 2555094A JP H07235612 A JPH07235612 A JP H07235612A
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JP
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transistor
capacitor
memory cell
gate
source
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JP6025550A
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Hajime Watabe
元 渡部
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Mitsubishi Electric Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices

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Abstract

(57)【要約】 【目的】 キャパシタに対する電荷の書き込み（蓄
積）、読み出し（解放）時以外は、キャパシタと第１ト
ランジスタ（ＭＯＳ型トランジスタ）のソースとの電気
的接続を実質的に遮断して、キャパシタの蓄積電荷の該
ソースからの漏洩を効果的に防止しうる半導体装置のメ
モリセル構造を提供することを目的とする。 【構成】 半導体装置のメモリセル構造は、電荷蓄積用
のキャパシタ１０１と、前記キャパシタ１０１への電荷
の蓄積、解放を制御する第１トランジスタ１０３と、前
記キャパシタ１０１と前記第１トランジスタ１０３とを
電気的に接続する導電路１２３に介在され、前記キャパ
シタ１０１の電荷蓄積時に、該キャパシタ１０１と前記
第１トランジスタ１０３との間の電気的接続を実質的に
切断する第２トランジスタ１２５とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、パーソナルコンピュ
ータやＩＣカード等のメモリとして使用されるダイナミ
ックメモリ等の半導体装置のメモリセル構造に係り、特
に、半導体装置における電荷蓄積用のキャパシタに蓄積
された電荷のリークによる低減を抑制するメモリセル構
造に関する。
【０００２】
【従来の技術】パーソナルコンピュータやＩＣカード等
のメモリとしては、ダイナミックメモリが一般的に使用
されているが、図７は、そのようなダイナミックメモリ
の一般的な回路構成の一例を示すブロック図である。
【０００３】第７図に示すように、従来のダイナミック
メモリは次のように構成される。図示しない中央演算ユ
ニット等からアドレス入力端子に入力されるアドレス入
力信号Ａ０−Ａ９は、ロウアンドカラムアドレスバッフ
ァ１に一時的に溜められ、そこから、クロックジェネレ
ータ３により発生されるクロック信号に同期してロウデ
コーダ５及びカラムデコーダ７へ出力されて、そこでメ
モリセルアレイ９へ格納されるデータの格納位置すなわ
ちロウアドレス（行番地）とカラムアドレス（列番地）
が決められる。データ入力端子に入力されたデータは一
時的にデータインバッファ１１に溜められ、書き込み信
号の入力が無い時に、クロックジェネレータ３からのク
ロック信号に同期して、センスリフレッシュアンプ１３
を介して上述のように決められたメモリセルアレイ９の
格納位置に格納される。また、メモリセルアレイ９から
のデータの読み出しは、上述したデータの書き込み時と
同様に、クロックジェネレータ３から出力されるクロッ
ク信号に同期して、センスリフレッシュアンプ１３を介
してデータアウトバッファ１５へ一時的に溜められ、こ
こから、書き込み信号の入力が無い時に、クロックジェ
ネレータ３からのクロック信号に同期して、データアウ
トバッファ１５からデータ出力端子を介して出力され
る。
【０００４】図８は、メモリセルアレイ９の一部を拡大
して示した断面図である。この図に示すように、メモリ
セルアレイ９の各メモリセルは、上部電極１０１ａと下
部電極１０１ｂとを有する電荷蓄積用のキャパシタ１０
１と、このキャパシタ１０１への電荷の蓄積、解放を制
御するＭＯＳ型トランジスタ１０３と、キャパシタ１０
１の下部電極１０１ｂとＭＯＳ型トランジスタ１０３の
ソース１０９とを電気的に接続するコンタクト１０５と
を備えている。
【０００５】各ＭＯＳ型トランジスタ１０３は、シリコ
ン等の半導体材料からなる基板１０７に形成されたソー
ス１０９と、ドレイン１１１と、それらソース１０９及
びドレイン１１１間の導通状態を制御するゲート１１３
とを備え、ゲート１１３の下面と基板１０７表面との間
にはゲート酸化膜１１３ａが形成され、またゲート１１
３の両側面及び上面は酸化膜よりなる絶縁膜１１３ｂに
より被覆されている。また、各メモリセルから読み出さ
れた情報をセンスアンプへ伝えるとともに、書き込みデ
ータをメモリセルへ伝達するビット線１１５が隣り合う
ゲート１１３、１１３間及びそれらの間に配置されるド
レイン１１１に渡って配置されている。
【０００６】図９は上述した図８のメモリセルアレイ９
の一部を更に拡大して示した詳細断面図で、また図１０
はその等価回路を表す回路図で、符号１１７はゲート１
１３に接続されてその開閉を制御するワード線を表して
いる。
【０００７】以上のように構成されたメモリセルアレイ
９では、ワード線１１７の信号によりゲート１１３が開
閉されてＭＯＳ型トランジスタ１０３がオンオフされ、
ビット線１１５の信号に基づいてキャパシタ１０１を充
放電する。
【０００８】ところで、図９及び図１０に示すように、
このように各メモリセルのキャパシタ１０１に蓄積され
た電荷は、ＭＯＳ型トランジスタ１０３の非導通（オ
フ）時にも、コンタクト１０５を介してソース１０９の
基板１０７との境界面から漏れて減少して行く。すなわ
ち、このようなリーク電流は、主として、ゲート１１３
を通ってドレイン１１１へ漏れて行くリーク電流成分ａ
と、ソース１０９のゲート１１３に近い上側エッジ部の
近傍から基板１０７中へ漏れて行くリーク電流成分ｂ
と、ソース１０９のＬＯＣＯＳ１１９との接触部近傍か
ら基板１０７中へ漏れて行くリーク電流成分ｃと、ソー
ス１０９の基板１０７との境界面で上記以外の部分から
基板１０７中へ漏れて行くリーク電流成分ｄとからな
る。
【０００９】リーク電流の発生原因としては、半導体製
造工程におけるエッチング、スパッタリング等の処理工
程におけるソース１０９の境界面付近のダメージ（ソー
ス１０９の両側のエッジ部）、ＬＯＣＯＳ１１９形成時
の加熱膨張処理によるストレス（ソース１０９のＬＯＣ
ＯＳ１１９との境界部）、通常動作における電界ストレ
ス等が考えられるが、特にリーク電流成分ｂ、ｃが他の
リーク電流成分ａ、ｄに比べて大きい。
【００１０】図１１は各メモリセルのキャパシタの動作
を表すタイミングチャートで、縦軸がキャパシタの電圧
を、横軸が時間をそれぞれ表している。この図におい
て、（Ａ）はキャパシタに印加する電圧の状態を表し、
（Ｂ）は上記従来のメモリセルアレイ９の各メモリセル
のキャパシタの電圧を表し、（Ｃ）は後述する本発明に
よるメモリセルアレイの各メモリセルの電圧を表してい
る。
【００１１】次に、図７、図１０及び図１１を参照し
て、上記従来のメモリセルアレイ９の各メモリセルの動
作について説明する。まず、時刻ｔ１でワード線１１７
から高レベルの書き込み信号がゲート１１３に印加され
ると、ゲート１１３が閉じてＭＯＳ型トランジスタ１０
３が導通状態になり、ビット線１１５よりＭＯＳ型トラ
ンジスタ１０３を通して電流が流れて、図１１の（Ａ）
に示されるように、キャパシタ１０１に電圧が印加され
てそこに電荷が飽和状態になるまで蓄積される。時刻ｔ
２で、ワード線１１７からゲート１１３へ印加される書
き込み信号が低レベルになってＭＯＳ型トランジスタ１
０３が非導通になるまで、キャパシタ１０１の飽和状態
は保持される。時刻ｔ２でキャパシタ１０１への電荷の
供給がストップし、図９を参照して説明したように、キ
ャパシタ１０１の蓄積電荷がコンタクト１０５を通して
ソース１０９の境界面から基板１０７へ逃げて行くの
で、図１１の（Ｂ）に示すように、キャパシタ１０１の
電圧は徐々に減少して行く。キャパシタ１０１の電圧が
所定値以下に減少するとリフレッシュによっても記憶が
回復しなくなるので、その前に、クロックジェネレータ
３から所定周期で発振されるクロック信号に同期して
（時刻ｔ３において）、センスリフレッシュアンプ１３
によりキャパシタ１０１は飽和状態まで充電（リフレッ
シュ）される。
【００１２】図１２は所定記憶容量（例えば１メガバイ
ト）を有し、各メモリセルの電荷蓄積容量が異なるメモ
リセルアレイのリーク電流によるフェールビット数の経
時変化を表すグラフで、縦軸がフェールビット数を、ま
た横軸がＭＯＳ型トランジスタ１０３のオフ時からの経
過時間（秒）をそれぞれ表している。この図において、
曲線（ａ）、（ｂ）、（ｃ）は、各メモリセルの電荷蓄
積容量が小、中、大のメモリセルアレイ９のフェールビ
ット数をそれぞれ表しており、他方、曲線（ｄ）は曲線
（ａ）と同一記憶容量及び同一電荷蓄積容量の後述する
本発明によるメモリセルアレイのフェールビット数を表
している。
【００１３】この図１２から明らかなように、従来のメ
モリセルアレイ９では、各メモリセルすなわちキャパシ
タ１０１の電荷蓄積容量を増大することによってフェー
ルビット数を減少させて、各メモリセルの電荷蓄積容量
対リーク電荷の比を減少させて、リフレシュ時間（周
期）を通常１０数ｍｓｅｃ程度まで長くしているのが現
状である。
【００１４】
【発明が解決しようとする課題】上述したような、各メ
モリセルが１つのＭＯＳ型トランジスタ１０３及び１つ
の電荷蓄積用のキャパシタ１０１とからなる従来の半導
体装置のメモリセル構造では、キャパシタ１０１の下部
電極１０１ｂがＭＯＳ型トランジスタ１０３のソース１
０９に導電性の良い（低抵抗の）コンタクト１０５を介
して直に接続されているので、キャパシタ１０１の蓄積
電荷が低抵抗のコンタクト１０５を通ってソース１０９
と基板１０７との接合面から該基板１０７中へリークし
て比較的短い時間で減少してしまい、メモリセルアレイ
９の記憶（電荷）保持能力が著しく低下するという問題
があった。
【００１５】従って、各メモリセルの記憶を正常に保持
しておくためには、比較的短い時間で各メモリセルをリ
フレッシュするか、あるいは各メモリセルの電荷蓄積容
量を増大することによって各メモリセルの電荷蓄積容量
対リーク電荷の比を減少させることが必要である。しか
しながら、比較的短時間でのリフレッシュは、メモリセ
ルアレイ９の動作を高速化する上で障害となり、他方、
各メモリセルの電荷蓄積容量を増大することは、セルサ
イズ（面積）の大形化を招くばかりでなく消費電力をも
増大させるという問題を生じた。
【００１６】そこで本発明は、上述した従来例の問題点
を解決するためになされたもので、キャパシタに対する
電荷の書き込み（蓄積）、読み出し（解放）時以外は、
キャパシタと第１トランジスタ（ＭＯＳ型トランジス
タ）のソースとの電気的接続を実質的に遮断して、キャ
パシタの蓄積電荷の該ソースからの漏洩を効果的に防止
しうる半導体装置のメモリセル構造を提供することを目
的とするものである。
【００１７】
【課題を解決するための手段】請求項１の発明に係る半
導体装置のメモリセル構造は、電荷蓄積用のキャパシタ
と、前記キャパシタへの電荷の蓄積、解放を制御する第
１トランジスタと、前記キャパシタと前記第１トランジ
スタとを電気的に接続する導電路に介在されてその導電
路をオンオフする第２トランジスタとを備える。
【００１８】請求項２の発明に係る半導体装置のメモリ
セル構造は、電荷蓄積用のキャパシタと、前記キャパシ
タへの電荷の蓄積、解放を制御する第１トランジスタ
と、前記キャパシタの下部電極と前記第１トランジスタ
のソースとを電気的に接続するコンタクトと、前記コン
タクトの導通状態を制御するゲートとを備え、前記コン
タクトは、低抵抗領域と、前記低抵抗領域に直列に接続
された高抵抗領域と、前記低抵抗領域に直列に接続され
るとともに前記高抵抗領域に並列に配置され、前記ゲー
トにより導通状態を制御されるチャンネル形成領域とか
ら構成される。
【００１９】請求項３の発明に係る半導体装置のメモリ
セル構造は、前記第１トランジスタのソースとドレイン
との間の導通状態をオンオフ制御するゲートと前記チャ
ンネル形成領域のオンオフ制御用のゲートとは一体的に
構成される。
【００２０】請求項４の発明に係る半導体装置のメモリ
セル構造は、前記第１トランジスタのソースとドレイン
との間の導通状態をオンオフ制御するゲートと前記チャ
ンネル形成領域のオンオフ制御用のゲートとはそれぞれ
別個に分離して構成され、前記チャンネル形成領域は前
記高抵抗領域を囲むように環状に配置され、前記チャン
ネル形成領域のオンオフ制御用ゲートは、前記環状のチ
ャンネル形成領域を取り囲むように配置される。
【００２１】請求項５の発明に係る半導体装置のメモリ
セル構造は、前記第１トランジスタのソースとドレイン
との間の導通状態をオンオフ制御するゲートと前記チャ
ンネル形成領域のオンオフ制御用のゲートとは一体的に
構成され、前記高抵抗領域及びそれを取り囲む前記環状
のチャンネル形成領域は前記一体的に構成されたゲート
に形成された開口を貫通するように配置され、前記チャ
ンネル形成領域が前記一体的に構成されたゲートにより
取り囲まれるように配置される。
【００２２】請求項６の発明に係る半導体装置のメモリ
セル構造は、電荷蓄積用のキャパシタと、そのキャパシ
タへの電荷の蓄積、解放を制御する第１トランジスタ
と、一端を、前記キャパシタの下部電極に接続され、他
端を、前記第１トランジスタのソースに隣接して配置さ
れるＬＯＣＯＳの表面に配置されたコンタクトと、前記
コンタクトを前記第１トランジスタのソースへ電気的に
接続する導電路に介装された第２トランジスタとを備え
る。
【００２３】
【作用】請求項１の発明における半導体装置のメモリセ
ル構造では、前記第１トランジスタの導通時には前記第
２トランジスタをオンにして、キャパシタへ電荷を蓄積
し、あるいは蓄積電荷を解放し、前記第１トランジスタ
の非導通時に前記第２トランジスタをオフにして、前記
キャパシタの蓄積電荷のリークを抑制する。
【００２４】請求項２の発明における半導体装置のメモ
リセル構造では、前記ゲートによりチャンネル形成領域
の導通状態を制御して、前記チャンネル形成領域の導通
時には、前記キャパシタへの電荷の蓄積、解放を許容
し、前記チャンネル形成領域の非導通時には、前記キャ
パシタの蓄積電荷の前記ソースからのリークを抑制す
る。
【００２５】請求項３の発明における半導体装置のメモ
リセル構造では、前記第１トランジスタのソースとドレ
インとの間の導通状態をオンオフ制御するゲートと前記
チャンネル形成領域のオンオフ制御用のゲートとは一体
的に形成されているので、それらゲートがコンパクトに
まとめられてメモリセルの小形化に寄与する。
【００２６】請求項４の発明における半導体装置のメモ
リセル構造では、前記チャンネル形成領域は前記高抵抗
領域を囲むように環状に配置されるので、該環状のチャ
ンネル形成領域により形成される導電路の断面積を大き
く取ることができる。
【００２７】請求項５の発明における半導体装置のメモ
リセル構造では、前記第１トランジスタのソースとドレ
インとの間の導通状態をオンオフ制御するゲートと前記
チャンネル形成領域のオンオフ制御用のゲートとは一体
的に構成されているので、それらゲートがコンパクトに
まとめられてメモリセルの小形化に寄与する。さらに、
前記高抵抗領域及びそれを取り囲む前記環状のチャンネ
ル形成領域を、前記一体的に構成されたゲートに形成さ
れた開口に貫通させることにより、それら高抵抗領域及
びチャンネル形成領域の作り込みが簡単になり、製造工
程が簡素になる。
【００２８】請求項６の発明における半導体装置のメモ
リセル構造では、一端を前記キャパシタの下部電極に接
続された前記コンタクトの他端を、前記第１トランジス
タのソースに隣接して配置されるＬＯＣＯＳの表面に配
置したので、ソースにコンタクトを設ける必要がなく、
従ってソースのサイズが小さくなる。
【００２９】
【実施例】以下、本発明の実施例につき添付図面を参照
して説明する。尚、各図中、同一あるいは対応する部材
には同一の符号を付した。
【００３０】実施例１．図１は本発明の第１実施例によ
る半導体装置のメモリセル構造を示す回路図、図２は図
１のメモリセル構造の断面図である。図１及び図２に基
づいて、この実施例の回路構成について説明すると、図
２に示すように、この実施例によるメモリセルは、上部
電極１０１ａ及び下部電極１０１ｂを備える電荷蓄積用
のキャパシタ１０１と、ソース１０９、ドレイン１１１
及びゲート１１３を備えてキャパシタ１０１の充放電を
制御する第１トランジスタとしてのＭＯＳ型トランジス
タ１０３とを有し、キャパシタ１０１とＭＯＳ型トラン
ジスタ１０３とを電気的に接続する導電路としてのコン
タクト１２１に、キャパシタ１０１の電荷蓄積時に、キ
ャパシタ１０１とＭＯＳ型トランジスタ１０３のソース
１０９との間の電気的接続を実質的に切断する第２トラ
ンジスタとしてのカットオフトランジスタ１３３が介在
される。
【００３１】この実施例では、コンタクト１２１は、一
端をキャパシタ１０１の下部電極１０１ｂに接触し、高
濃度のドープトポリシリコン、アモルファスシリコン等
の半導体材料からなる導電性の良い低抵抗領域１２３
と、この低抵抗領域１２３の他端とソース１０９との間
に配置されて低抵抗領域１２３と一体的に形成される、
低濃度のドープトポリシリコン、アモルファスシリコン
等の半導体材料からなる高抵抗領域１２５と、その高抵
抗領域１２５の一側に一体的に形成されて、一端を低抵
抗領域１２３の他端に、また他端をソース１０９にそれ
ぞれ接触する、中濃度（低抵抗領域１２３の濃度よりも
高く且つ高抵抗領域１２５の濃度よりも低い半導体特性
を齎す濃度）のドープトポリシリコン、アモルファスシ
リコン等の半導体材料からなるチャンネル形成領域１２
７とからなる。
【００３２】チャンネル形成領域１２７の外側面には、
該チャンネル形成領域１２７の導電状態を制御するゲー
ト１３１が絶縁膜１２９を介して設けられ、このゲート
１３１は、ＭＯＳ型トランジスタ１０３のソース１０９
とドレイン１１１間の導通状態を制御するゲート１１３
と一体的に形成されている。尚、チャンネル形成領域１
２７及びゲート１３１は、本発明の第２トランジスタと
してのカットオフトランジスタ１３３を構成する。
【００３３】次に、この実施例の作用について、図１、
図２及び図１１の（Ｃ）のタイミングチャートを参照し
て説明する。時刻ｔ１においてワード線１１７から高レ
ベルの書き込み信号がゲート１１３及びゲート１３１に
印加されると、ゲート１１３が閉じてＭＯＳ型トランジ
スタ１０３及びカットオフトランジスタ１３３が共に導
通状態になり、ビット線１１５よりＭＯＳ型トランジス
タ１０３及びカットオフトランジスタ１３３（すなわち
導通状態のチャンネル形成領域１２７）を通して電流が
流れて、図１１の（Ｃ）に示されるように、キャパシタ
１０１に電圧が印加されてそこに電荷が飽和状態になる
まで蓄積される。時刻ｔ２で、ワード線１１７からゲー
ト１１３、１３１へ印加される書き込み信号が低レベル
になってＭＯＳ型トランジスタ１０３及びカットオフト
ランジスタ１３３が非導通になるまで、キャパシタ１０
１の飽和状態は保持される。
【００３４】時刻ｔ２でキャパシタ１０１への電荷の供
給がストップした後、キャパシタ１０１の蓄積電荷がコ
ンタクト１２１を通してソース１０９の境界面から基板
１０７へ逃げて行くが、この時、カットオフトランジス
タ１３３がオフになり、すなわちチャンネル形成領域１
２７が非導通になっているので、キャパシタ１０１から
チャンネル形成領域１２７及び抵抗値の大きな高抵抗領
域１２５を通ってソース１０９へ流れる電荷は極めて少
ない。従って、キャパシタ１０１の蓄積電荷の減少速度
は遅くなり、キャパシタ１０１の蓄積電荷がリフレシュ
の必要なレベルＲＬまで低下するのに要する時間Ｔ２
は、前述の図９及び図１０の従来例で要した時間Ｔ１に
比べて著しく長くなる。
【００３５】このように、本発明のメモリセルのリーク
電流は図９及び図１０の従来例に比べて少ないので、前
述した図１２のグラフからも明らかなように、本発明の
上記メモリセルを用いたメモリセルアレイのリーク電流
によるフェイルビット数（ｄ）は、前述した同一の電荷
蓄積容量の従来のメモリセルを使用したメモリセルアレ
イのフェイルビット数（ａ）に比べて、著しく減少して
いる。
【００３６】キャパシタ１０１の蓄積電荷すなわち電圧
が所定のリフレッシュレベルＲＬまで減少する前に、ク
ロックジェネレータ３から所定周期で発振されるクロッ
ク信号に同期して時刻ｔ４で、センスリフレッシュアン
プ１３（図７参照）によりキャパシタ１０１は飽和状態
まで充電（リフレッシュ）される。
【００３７】以上から明らかなように、キャパシタ１０
１への電荷蓄積、解放時以外は、ゲート１１３によりチ
ャンネル形成領域１２７を非導通にしてキャパシタ１０
１とＭＯＳ型トランジスタ１０３のソース１０９との電
気的接続を実質的に遮断して、キャパシタ１０１の蓄積
電荷のソース１０９からの漏洩を効果的に防止すること
ができる。従って、上述した従来例に比較して、各メモ
リセルの電荷蓄積容量を増大させることなく、メモリの
リフレッシュ周期を長くすることができる。また、この
場合、電荷蓄積容量を増大させないので、消費電力の増
大を招くこともない。
【００３８】実施例２．図３の（Ａ）は本発明の第２実
施例を示す断面図で、図３の（Ｂ）はそのＢ−Ｂ線断面
図である。この実施例では、ＭＯＳ型トランジスタ１０
３のゲート１１３とカットオフトランジスタ２３３のゲ
ート２３１が分離して構成されており、且つカットオフ
トランジスタ２３３のチャンネル形成領域２２７が環状
に形成され、ゲート２３１がこの環状のチャンネル形成
領域２２７の外周面を絶縁膜２２９を介して囲むように
円筒状に形成されており、これらの点を除けば、この実
施例の構成は前記第１実施例と略同様である。
【００３９】この実施例では、チャンネル形成領域２２
７を環状に形成したので、前記第１実施例に比べて、カ
ットオフトランジスタ２３３の導通時の導電路となるチ
ャンネル形成領域２２７の断面積を大きくすることがで
きる。従って、コンタクト２２１の断面積を小さくする
ことができ、その外周に配置されるゲート２３１の外形
寸法も小さくできるため、コンタクト２２１及びゲート
２３１の一端が配置されるソース１０９の上面の面積も
小さくでき、延いてはメモリセルを小形化できる。ま
た、ゲート１１３とゲート２３１とを分離して形成した
ので、ＭＯＳ型トランジスタ１０３のゲート１１３の位
置に関係なくコンタクト２２１を容易にソース１０９の
略中心に配置することができ、また図２の実施例のよう
に、コンタクト２２１をソース１０９の一側に片寄せて
配置した場合に比べて、ＭＯＳ型トランジスタ１０３の
絶縁用サイドウオールに高精度の加工を施す必要が無い
ので、生産工程が簡略化できる。
【００４０】実施例３．図４は本発明の第３実施例を示
す断面図である。この実施例では、ＭＯＳ型トランジス
タ１０３のゲート１１３の一端を延長してカットオフト
ランジスタ２３３のゲート２３１と一体的に形成し、こ
の延長ゲート２３１に開口２３１ａを設け、この開口２
３１ａに、キャパシタ１０１の下部電極１０１ｂから延
びるコンタクト２２１の下部に形成した高抵抗領域２２
５及び環状のチャンネル形成領域２２７を配置して、そ
れらの下端をソース１０９に接触させたものである。
【００４１】このような構成によれば、高抵抗領域２２
５及び環状のチャンネル形成領域２２７を、一体的に構
成されたゲートに形成された開口２３１ａに貫通させる
ことにより、それら高抵抗領域２２５及びチャンネル形
成領域２２７の作り込みが簡単になり、製造工程を簡素
化できる。さらに、ゲート１１３とゲート２３１とを分
離せずに、一体的に形成したので、製造プロセスが簡単
になり、生産性を更に改善して生産費を低減することが
できる。また、ゲート２３１の外側端部（図４で右端
部）がソース１０９上に配置されていないため、該端部
に絶縁用サイドウオールを形成する必要が無い。但し、
製造プロセス上の理由等により、必要に応じて、このよ
うな絶縁用サイドウオールを設けてもよい。
【００４２】実施例４．図５は本発明の第４実施例を示
す断面図である。この実施例では、キャパシタ１０１の
下部電極から延びるコンタクト１２１の下端がＬＯＣＯ
Ｓ１１９の上面に配置され、コンタクト１２１の下部
が、ＬＯＣＯＳ１１９上に設けられたカットオフトラン
ジスタ３３３及びＬＯＣＯＳ１１９とソース１０９とに
渡って設けられた導電体３３５を介してソース１０９に
接続されている。カットオフトランジスタ３３３は、一
端をコンタクト１２１の下部側面に接触するとともに、
他端を導電体３３５に接触させた逆Ｌ字状のＴＦＴ３２
７と、そのＴＦＴ３２７とＬＯＣＯＳ１１９との間に設
けられたゲート３３１とから構成される。このようにし
て、コンタクト１２１とソース１０９との電気的接続
は、第２トランジスタとしてのカットオフトランジスタ
３３３によりオンオフ制御される。
【００４３】この実施例では、コンタクト１２１の下端
はＬＯＣＯＳ１１９上に設けられており、ソース１０９
上には設けられていないので、ソース１０９のサイズ
（上面の面積）を小さくすることができ、従ってメモリ
セルのサイズを小さくできる。さらに、コンタクト１２
１の下端をソース１０９上に設ける場合には、コンタク
ト１２１下端を比較的面積の小さなソース１０９の略中
心に位置させなければならないので、その正確な位置決
めのためには製造工程がそれだけ複雑になり工程管理も
繁雑になるが、この実施例では、ソース１０９に比べて
上面の面積が大きなＬＯＣＯＳ１１９上にコンタクト１
２１を配置するので、製造工程や工程管理が簡単になり
生産性も向上する。
【００４４】また、図示例では、導電体３３５はソース
１０９までしか延びていないが、それをゲート１１３ま
で延ばしても良い。
【００４５】
【発明の効果】以上のように、本発明の半導体装置のメ
モリセル構造は次のような優れた作用効果を奏するもの
である。
【００４６】請求項１の半導体装置のメモリセル構造に
よれば、電荷蓄積用のキャパシタと、前記キャパシタへ
の電荷の蓄積、解放を制御する第１トランジスタと、前
記キャパシタと前記第１トランジスタとを電気的に接続
する導電路に介在されてその導電路をオンオフする第２
トランジスタとを備えるので、キャパシタに対する電荷
の書き込み（蓄積）、読み出し（解放）時以外は、第２
トランジスタによりキャパシタと第１トランジスタのソ
ースとの電気的接続を実質的に遮断して、キャパシタの
蓄積電荷のソースからの漏洩を著しく減少させることが
できる。従って、上述した従来例に比較して、各メモリ
セルの電荷蓄積容量を増大させることなく、メモリのリ
フレッシュ周期を長くすることができる。また、この場
合、電荷蓄積容量を増大させないので、電力消費の増大
を招くこともない。
【００４７】請求項２の半導体装置のメモリセル構造に
よれば、電荷蓄積用のキャパシタと、前記キャパシタへ
の電荷の蓄積、解放を制御する第１トランジスタと、前
記キャパシタの下部電極と前記第１トランジスタのソー
スとを電気的に接続するコンタクトと、前記コンタクト
の導通状態を制御するゲートとを備え、前記コンタクト
は、低抵抗領域と、前記低抵抗領域に直列に接続された
高抵抗領域と、前記低抵抗領域に直列に接続されるとと
もに前記高抵抗領域に並列に配置され、前記ゲートによ
り導通状態を制御されるチャンネル形成領域とから構成
されるので、キャパシタへの電荷蓄積、解放時以外は、
前記ゲートにより前記チャンネル形成領域を非導通にし
てキャパシタと第１トランジスタのソースとの電気的接
続を実質的に遮断して、キャパシタの蓄積電荷のソース
からの漏洩を著しく減少させることができる。従って、
上述した従来例に比較して、各メモリセルの電荷蓄積容
量を増大させることなく、メモリのリフレッシュ周期を
長くすることができる。また、この場合、電荷蓄積容量
を増大させないので、電力消費の増大を招くこともな
い。
【００４８】請求項３の半導体装置のメモリセル構造に
よれば、前記第１トランジスタのソースとドレインとの
間の導通状態をオンオフ制御するゲートと前記チャンネ
ル形成領域のオンオフ制御用のゲートとは一体的に構成
されるので、製造工程が簡単になりコストダウンを図れ
ると共に、それらゲートをコンパクトにまとめることに
よりメモリセルを小形化することができる。
【００４９】請求項４の半導体装置のメモリセル構造で
は、前記第１トランジスタのソースとドレインとの間の
導通状態をオンオフ制御するゲートと前記チャンネル形
成領域のオンオフ制御用のゲートとはそれぞれ別個に分
離して構成されるので、第１トランジスタのゲートの位
置に関係なくコンタクトを容易にソースの略中心に配置
することができ、また、コンタクトをソースの一側に片
寄せて配置した場合に比べて、第１トランジスタの絶縁
用サイドウオールに高精度の加工を施す必要が無いの
で、生産工程が簡略化できる。また、前記チャンネル形
成領域は前記高抵抗領域を囲むように環状に配置されの
で、該環状のチャンネル形成領域により形成される導電
路の断面積を大きく取ることができる。このため、コン
タクトの断面積を小さくしても必要充分な導電路の断面
積を確保することができ、メモリセルの小形化を図るこ
とができる。
【００５０】請求項５の半導体装置のメモリセル構造で
は、前記第１トランジスタのソースとドレインとの間の
導通状態をオンオフ制御するゲートと前記チャンネル形
成領域のオンオフ制御用のゲートとは一体的に構成され
るので、製造工程が簡単になりコストダウンを図れると
共に、それらゲートをコンパクトにまとめることにより
メモリセルを小形化することができる。また、前記高抵
抗領域及びそれを取り囲む前記環状のチャンネル形成領
域は前記一体的に構成されたゲートに形成された開口を
貫通するように配置され、前記チャンネル形成領域が前
記一体的に構成されたゲートにより取り囲まれるように
配置されるので、前記高抵抗領域及び前記環状のチャン
ネル形成領域を、前記一体的に構成されたゲートに形成
された開口に貫通させることにより、それら高抵抗領域
及びチャンネル形成領域の作り込みが簡単になり、製造
工程を更に簡素化できる。
【００５１】請求項６の半導体装置のメモリセル構造に
よれば、電荷蓄積用のキャパシタと、そのキャパシタへ
の電荷の蓄積、解放を制御する第１トランジスタと、一
端を、前記キャパシタの下部電極に接続され、他端を、
前記第１トランジスタのソースに隣接して配置されるＬ
ＯＣＯＳの表面に配置されたコンタクトと、前記コンタ
クトを前記第１トランジスタのソースへ電気的に接続す
る導電路に介装された第２トランジスタとを備えるの
で、キャパシタに対する電荷の書き込み（蓄積）、読み
出し（解放）時以外は、第２トランジスタによりキャパ
シタと第１トランジスタのソースとの電気的接続を実質
的に遮断して、キャパシタの蓄積電荷のソースからの漏
洩を著しく減少させることができる。さらに、ソース上
にコンタクトを設ける必要がないため、ソースのサイズ
を小さくしてメモリセルの小形化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１乃至第３実施例による半導体装置
のメモリセル構造に共通の電気回路図である。
【図２】本発明の第１実施例による半導体装置のメモリ
セル構造の断面図である。
【図３】本発明の第２実施例による半導体装置のメモリ
セル構造を示し、（Ａ）はそのの縦断面図で、（Ｂ）は
そのＢ−Ｂ線断面図である。
【図４】本発明の第３実施例による半導体装置のメモリ
セル構造の断面図である。
【図５】本発明の第４実施例による半導体装置のメモリ
セル構造の断面図である。
【図６】本発明の第４実施例による半導体装置のメモリ
セル構造の電気回路図である。
【図７】本発明を適用しうる従来公知のＤＲＡＭの一例
を示すブロック図である。
【図８】従来の半導体装置のメモリセル構造の断面図で
ある。
【図９】図８のメモリセル構造の一部を拡大して示した
断面図である。
【図１０】図９のメモリセルの電気回路図である。
【図１１】従来例及び本発明のメモリセルの動作を表わ
すタイミングチャートで、（Ａ）はキャパシタに印加さ
れる電圧、（Ｂ）は従来のメモリセルの蓄積電圧、及び
（Ｃ）は本発明のメモリセルの蓄積電圧、をそれぞれ表
わしている。
【図１２】従来例及び本発明のメモリセルアレイのリー
ク電流によるフェールビット数の経時変化を表わすグラ
フで、（ａ）乃至（ｃ）は各メモリセルの電荷蓄積容量
がそれぞれ小、中、大である従来のメモリセルアレイを
表わし、（ｄ）は各メモリセルの電荷蓄積容量が従来例
（ａ）と同一の本発明のメモリセルアレイを表わしてい
る。
【符号の説明】
１０１ キャパシタ １０３ ＭＯＳ型トランジスタ（第１トランジスタ） １０３ｂ 下部電極 １０９ ソース １１１ ドレイン １１３ ゲート １１９ ＬＯＣＯＳ １２１ コンタクト １２３ 低抵抗領域 １２５ 高抵抗領域 １２７ チャンネル形成領域 １３１ ゲート １３３ カットオフトランジスタ（第２トランジス
タ） １２１ コンタクト ２２５ 高抵抗領域 ２２７ チャンネル形成領域 ２３１ ゲート ２３１ａ 開口 ２３３ カットオフトランジスタ（第２トランジス
タ） ３３３ カットオフトランジスタ（第２トランジス
タ）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 電荷蓄積用のキャパシタと、 前記キャパシタへの電荷の蓄積、解放を制御する第１ト
    ランジスタと、 前記キャパシタと前記第１トランジスタとを電気的に接
    続する導電路に介在されてその導電路をオンオフする第
    ２トランジスタと、 を備えた半導体装置のメモリセル構造。
  2. 【請求項２】 電荷蓄積用のキャパシタと、 前記キャパシタへの電荷の蓄積、解放を制御する第１ト
    ランジスタと、 前記キャパシタの下部電極と前記第１トランジスタのソ
    ースとを電気的に接続するコンタクトと、 前記コンタクトの導通状態を制御するゲートと、を備
    え、 前記コンタクトは、 低抵抗領域と、 前記低抵抗領域に直列に接続された高抵抗領域と、 前記低抵抗領域に直列に接続されるとともに前記高抵抗
    領域に並列に配置され、前記ゲートにより導通状態を制
    御されるチャンネル形成領域と、 から構成される半導体装置のメモリセル構造。
  3. 【請求項３】 前記第１トランジスタのソースとドレイ
    ンとの間の導通状態をオンオフ制御するゲートと前記チ
    ャンネル形成領域のオンオフ制御用のゲートとは一体的
    に構成される請求項２記載の半導体装置のメモリセル構
    造。
  4. 【請求項４】 前記第１トランジスタのソースとドレイ
    ンとの間の導通状態をオンオフ制御するゲートと前記チ
    ャンネル形成領域のオンオフ制御用のゲートとはそれぞ
    れ別個に分離して構成され、 前記チャンネル形成領域は前記高抵抗領域を囲むように
    環状に配置され、 前記チャンネル形成領域のオンオフ制御用ゲートは、前
    記環状のチャンネル形成領域を取り囲むように配置され
    る、 請求項２記載の半導体装置のメモリセル構造。
  5. 【請求項５】 前記第１トランジスタのソースとドレイ
    ンとの間の導通状態をオンオフ制御するゲートと前記チ
    ャンネル形成領域のオンオフ制御用のゲートとは一体的
    に構成され、 前記高抵抗領域及びそれを取り囲む前記環状のチャンネ
    ル形成領域は前記一体的に構成されたゲートに形成され
    た開口を貫通するように配置され、 前記チャンネル形成領域が前記一体的に構成されたゲー
    トにより取り囲まれるように配置される、 請求項２記載の半導体装置のメモリセル構造。
  6. 【請求項６】 電荷蓄積用のキャパシタと、 前記キャパシタへの電荷の蓄積、解放を制御する第１ト
    ランジスタと、 一端を、前記キャパシタの下部電極に接続され、他端
    を、前記第１トランジスタのソースに隣接して配置され
    るＬＯＣＯＳの表面に配置されたコンタクトと、 前記コンタクトを前記第１トランジスタのソースへ電気
    的に接続する導電路に介装された第２トランジスタと、 を備えた半導体装置のメモリセル構造。
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