JPH10223766A - ダミー要素を備えた特定用途向け集積半導体製品 - Google Patents

ダミー要素を備えた特定用途向け集積半導体製品

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JPH10223766A
JPH10223766A JP10034065A JP3406598A JPH10223766A JP H10223766 A JPH10223766 A JP H10223766A JP 10034065 A JP10034065 A JP 10034065A JP 3406598 A JP3406598 A JP 3406598A JP H10223766 A JPH10223766 A JP H10223766A
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Christoph Ludwig
ルートヴイツヒ クリストフ
Markus Huebl
ヒユーブル マルクス
Bjoern Steurich
シユトイリツヒ ビエルン
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Abstract

(57)【要約】 【課題】専用集積半導体製品、ロジック素子並びにこの
ような集積半導体製品の設計方法であって、多種多様に
異なる半導体製品を殆ど設計を変えずに、特に半導体製
品のメモリユニットを殆ど設計を変えずに製造すること
を可能とするものを提供する。 【解決手段】少なくとも１つのメモリユニットを備えた
特定用途向け集積半導体製品が提供され、このメモリユ
ニットは、それぞれ少なくとも１つのメモリ容量を持つ
多数のメモリセルを含み、さらに集積半導体製品は付加
的なダミー要素を持つ。これらのダミー要素は完成した
半導体製品においてはそれ自体の機能は持たない。特に
ダミー要素は、メモリ容量の製造のためのプロセス工程
のパラメータが特定用途向け集積半導体製品に実質的に
無関係であるように選ばれている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、集積半導体製
品、特に特定用途向け集積半導体製品並びにこのような
集積半導体製品のためのロジック素子に関する。
【０００２】
【従来の技術】将来、それぞれの使用目的に対して必要
なロジックユニットの他にそれぞれの必要に対して個々
に適合したメモリ容量を持つメモリユニットを備えた、
多種多様の用途のための特定用途向け集積半導体製品に
対する需要が益々増大するものと思われる。これに関連
して「埋め込み解決法」或いは「埋め込み型ＲＡＭ製
品」が話題となっている。ＲＡＭ構造を特定用途向け半
導体製品に集積することによりそのシステム出力が明ら
かに向上することが確認されている。例えばこのような
構成においてはメモリアクセスはしばしば１システムク
ロック内で実行することができる。例として、発音され
た言葉を表す信号を集積メモリの中にある時間の間記憶
して、ロジックがこの信号を解析することができるよう
にする言語解析や言語認識が挙げられる。
【０００３】通常、これらの集積メモリユニットはスタ
ティックＲＡＭ（ＳＲＡＭ）として設計されている。Ｓ
ＲＡＭに較べてダイナミックＲＡＭ（ＤＲＡＭ）のメモ
リ密度は高いので、ＤＲＡＭも特定用途向け集積半導体
製品に集積化できることが望ましい。しかしながら、こ
のような特定用途向け集積半導体製品の開発において
は、メモリ密度（面積単位当たりのメモリ容量）の異な
る多種多様な集積半導体製品がそれらの製造に関してそ
の製品に固有のプロセスの発展を必要とするという問題
が生じている。これは、適用分野に応じて種々の機能素
子や種々の総メモリ容量が必要であったり、さらに半導
体製品に個々のユニットを種々に配置することが必要で
あったりするという事実から生じている。このことから
特にＤＲＡＭを使用した種々の半導体製品の製造中に色
々な表面トポロジが生ずる。
【０００４】多数のプロセスパラメータ（例えば基板の
温度、使用されるエッチングガスの組成及び量など）を
備えた一連の個々のプロセス（例えば種々の層の形成、
ドーピング、個々の層の横方向及び縦方向の構造化及び
エッチング）で構成される高集積チップの製造プロセス
は、しかしながら一般に、作られるチップの一定のトポ
ロジに設定されている。特にメモリ容量の製造のための
プロセス工程に対するプロセスパラメータは、通常、所
定の総メモリ容量に設定されている。
【０００５】ところで、特定の特定用途向け半導体製品
に対して、特に特定のメモリ密度に設定されているプロ
セスを、ほぼ全てのプロセスパラメータを維持しかつチ
ップを構造化するためのマスクだけを交換することによ
って、他の特定用途向け半導体製品に使用しようとする
場合、このやり方は通常成功しない。特に、メモリ容量
を製造するためのプロセス工程においては種々の半導体
製品においてパラメータを変えないで済ますことは非常
に難しい。何となれば、多様な特定用途向け半導体製品
のトポロジが異なることによりいつも同一のパラメータ
であっても製造の際の析出及びエッチング率が異なるな
るからである（ローディング効果）。
【０００６】例えば、トレンチ容量を持つ１６Ｍビット
の標準ＤＲＡＭの製造に使用される製造プロセスを同一
の面のチップに０．５Ｍビットのメモリユニットを製造
するために使用しようとすると、容量トレンチのエッチ
ングの際に残りのシリコン基板を保護する窒化膜が破壊
されることがある。なぜなら比較的少数のエッチングす
べき容量トレンチに対してエッチングガスが多すぎるか
らである。
【０００７】それ故従来は新たな半導体製品ごとに、そ
れぞれの製品の具体的なレイアウトに適合したメモリセ
ルの新しい製造プロセスが開発されなければならなかっ
た。さらに、高密度集積標準メモリに対して開発された
製造プロセスは直接には特定用途向け半導体製品に対し
て使用することができない。これは余りに多様な特定用
途向け半導体製品の経済的な生産に矛盾するからであ
る。
【０００８】
【発明が解決しようとする課題】従ってこの発明の課題
は、多種多様に異なる半導体製品を本質的に設計不変
に、特に半導体製品のメモリユニットを本質的に設計不
変に製造することのできる特定用途向け集積半導体製
品、ロジック素子並びにこのような集積半導体製品の設
計方法を提供することにある。
【０００９】
【課題を解決するための手段】この課題はこの発明によ
れば、請求項１による集積半導体製品により、請求項１
１によるロジック素子により、そして請求項１６による
方法により解決される。この発明のその他の有利な実施
態様及び構成例は、従属請求項及び図面から明らかにさ
れる。
【００１０】この発明によれば、特定用途向け集積半導
体製品はそれぞれ少なくとも１つのメモリを持つ多数の
メモリセルを含む少なくとも１つのメモリユニットを備
え、さらに集積半導体製品は付加的なダミー要素を持
つ。
【００１１】これらのダミー要素は完成した半導体製品
においては独立的な機能を有しない。特にダミー要素
は、メモリ容量素子の製造のためのプロセス工程におけ
るパラメータがこの特定用途向け集積半導体製品に実質
的に無関係であるように選ばれている。
【００１２】この付加的なダミー要素により製造の途中
で生ずる種々の特定用途向け集積半導体製品間の実質的
なトポロジの差が殆ど解消される。
【００１３】特にダミー要素はメモリ容量の構造を持つ
のが好ましい。メモリがトレンチキャパシタである場合
には、ダミー要素はメモリ容量トレンチの構造を持つこ
とで充分である。即ち、それぞれ半導体基板にメモリト
レンチ容量に相当するトレンチが形成されることで充分
である。メモリ容量の機能性に対してさらに必要な誘電
体膜（例えば酸化物／窒化物／酸化物の膜）並びにその
他の導電膜は存在する必要はない。
【００１４】それ故、面積単位当たり固定された総数Ｎ
のメモリ容量とダミー要素が設けられる製造プロセスが
開発される。チップの機能性が面積当たり一定の数のメ
モリ容量ＮＳを必要とする場合には、チップのレイアウ
トに面積単位当たり（Ｎ−ＮＳ）個の機能を持たないダ
ミー要素が挿入される。このようにして非常に大きな多
様性を持つ特定用途向け半導体製品が経済的に製造され
る。
【００１５】製造をできるだけフレキシブルにするため
に、ダミー要素が占める面積はメモリ容量の占める面積
の２０％より大きく、好ましくは１００％より大きくす
るのが有利である。
【００１６】また、メモリ容量とダミー要素とが占める
面積は集積半導体製品の全体面積の３．５％より、特に
７％より大きくするのがよい。
【００１７】さらにまた、ダミー要素はメモリユニット
以外の集積半導体製品の残りの面に配置されるのがよ
い。
【００１８】通常、集積半導体製品は１つ又は複数のロ
ジックユニットを備え、これにより集積半導体製品の適
用に固有の機能が実現されている。しばしばこのような
ロジックユニットは、メモリユニットにおいて実現され
るのと同一の高い集積密度は持っていない。従って少な
くともダミー要素の一部がロジックユニットに配置され
ているのが好ましい。
【００１９】さらにこの発明によれば、ロジック素子、
特にゲートアレイセルは、それぞれ少なくとも１つのメ
モリ容量を持つ多数のメモリセルによって構成されてい
る少なくとも１つのメモリユニットを備えた集積半導体
製品のために用意される。このロジック素子は少なくと
も１つのスイッチング素子と少なくとも１つのダミー要
素とを備える。
【００２０】ダミー要素は、メモリ容量の構造を、もし
くはメモリ容量がトレンチ容量である場合には、メモリ
容量トレンチの構造を持つのがよい。
【００２１】さらにスイッチング要素はトランジスタ、
特にＭＯＳトランジスタであるのがよい。
【００２２】
【実施例】この発明を以下図面を参照して詳細に説明す
る。図１はこの発明による特定用途向け集積半導体製品
の概略図を示す。半導体製品１は高密度に集積されたシ
リコンチップである。このシリコンチップはロジックユ
ニット２、メモリユニット（ＤＲＡＭ）３ａ乃至３ｄ、
メモリユニット（ＳＲＡＭ）４ａ及び４ｂ、ＲＯＭユニ
ット５並びにプロセッサユニット６を備える。これらの
ユニットはこれらの間に配置されたアルミニウム導体１
９及びポリシリコン導体１５（図２参照）を介して互い
に接続されている。図２を参照してなお詳細に説明する
ように、メモリユニット３ａ乃至３ｄは多数のメモリセ
ル１１からなり、これらのメモリセルはそれぞれ１つの
メモリトレンチ容量１２及びＭＯＳトランジスタ１３を
備えている。メモリセル１１のメモリトレンチ容量１２
及びＭＯＳトランジスタ１３はそれぞれ１つのいわゆる
「表面ストラップ」２５を介して互いに接続されてい
る。メモリユニット３ａ乃至３ｄは例えば１６Ｍビット
の標準メモリを製造するためにも使用されるプロセスに
よって製造されている。図１から明らかなように、メモ
リユニット３ａ乃至３ｄは使用可能なチップ表面の僅か
な部分しか占めていない。メモリトレンチ容量１２自体
は使用可能なチップ表面の約２．９％しか占めていな
い。
【００２３】集積チップの製造の際のローディング効果
を阻止するために、付加的なダミートレンチ容量１４
（図２参照）が図１において色濃く示された面８に配置
されている。この付加的なダミートレンチ容量１４は完
成した製品においては何らの機能を満たしていない。こ
れらはチップの残りの部分から完全に絶縁されている。
付加的なダミートレンチ容量１４は、特に、メモリトレ
ンチ容量１２を作る際に使用されるエッチング工程が、
製造の際にシリコン基板を保護するためにチップの残り
の面に被膜される窒化膜を破壊するのを阻止する。ロジ
ックユニット２はメモリユニット３ａ乃至３ｄのように
は高密度に集積されていないので、ロジックユニット２
にもダミートレンチ容量１４が配置される（図４参
照）。
【００２４】ダミートレンチ容量１４により、トレンチ
容量１２並びに１４が占めるチップ表面の割合が全チッ
プ表面の約１１％に上昇する。
【００２５】図２はこの発明による半導体製品の断面の
概略図を示す。図２は図面の左側にメモリユニット３ａ
乃至３ｄの１つにおける２つのメモリセル１１を概略的
に示している。各メモリセル１１は１つのメモリトレン
チ容量１２と１つのＭＯＳトランジスタ１３を含む。個
々のメモリセル１１は絶縁領域１７により互いに分離さ
れている。メモリセル１１と残りのチップとの接続は１
つ或いは複数の金属面１９及び１つ或いは複数のポリシ
リコン面１５を介して行われている。
【００２６】メモリセルの読み出しの際に充分に大きな
読み出し信号を得るためにかつイオンビーム、特にα粒
子線による作用に対して鈍感にするために、メモリキャ
パシタンスは約３５ｆＦ或いはそれ以上であることを要
する。このために必要なキャパシタ面積は通常１０μｍ
2 の大きさである。最近達成されたＤＲＡＭの集積密度
においてはこの面積はメモリ容量の平面配置では作れな
い。それ故、チップの第三の次元をも利用し、基板１８
の中に深く達するトレンチ容量が開発された。このよう
にして一方では必要なキャパシタ面積を提供できる。他
方、トレンチ容量は、製造の際に特定用途向けチップの
ＤＲＡＭとその他のユニットとの間に発生する明らかな
トポロジの差異に責任を負う。
【００２７】このトポロジの差異を平衡するために、こ
の発明による半導体製品の実施例では、メモリユニット
３ａ乃至３ｄ以外の他の領域に、ダミートレンチ容量１
４が設けられている。例えばダミートレンチ容量１４
は、図２の右側に示されるように、チップの個々のユニ
ットを互いに接続している導体１５の下に設けられてい
る。このダミートレンチ容量１４は絶縁領域２１によっ
て導体１５から分離されている。ダミートレンチ容量１
４は、メモリセル１１のトレンチ容量１２と各細部まで
は一致していない。例えばダミートレンチ容量１４は、
トレンチ容量１２をメモリセル１１のＭＯＳトランジス
タ１３と接続する表面ストラップ２５は持っていない。
ダミートレンチ容量１４は製造の際に一般的な構造、特
にトレンチ容量１２の一般的なトポロジを表していれば
充分である。ダミートレンチ容量１４は機能的に満足す
るキャパシタを形成することは必要でない。
【００２８】図３はダミー要素を備えていないロジック
素子の断面の概略図である。図３はＣＭＯＳ構造を示
し、これはｐ形基板３３の上にｎチャネルＭＯＳＦＥＴ
３１とｐチャネルＭＯＳＦＥＴ３２とから構成されてい
る。ｎチャネルＭＯＳＦＥＴ３１はｎ+ にドープされた
ソース領域３４とｎ+ にドープされたドレイン領域３５
とを持っている。ゲート領域３６に電圧を印加すること
によりｎチャネルＭＯＳＦＥＴ３１は導通される。ｐチ
ャネルＭＯＳＦＥＴ３２はｐ+ にドープされたソース領
域４４と、ｎ形の領域４２に形成され、ｐ+ にドープさ
れたドレイン領域４５とを持っている。ｐチャネルＭＯ
ＳＦＥＴ３２はゲート領域４６に電圧を印加することに
より導通される。複数のＭＯＳトランジスタが実現され
るべきロジック機能に応じて１つ或いは複数の金属面４
８により互いに接続されている。トランジスタを互いに
分離するために、ｎチャネルＭＯＳＦＥＴ３１とｐチャ
ネルＭＯＳＦＥＴ３２と間には絶縁領域４１が配置され
ている。
【００２９】チップの製造の際にメモリユニット（ＤＲ
ＡＭ）とロジックユニットとの間に生ずるトポロジ差を
も補償するために、図４に示されるように、ロジックユ
ニットにもダミートレンチ容量１４が設けられている。
このダミートレンチ容量１４は絶縁領域４１の下に配置
されている。ロジックユニットのダミートレンチ容量１
４もメモリセル１１のトレンチ容量１２と各細部までは
一致していない。例えばロジックユニットのダミートレ
ンチ容量１４も、トレンチ容量１２をメモリセル１１の
ＭＯＳトランジスタ１３と接続する表面ストラップ２５
を持っていない。この場合もダミートレンチ容量１４は
製造の際に一般的な構造、特にトレンチ容量１２の一般
的なトポロジ構造を持っていれば充分である。ダミート
レンチ容量１４は機能的に満足するキャパシタを形成す
ることは必要でない。図４に示されたその他の構成は図
３に示された構成と一致している。
【００３０】図５はゲートアレイセルの概略平面図を示
す。ゲートアレイセル５０は２つのスイッチング要素、
即ちｎチャネルトランジスタ５１とｐチャネルトランジ
スタ５２とを有する。ｎチャネルトランジスタ５１にお
いてはｐ形基板５３にｎ形にドープされた領域５４、５
５及び５６が形成されている。これらのｎ形にドープさ
れた領域は、接続された後に、必要なロジック機能に応
じてｎチャネルトランジスタ５１のソースもしくはドレ
イン領域を形成する。ｎチャネルトランジスタ５１のゲ
ート領域５７、５８に電圧を印加することによりｎチャ
ネルトランジスタ５１は導通される。
【００３１】ｐチャネルトランジスタ５２においてはｐ
形基板５３にｎ形領域６２が形成されている。このｎ形
領域６２にｐ形にドープされた領域６４、６５及び６６
が配置され、これらは後に接続されたとき、必要なロジ
ック機能に応じてｐチャネルトランジスタ５２のソース
もしくはドレイン領域を形成する。ｐチャネルトランジ
スタ５２のゲート領域６７、６８に電圧を印加すること
によりｐチャネルトランジスタ５２は導通される。
【００３２】ｎチャネル及びｐチャネルトランジスタ５
１、５２のソース／ドレイン領域をそれぞれ適当に選択
することにより並びに複数のゲートアレイセルを適当に
配線接続することにより殆ど任意のロジック機能が実現
される。
【００３３】多数のメモリセルから構成されている少な
くとも１つのメモリユニットを備えた集積半導体製品の
ためのゲートアレイ素子を提供するために、ゲートアレ
イセル７０においても、図６に示されるように、ダミー
トレンチ容量１４が設けられる。これらのダミートレン
チ容量１４はトランジスタ５１、５２のｎ形もしくはｐ
形にドープされたソース／ドレイン領域の外側に配置さ
れている。ゲートアレイセル７０におけるダミートレン
チ容量１４もメモリセル１１のメモリトレンチ容量１２
とその各細部までは一致していない。かくしてロジック
ユニットにおけるダミートレンチ容量１４も同様に、メ
モリトレンチ容量１２をメモリセル１１のＭＯＳトラン
ジスタ１３と接続するいわゆる表面ストラップ２５を持
っていない。この場合も、ダミートレンチ容量１４はそ
の製造の際に一般的な構造、特にメモリトレンチ容量１
２の一般的なトポロジ構造を再現するだけで充分であ
る。ゲートアレイセル７０におけるダミートレンチ容量
１４は機能的に完全なキャパシタを形成することは必要
でない。
【００３４】ダミートレンチ容量１４を準備することに
より、自動的にメモリユニットの製造のために使用され
る製造プロセスに適合されているゲートアレイセル７０
が提供される。
【図面の簡単な説明】
【図１】この発明による特定用途向け集積半導体製品の
概略図。
【図２】この発明による特定用途向け半導体製品の断面
の概略図。
【図３】ダミー要素を備えていないロジック素子の断面
の概略図。
【図４】ダミー要素を備えた、この発明によるロジック
素子の断面の概略図。
【図５】ダミー要素を備えていないゲートアレイセルの
概略平面図。
【図６】ダミー要素を備えた、この発明によるゲートア
レイセルの概略平面図。
【符号の説明】
１ 集積半導体製品 ２ ロジックユニット ３ａ〜３ｄ メモリユニット（ＤＲＡＭ） ４ａ、４ｂ メモリユニット（ＳＲＡＭ） ５ ＲＯＭユニット ６ プロセッサユニット １１ メモリセル １２ メモリ容量（トレンチ容量） １４ ダミー要素（ダミートレンチ容量） ５１、５２ スイッチング要素 ７０ ロジック素子（ゲートアレイセル）
フロントページの続き (72)発明者 ビエルン シユトイリツヒ ドイツ連邦共和国 80797 ミユンヘン シユライスハイマーシユトラーセ 84

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】それぞれ少なくとも１つのメモリ容量（１
    ２）を持つ多数のメモリセル（１１）を含む少なくとも
    １つのメモリユニット（３ａ、３ｂ、３ｃ、３ｄ）と、
    ダミー要素（１４）とが設けられていることを特徴とす
    る特定用途向け集積半導体製品。
  2. 【請求項２】メモリ容量（１２）がトレンチ容量である
    ことを特徴とする請求項１記載の半導体製品。
  3. 【請求項３】ダミー要素（１４）がそれぞれメモリ容量
    トレンチの構造を備えることを特徴とする請求項２記載
    の半導体製品。
  4. 【請求項４】ダミー要素（１４）がそれぞれメモリ容量
    （１２）の構造を備えることを特徴とする請求項１乃至
    ３の１つに記載の半導体製品。
  5. 【請求項５】ダミー要素（１４）の占める面積がメモリ
    容量（１２）の占める面積の２０％より、好ましくは１
    ００％より大きいことを特徴とする請求項１乃至４の１
    つに記載の半導体製品。
  6. 【請求項６】メモリ容量（１２）及びダミー要素（１
    ４）の占める面積が集積半導体製品（１）の全体面積の
    ３．５％より大きいことを特徴とする請求項１乃至５の
    １つに記載の半導体製品。
  7. 【請求項７】メモリ容量（１２）とダミー要素（１４）
    の占める面積が集積半導体製品（１）の全体面積の７％
    より大きいことを特徴とする請求項６記載の半導体製
    品。
  8. 【請求項８】ダミー要素（１４）がメモリユニット（３
    ａ、３ｂ、３ｃ、３ｄ）以外の集積半導体製品（１）の
    残りの面に配置されていることを特徴とする請求項１乃
    至７の１つに記載の半導体製品。
  9. 【請求項９】集積半導体製品（１）が少なくとも１つの
    ロジックユニット（２）を備えることを特徴とする請求
    項１乃至８の１つに記載の半導体製品。
  10. 【請求項１０】ダミー要素（１４）の少なくとも一部が
    ロジックユニット（２）の中に配置されていることを特
    徴とする請求項９記載の半導体製品。
  11. 【請求項１１】それぞれ少なくとも１つのメモリ容量
    （１２）を備えている多数のメモリセル（１１）を有す
    る少なくとも１つのメモリユニット（３ａ、３ｂ、３
    ｃ、３ｄ）と少なくとも１つのスイッチング要素（５
    １、５２）とを備え、ロジック素子（７０）が少なくと
    も１つのダミー要素（１４）を備えていることを特徴と
    する特定用途向け集積半導体製品のためのロジック素
    子。
  12. 【請求項１２】メモリ容量（１２）がトレンチ容量であ
    ることを特徴とする請求項１１記載のロジック素子。
  13. 【請求項１３】ダミー要素（１４）がメモリ容量トレン
    チの構造を備えていることを特徴とする請求項１１又は
    １２記載のロジック素子。
  14. 【請求項１４】ダミー要素（１４）がメモリ容量（１
    ２）の構造を備えていることを特徴とする請求項１１乃
    至１３の１つに記載のロジック素子。
  15. 【請求項１５】スイッチング要素（５１、５２）がトラ
    ンジスタ、特にＭＯＳトランジスタであることを特徴と
    する請求項１１乃至１４の１つに記載のロジック素子。
  16. 【請求項１６】所定の製造プロセスで製造されるそれぞ
    れ少なくとも１つのメモリ容量を備えた多数のメモリセ
    ル（１１）から構成されている少なくとも１つのメモリ
    ユニットを備え、次の工程、即ち ａ）集積半導体製品のレイアウトが所定の用途に応じて
    設計され、 ｂ）所定の製造プロセスを実施するために必要なダミー
    要素がこのレイアウトに組み込まれる、 工程を含む特定用途向け集積半導体製品の設計方法。
JP10034065A 1997-01-31 1998-01-30 ダミー要素を備えた特定用途向け集積半導体製品 Withdrawn JPH10223766A (ja)

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