KR100190077B1 - 금속배선의 형성방법 - Google Patents

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Abstract

메모리 셀에 있어서, 동일전위를 갖는 콘택 홀들을 하나로 통합하여 형성하는 금속배선의 형성방법에 대해 기재되어 있다. 이 방법은, 비트라인을 위한 콘택 홀과 액티브영역을 위한 콘택 홀을 형성하는 메모리 셀의 금속배선의 형성방법에 있어서, 상기 비트라인을 위한 콘택 홀과 액티브영역을 위한 콘택 홀을 통합하여 하나의 콘택 홀로 형성하는 것을 특징으로 한다. 따라서, 동일한 전위를 갖는 비트라인의 콘택 홀과 액티브영역의 콘택 홀이 하나의 콘택 홀로 형성되므로 메모리 셀의 레이아웃(layout)에 있어 칩면적을 감소시킬 수 있다.

Description

금속배선의 형성방법
본 발명은 금속배선의 형성방법에 관한 것으로, 특히 칩 면적을 감소시킬 수 있는 금속배선의 형성방법에 관한 것이다.
최근, 반도체 공정기술의 급격한 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자를 제조하기 위한 고집적화 기술에 있어 괄목할 만한 발전이 이루어지고 있다. 특히, DRAM(Dynamic RAM)과 같은 메모리 셀을 정보의 저장을 위한 1개의 캐패시터와 정보의 입출력을 제어하기 위한 1개의 트랜지스터로 구성함으로써 고도로 집적화할 수 있게 되었으며, 이러한 반도체 메모리장치는 예컨대 집적도가 4배 증가할 때 칩 면적은 약 1.4배의 증가에 그치므로 메모리 셀의 면적이 상대적으로 크게 감소되어 버린다. 따라서, 더이상의 고집적화를 실현하기 위한 다양한 집적화 기술이 요구되고 있는 실정이다.
도 1은 종래 DRAM에 있어서 SWD 부위의 금속배선의 접속부를 나타낸 도면이다.
도면부호 100은 도시하지 않은 실리콘기판상에 형성되어 소자형성영역과 분리영역을 정의하기 위한 필드산화막을, 10은 트랜지스터를 형성하기 위한 게이트 패턴(gate pattern)을 , 20은 비트라인(bit line)을, 30은 산화막을, 40은 금속배선을 각각 나타낸다. 또한, 도면부호 CH1 및 CH2는 제1 및 제2콘택 홀(contact hole)을 나타낸다. 여기서, 상기 제1콘택 홀(CH1)은 비트라인과의 접속을 위한 것이고, 제2콘택 홀(CH2)은 소자의 액티브(active) 영역(도시되지 않음)과의 접속을 위한 것이다.
상기 도 1을 참조하면, 상기 비트라인중 상기 제1 콘택홀(CH1)과 접속되어 있는 비트라인(20; 도 1에 굵은 실선으로 도시한 비트라인)과 도 1에 표기된 A의 간격을 두고 제2 콘택 홀(CH2)이 형성되어 있음을 알 수 있다. 이 때, 상기 제1 콘택 홀(CH1)과 제2 콘택 홀(CH2)은 동일한 금속배선(40)에 접속되어 있으므로 동일 전위(equi-potential)에 있다고 할 수 있다. 따라서, 상기한 A의 간격을 차지하는 영역은 특별한 기능을 수행하지 않으면서 불필요하게 형성된 더미영역(dummy area)이라고 할 수 있으며, 이는 집적도의 향상에 있어 저해요인이 됨은 물론이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 상기 더미영역을 개선함으로써 메모리 셀의 집적도를 향상시킬 수 있는 금속배선의 형성방법을 제공하는데 있다.
도 1은 종래 반도체장치에 있어서의 금속배선의 형성상태를 나타낸 도면이다.
도 2는 본 발명을 적용한 경우의 금속배선의 형성상태를 나타낸 도면이다.
도 3a 내지 도 3d는 본 발명에 따른 금속배선의 형성방법을 실현하기 위한 공정순서도이다.
상기한 과제를 이루기 위하여 본 발명에 의한 금속배선의 형성방법은, 비트라인을 위한 콘택 홀과 액티브영역을 위한 콘택 홀을 형성하는 메모리 셀의 금속배선의 형성방법에 있어서, 상기 비트라인을 위한 콘택 홀과 액티브영역을 위한 콘택 홀을 통합하여 하나의 콘택 홀로 형성하는 것을 특징으로 한다.
따라서, 본 발명에 의한 금속배선의 형성방법에 의하면, 동일한 전위를 갖는 비트라인의 콘택 홀과 액티브영역의 콘택 홀이 하나의 콘택 홀로 형성되므로 메모리 셀의 레이아웃(layout)에 있어 칩 면적을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.
도 2는 본 발명을 적용한 경우의 금속배선의 형성상태를 나타낸 도면으로, 상기 도 1에 도시된 동일 부분에 대하여는 동일한 도면부호를 사용하기로 하고, 그 설명은 생략한다.
도 2를 상기 도 1과 비교하면, 콘택 홀이 종래와는 달리 하나로 통합되어 형성되었음을 알 수 있는 바, 도 2에 도시된 콘택 홀(CH)은 동일전위를 갖는 비트라인(20)과 금속배선(40)간의 접속 및 액티브영역과 금속배선(40)간의 접속을 동시에 담당한다. 즉, 상기 도 1과 비교하면, A의 간격을 갖는 더미영역이 제거되는 한편, 상기 비트라인과의 접속을 위한 제1 콘택 홀과 액티브영역과의 접속을 위한 제2 콘택 홀을 도 2의 콘택 홀(CH)로 통합하여 형성한 것이다. 따라서, 더미영역만큼 레이아웃상의 칩면적을 줄일 수 있게 된다.
다음으로, 도 3a 내지 도 3d는 본 발명에 따른 금속배선의 형성방법을 실현하기 위한 공정순서도로서, 상기 도 1 및 도 2에 도시된 동일부분에 대하여는 동일한 도면부호를 사용하기로 하고, 그 설명은 생략하기로 한다.
도 3a는 필드산화막(100)과 게이트 패턴(10) 및 비트라인(20)의 형성공정을 도시한 것으로, 먼저 도시하지 않은 실리콘기판상에 소자형성영역을 분리시키기 위한 필드산화막(100)을 형성한 후, 통상의 방법을 사용하여 게이트 패턴(10)과 비트라인(20)을 형성한 상태이다. 여기서, 미설명부호 30은 층간절연막인 산화막을 나타낸다.
도 3b는 콘택 홀의 형성을 위한 포토레지스트 패턴(PR)의 형성공정을 도시한 것으로, 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 콘택 홀의 형성영역을 개구한 상태이다.
도 3c는 콘택 홀(CH)의 형성공정을 도시한 것으로, 상기 도 3b의 공정을 통해 형성된 포토레지스트 패턴을 식각마스크로 사용하여 산화막(30)을 식각한 상태이다. 이 때, 초기식각을 통해 산화막이 비트라인(20) 까지 식각된 이후에는 비트라인(20)이 식각마스크로 작용하므로, 도시된 바와 같이 비트라인(20)의 하부는 계단형으로 식각된다.
도 3d는 최종적으로 금속배선(40)을 형성한 상태를 도시한 것으로, 하나로 통합된 콘택 홀(CH)에 의해 비트라인(20)과 금속배선(40)의 접속 및 액티브영역과 금속배선(40)의 접속이 형성되었다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 금속배선의 형성방법에 의하면, 동일한 전위를 갖는 예컨대 비트라인을 위한 콘택과 액티브영역을 위한 콘택을 통합하여 형성함으로써 불필요한 더미영역이 생겨나는 것을 방지할 수 있게 되어 메모리 셀의 고집적화에 유리하게 된다.

Claims (1)

  1. 비트라인을 위한 콘택 홀과 액티브영역을 위한 콘택 홀을 형성하는 메모리 셀의 금속배선의 형성방법에 있어서,
    상기 비트라인을 위한 콘택 홀과 액티브영역을 위한 콘택 홀을 통합하여 하나의 콘택 홀로 형성하는 것을 특징으로 하는 금속배선의 형성방법.
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