KR0147475B1 - 반도체장치 제조방법 - Google Patents

반도체장치 제조방법

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KR0147475B1
KR0147475B1 KR1019950009820A KR19950009820A KR0147475B1 KR 0147475 B1 KR0147475 B1 KR 0147475B1 KR 1019950009820 A KR1019950009820 A KR 1019950009820A KR 19950009820 A KR19950009820 A KR 19950009820A KR 0147475 B1 KR0147475 B1 KR 0147475B1
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Abstract

본 발명은 반도체장치 제조방법에 관한 것으로, 3층의 배선을 1개의 콘택을 통해 동시에 접속시키기 위한 것이다.
본 발명은 제1배선층이 형성된 반도체기판상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막상에 제2배선층을 형성하는 단계, 상기 제2배선층 상부에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막과 제2배선층 및 제1층간절연막의 소정부분을 선택적으로 식각하여 상기 제1배선층의 소정부분을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀이 형성된 기판전면에 금속을 증착하는 단계, 상기 금속층을 소정패턴으로 패터닝하여 상기 콘택홀을 통해 상기 제1배선층 및 제2배선층과 접속되는 제3배선층을 형성하는 단계를 포함하여 이루어지는 반도체장치 제조방법을 제공한다.

Description

반도체장치 제조방법
제1도는 종래의 반도체장치에 있어서의 3개의 배선이 콘택홀을 통해 접속되는 부분을 도시한 평면 레이아웃도.
제2도는 종래의 반도체장치의 배선간 접속방법을 도시한 공정순서도.
제3도는 본 발명의 반도체장치에 있어서의 3개의 배선이 콘택홀을 통해 접속되는 부분을 도시한 평면 레이아웃도.
제4도는 본 발명에 의한 반도체장치의 배선간 접속방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 3,4 : 제1배선
5 : 제1층간절연막 6 : 제1콘택홀
7 : 제2배선 8 : 제2층간절연막
9 : 제2콘택홀 10 : 제3배선
본 발명은 반도체장치 제조방법에 관한 것으로, 특히 3층의 배선을 1개의 콘택을 통해 동시에 접속시키는 방법에 관한 것이다.
반도체장치를 제조함에 있어서, 다층의 배선간의 접속은 상, 하층 배선간의 층간절연막에 형성되는 콘택홀을 통해 이루어지게 된다. DRAM(Dynamic Random Access Memory)의 센스증폭기(sense amplifier)와 같은 구조에서는 3개의 배선이 2개의 콘택을 통해 접속이 이루어진다.
DRAM 센스증폭기 부분의 배선을 형성하는 종래의 방법을 제1도 및 제2도를 참조하여 설명하면 다음과 같다.
제1도는 3개의 배선이 콘택홀을 통해 접속되는 부분을 평면 레이아웃으로 도시한 것이며, 제2도는 제1도의 A-A'선으로 잘랐을 때의 단면구조에 따른 배선간접속을 위한 제조방법을 공정순서에 따라 도시한 것이다.
먼저, 제2도(a)에 도시된 바와 같이 제1배선(3,4)을 갖춘 기본소자층의 형성이 완료된 후 (제2도 (a)는 기판의 n, p웰 공정에서부터 트랜지스터 및 셀커패시터공정까지 완료된 상태에서 센스증폭기가 형성되는 주변회로부를 도시한 것으로, 참조부호 1은 기판, 2는 필드산화막, 3은 트랜지스터의 소오스 또는 드레인영역, 4는 트랜지스터의 게이트와 연결된 다결정실리콘층을 나타낸다), 제2도 (b)에 도시된 바와 같이 상기 기판의 전면에 제1층간절연막(5)으로서, 1차로 열산화막을 증착하고 보론(boron), 인(phosphorous)이 함유된 산화막을 증착한 후 고온열처리를 행하여 플로우(flow)시킨다.
이어서 제2도 (c)에 도시된 바와 같이 상기 제1층간절연막(5)을 사진식각공정을 통해 선택적으로 식각하여 상기 제1배선(3,4)의 소정부분을 노출시키는 제1콘택홀(6)을 형성한다.
다음에 제2도 (d)에 도시된 바와 같이 상기 제1콘택홀이 형성된 기판 전면에 금속을 증착한 후, 제2도 (e)에 도시된 바와 같이 상기 금속층을 소정패턴으로 패터닝하여 상기 제1콘택홀(6)을 통해 제1배선(3,4)에 접속되는 제2배선(7)을 형성한다.
이어서 제2도 (f)에 도시된 바와 같이 상기 제2배선(7)이 형성된 기판 전면에 제2층간절연막(8)으로서, 1차로 산화막을 증착하고 이위에 SOG(Spin On Glass)를 도포한 후, 이를 에치백하여 평탄화한 후 다시 2차 산화막을 형성한다.
다음에 제2도 (g)에 도시된 바와 같이 상기 제2층간절연막(8)을 사진식각공정을 통해 선택적으로 식각하여 상기 제2배선(7)의 소정부분을 노출시키는 제2콘택홀(9)을 형성한다.
이어서 제2도 (h)에 도시된 바와 같이 상기 제2콘택홀이 형성된 기판 전면에 최종배선층으로서 배리어금속/Al/반사방지금속(10)을 차례로 증착한 후, 소정패턴으로 패터닝하여 제2도 (i)에 도시된 바와 같이 상기 제2콘택홀을 통해 상기 제2배선(7)과 접속되는 제3배선(10)을 형성한다.
이상과 같이 DRAM의 센스증폭기와 같은 구조에서는 3개의 배선(3 및 4,7,10)이 2개의 콘택홀(6,9)을 통해 접속되어야 한다. 따라서 디자인룰(design rule)상의 여유가 없으며, 이 부분의 유효적절한 설계기술이 전체 칩크기를 결정하는 요소가 된다. 즉, 제1콘택홀(6)의 레이아웃시 오베랩(overlap)을 확보해야 하고, 제2콘택홀(9)과 제1콘택홀(6)간의 적절한 간격을 확보해야 하며, 이러한 디자인룰로 인해 제2도 (i)의 길이 'A'만큼의 레이아웃면적이 필요하게 된다. 16M DRAM을 기준으로 할 경우, 상기 길이 'A'는 약 1.25㎛수준이다.
따라서 상기 종래기술은 반도체장치의 고집적화에 불리한 문제점이 있다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 1개의 콘택을 통해 3개층의 배선을 동시에 접속함으로써 반도체장치의 고집적화에 유리하도록 하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 제1배선층이 형성된 반도체기판상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막상에 제2배선층을 형성하는 단계, 상기 제2배선층 상부에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막과 제2배선층 및 제1층간절연막의 소정부분을 선택적으로 식각하여 상기 제1배선층의 소정부분을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀이 형성된 기판전면에 금속을 증착하는 단계, 상기 금속층을 소정패턴으로 패터닝하여 상기 콘택홀을 통해 상기 제1배선층 및 제2배선층과 접속되는 제3배선층을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제3도는 3개의 배선이 콘택홀을 통해 접속되는 부분을 평면 레이아웃으로 도시한 것이며, 제4도는 제3도의 B-B'선으로 잘랐을 때의 단면구조에 따른 배선간접속을 위한 제조방법을 공정순서에 따라 도시한 것이다.
먼저, 제4도 (a)에 도시된 바와 같이 제1배선(3,4)을 갖춘 기본소자층의 형성이 완료된 후(제2도(a)는 예컨대 DRAM일 경우, 기판의 n,p웰 공정에서부터 트랜지스터 및 셀커패시터공정까지 완료된 상태에서 센스증폭기가 형성되는 주변회로부를 도시한 것으로, 참조부호1은 기판, 2는 필드산화막, 3은 트랜지스터의 소오스 또는 드레인영역, 4는 트랜지스터의 게이트와 연결된 다결정실리콘층을 나타낸다), 제4도 (b)에 도시된 바와 같이 상기 기판의 전면에 제1층간절연막(5)으로서, 1차로 열산화막을 증착하고 보론(boron), 인(phosphorous)이 함유된 산화막을 증착한 후 고온열처리를 행하여 플로우(flow)시킨다.
이어서 제4도 (c)에 도시된 바와 같이 상기 제1층간절연막(5)을 사진식각공정을 통해 선택적으로 식각하여 상기 제1배선(3)의 소정부분을 노출시키는 제1콘택홀(6)을 형성한다.
다음에 제4도 (d)에 도시된 바와 같이 상기 제1콘택홀이 형성된 기판 전면에 금속을 증착한 후, 제4도 (e)에 도시된 바와 같이 상기 금속층을 소정패턴으로 패터닝하여 상기 제1콘택홀(6)을 통해 상기 제1배선(3)에 접속되는 제2배선(7)을 형성한다.
이어서 제4도 (f)에 도시된 바와 같이 상기 제2배선(7)이 형성된 기판 전면에 제2층간절연막(8)으로서, 1차로 산화막을 증착하고 이위에 SOG(Spin On Glass)를 도포한 후, 이를 에치백하여 평탄화한 후 다시 2차 산화막을 형성한다.
다음에 제4도 (g)에 도시된 바와 같이 상기 제2층간절연막(8)과 제2배선(7) 및 제1층간절연막(5)의 소정부분을 사진식각공정을 통해 선택적으로 식각하여 상기 제1배선(4)의 소정부분을 노출시키는 제2콘택홀(9)을 형성하는바, 먼저 습식식각을 행하고 이어서 1차 건식식각으로 상기 제2배선(7) 상부까지 상기 제2층간절연막(8)을 식각한 후, 제2배선(7)을 건식식각에 의해 제거한 다음 (이때, 제2배선(7)하부의 제1층간절연막의 식각은 최소화되도록 제2배선의 식각을 행해야 한다), 상기 제1층간절연막을 식각한다. 이때, 상기 제2콘택홀(9)의 측벽부위에서 상기 제2배선(7)이 노출된다.
이어서 제4도 (h)에 도시된 바와 같이 상기 제2콘택홀이 형성된 기판 전면에 최종배선층으로서 배리어금속/Al/반사방지금속을 차례로 증착한 후, 소정패턴으로 패터닝하여 제4도 (i)에 도시된 바와 같이 상기 제2콘택홀을 통해 상기 제1배선(4) 및 제2배선(7)과 동시에 접속되는 제3배선(10)을 형성한다.
이상과 같이 본 발명에 의하면, 3개의 배선층이 제2콘택홀(9)을 통해 동시에 배선됨으로써 레이아웃 공간을 절약할 수 있어 고집적 반도체장치의 증폭회로설계에 유용하게 된다. 즉, 2개의 콘택홀을 통해 3개의 배선층을 접속하는 상기 종래기술과 비교했을 때 종래기술에 있어서 필요한 'A' 만큼의 레이아웃 공간이 절약되므로 1.25㎛(16M DRAM급일 경우)정도의 공간을 감소시킬 수 있으며, 다른층의 디자인룰에 대해 보다 마진을 넓게 할 수 있는 배선의 레이아웃이 가능하게 된다.

Claims (2)

  1. 제1배선층이 형성된 반도체기판상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막상에 제2배선층을 형성하는 단계, 상기 제2배선층 상부에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막과 제2배선층 및 제1층간절연막의 소정부분을 선택적으로 식각하여 상기 제1배선층의 소정부분을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀이 형성된 기판전면에 금속을 증착하는 단계, 상기 금속층을 소정패턴으로 패터닝하여 상기 콘택홀을 통해 상기 제1배선층 및 제2배선층과 접속되는 제3배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
  2. 제1항에 있어서, 상기 콘택홀을 형성하는 단계에서 상기 제2배선층이 상기 콘택홀의 측벽에서 노출되는 것을 특징으로 하는 반도체장치 제조방법.
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