KR19990036785A - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
개시된 내용은, 제품영역내의 배선패턴을 형성하기 위한 제 1의 레지스트 트레이스와 얼라이먼트 마크 등의 액세서리 패턴을 형성하기 위한 제 2의 레지스트 트레이스간의 단차의 높이를 대폭으로 저감한 반도체장치 및 그 제조방법에 관한 것이다. 상기 제 2의 레지스트 트레이스는 돌출부상에 형성된다. 상기 돌출부는, 의도적으로 잔존되고, 제품영역내의 배선패턴에 형성되는 제 1 및 제 2의 층간절연막, 축적전극 및 플레이트전극에 대응하는 절연층들 및 전도층들, 그리고 종래장치의 제 2의 상층배선 및 하지막으로 구성되어 있다. 상기 두 배선들간의 단차의 높이를 크게 줄임으로서, 이 두 패턴간의 포커스 조절을 개선할 수 있고, 이 레지스트의 형상들을 높은 정밀도로 형성할 수 있다.
Description
본 발명은, 반도체장치 및 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는, 반도체장치에서 얼라이먼트 마크 등의 액세서리 패턴구조 및 액세서리 패턴구조를 제조하는 방법에 관한 것이다.
근래, LSI의 고집적화에 따라서, 소자면적은 매년 감소되어가며, 높은 일드를 유지하면서 얼라이먼트의 정밀도를 향상시키는 것이 반도체장치의 생산에서 중요한 요소 중 하나가 되고 있다. 얼라이먼트의 정밀도를 크게 좌우하는 하나의 요소로서, 얼라이먼트 마크의 가시성이 있으며, 이를 위해 우수한 레지스트 형상이 확보되어야 한다.
도 1∼4에서, 스택형 커패시터 구조를 사용한 DRAM과 같은 반도체장치에 있어서의 종래의 얼라이먼트 마크의 제조방법을 도시한다. 도 1에 있어서, 부호 1은 P형 실리콘 등으로 만들어진 반도체기판을 표시한다. 이 반도체기판(1)의 비능동영역상에는, 일반적으로, 소자분리용의 필드산화막이 형성되어 있으며, 그 능동영역상에는, 예를 들어, 제 1의 다결정실리콘층으로 이루어진 워드선 및 N-형 확산층이 순차 형성된다.
다음으로, 반도체기판(1)상의 전면에 SiO2층, BPSG층 등과 같은 제 1의 층간절연막이 퇴적되며, 제 2의 다결정실리콘층으로 이루어진 비트선과 N-형 확산층을 접속하기 위해 접점이 설치된다. 그리고 나서, 제 2의 다결정실리콘층으로 이루어진 비트선이 형성된다. 또한, 반도체기판(1)상의 전면을 덮도록 제 2의 층간절연막이 퇴적된 후에, 제 3의 다결정실리콘층으로 이루어진 스택형 커패시터 구조의 축적전극(3)과 N-형 확산층을 접속하기 위한 접점이 형성된다. 여기에서, 축적전극(3)이 형성되기 전에 퇴적된, 제 1의 층간절연막 및 제 2의 층간절연막이 층간절연막(2)을 구성한다.
다음으로, 상기 제 3의 다결정실리콘층으로 이루어진 스택형 커패시터 구조의 축적전극(3) 및 제 4의 다결정실리콘층으로 이루어진 플레이트전극(4)이 순차 형성되며, 이어서, 비교적 두꺼운 형태의 제 3의 층간절연막(5)이 퇴적된다. 이 때, 축적전극(3)의 형성에 의해 셀영역과 주변회로영역과의 사이에서 발생되는 단차를 저감하기 위해, 제 3의 층간절연막(5)이, 예를 들어, 종래의 CMP(화학적 기계적 연마)기술 등에 의해 평단화 된다. 또한, 종래의 포트리소그래피 기술과 에칭 기술을 사용해서, 스크라이브선 영역(6)이 형성된다. 이 때, 반도체기판(1)상의 막의 총 두께는, 예를 들면 약 2000㎚정도이다.
도 2에서는, W, AL 등과 같은 제 1의 상층배선(7)이 제 3의 층간절연막(5)상에 형성되며, 이어서, 제 1의 상층배선(7)을 덮기 위해, 예를 들면, 플라스마-SiO2로 이루어진 금속층간막(8a)이 퇴적된다. 다음으로, 제 1의 상층배선(7)과 제 2의 상층배선(9)(도 3을 참조)을 커플링 하기 위한 접점(스루홀)을 형성한다. 이것과 동시에, 이 후의 공정에서 상기 제 2의 상층배선공정의 얼라이먼트 마크를 형성하는 영역 아래에, 플라스마-SiO2의 금속층간막(8a)으로 이루어진 하지막(8b)이 상기 스크라이브선 영역(6)상에 형성된다.
도 3에서는, W, AL 등과 같은 제 2의 상층배선층(9)이 퇴적되고 나서, 전면을 덮기 위해 포토레지스트막(10)이 도포된다.
마지막으로, 도 4에서는, 종래의 포토리소그래피 기술을 사용해서 상기 포토레지스트막(10)을 패턴을 행해서, 제품영역 내의 제 2의 상층배선(9)의 배선트레이스(wiring trace)를 형성하기 위한 제 1의 레지스트 트레이스(10a)와 얼라이먼트 마크를 형성하기 위한 제 2의 레지스트 트레이스(10b)가 형성된다. 이 시점에서, 상기 제 1 및 제 2의 레지스트 트레이스들(10a 및 10b)간에는, 약 2200∼2400㎚정도 높이의 단차가 생기고 있다.
이 때문에, 포토리소그래피 기술을 사용한 경우에, 제품영역내의 배선트레이스용의 제 1의 레지스트 트레이스(10a)의 포커스 길이가 얼라이먼트 마트용의 제 2의 레지스트 트레이스(10b)의 포커스 길이와 다르다. 그래서, 얼라이먼트 마크를 형성하기 위한 제 2의 레지스트 트레이스(10b)의 레지스트 형상이 극도로 악화해서, 일드가 저하되는 등의 많은 문제를 일으켜서, 얼라이먼트 마크 등의 액세서리 패턴의 레지스트가 보지되지 않아서, 제 2의 상층배선(9)을 에칭할 때, 패턴분리를 일으켜서 일드 저하를 일으킨다.
제 1의 문제점은, 제 2의 상층배선공정의 얼라이먼트 마크와 액세서리 패턴이 형성될 때, 이 얼라이먼트 마크 및 액세서리 패턴이 잘 형성되지 않아서, 얼라이먼트의 정밀도를 저하시키는 것이다.
그 이유는 다음과 같다. 즉, 장치의 고집적화에 수반해서, 총 적층되는 층들이 두껍게 되며, 제품영역내의 제 2의 상층배선공정의 제 1의 패턴과 이 제 1의 패턴보다 낮은 위치에 형성된 얼라이먼트 마크 등의 제 2의 패턴과의 사이에 큰 단차가 생긴다. 그래서, 종래의 포토리소그래피 기술을 사용한 경우에는, 이 두 개의 패턴들의 포커스 길이가 달라서, 제 2의 상층배선공정에서, 정밀도가 높은(우수한 레지스트 형상을 가짐) 얼라이먼트 및 액세서리 패턴을 형성하기가 곤란하기 때문이다.
제 2의 문제점은, 제 2의 상층배선공정의 얼라이먼트 마크 및 액세서리 패턴의 형성 후의 에칭공정에 있어서, 얼라이먼트 마크 및 액세서리 패턴부의 패턴분리를 발생시켜서, 일드 저하를 일으키게 한다는 것이다.
그 이유는 다음과 같다. 즉, 종래의 포토리소그래피 기술을 사용하는 경우, 제품영역내의 제 2의 상층배선공정의 제 1의 패턴과 이 제 1의 패턴보다 낮은 위치에 형성된 액세서리 패턴과의 사이에 큰 단차가 있어서, 이 제 1 및 제 2의 레지스트 패턴들의 포커스 길이가 다르다. 얼라이먼트 마크 등의 액세서리 패턴의 레지스트 형상이 극단적으로 악화되어서, 이 레지스트들이 보지될 수 없어서 에칭공정에 있어서 패턴분리가 발생하기 때문이다.
본 발명의 목적은, 언급한 종래기술의 문제점에서 볼 때, 공정수를 증가시키지 않고도 얼라이먼트의 정밀도를 개선시킬 수 있고, 얼라이먼트 마크부 등으로부터 패턴이 분리되는 것을 방지해서 일드의 저하를 방지할 수 있는 반도체장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 공정 수를 증가시키지 않고도 얼라이먼트의 정밀도를 개선시킬 수 있고, 얼라이먼트 마크부 등으로부터 패턴이 분리되는 것을 방지해서 일드의 저하를 방지할 수 있는 반도체장치의 제조방법을 제공하는데 있다.
도 1∼4는 종래의 반도체장치의 제조방법을 연속적으로 도시하는 모식적 단면도들이며,
도 4는 상기 방법의 최종공정을 도시하며,
도 5는 본 발명에 따른 반도체장치의 제조방법을 연속적으로 도시하는 모식적 단면도이며,
도 9는 상기 방법의 최종공정을 도시한다.
본 발명의 한 특정에 따라서, 기판 및 액세서리 패턴을 형성하기 위해, 이 기판 상에 형성된 돌출부를 포함하는 반도체장치를 제공한다.
본 발명의 또 다른 특징에 따라서, 액세서리 패턴을 형성하기 위한 돌출부를 기판 상에 형성하는 공정을 포함하는 반도체장치의 제조방법을 제공한다.
본 발명에 있어서, 상기 돌출부는 복수의 절연층들 또는 복수의 전도층들을 포함할 수 있다. 이 돌출부의 복수의 절연층들 또는 전도층들은 기판상의 제품영역내의 패턴부에 설치된 복수의 절연층들 또는 전도층들에 대응할 수 있다.
본 발명에 있어서, 상기 돌출부형성공정은, 복수의 절연층들 또는 전도층들을 형성하기 위한 공정들을 포함한다. 이 복수의 절연층들 또는 전도층들은, 기판상의 제품영역내의 패턴부의 복수의 절연층들 또는 전도층들을 형성하기 위한 공정 시에 잔존하게된다.
또한, 상기 액세서리 패턴은 상층배선공정의 얼라이먼트 마크를 포함할 수 있다.
본 발명에 따라서, 배선패턴과 액세서리 패턴간의 높은 단차를 크게 저감할 수 있다. 그래서, 상층배선공정의 얼라이먼트의 정밀도를 종래의 제조공정시의 공정 수를 증가시키지 않고도 개선할 수 있다. 또한, 얼라이먼트 마크의 패턴분리 및 그 표면으로부터 액세서리 패턴이 분리되는 것을 방지할 수 있어서, 일드의 저하를 방지할 수 있다.
본 발명의 목적들, 특징들 및, 이점들은, 첨부하는 도면들과 관련된, 다음의 상세한 설명에 의해 더욱 분명해질 것이다.
도면을 살펴보면, 도 5∼9는 스택형 커패시터 구조의 DRAM 등의 반도체장치의 제조방법을 연속적으로 도시한다. 도 9는 본 제조방법의 최종공정을 도시한다.
우선, 도 5에 있어서, P형 실리콘 반도체기판(1)상에 LOCOS법에 의해 약 400㎚정도의 두께를 가진 필드산화막을 선택적으로 형성해서 능동영역을 구획한다. 이 능동영역상에, 열산화법에 의해 약 15㎚정도의 두께를 가진 게이트산화막을 형성한다. 이어서, 이 게이트산화막상에 약 200㎚정도의 두께를 가진 제 1의 다결정실리콘층을 퇴적하고, 종래의 포토리소그래피 기술을 사용해서 이 표면을 패턴을 해서 게이트전극을 형성한다. 그리고 나서, 상기 필드산화막 및 게이트전극을 마스크로 사용해서, 인 등의 불순물을 반도체기판(1)내로 주입해서, 그 표면 내에 N-형 확산층(LDD영역)을 형성한다.
그리고 나서, SiO2층, BPSG 등의 제 1의 층간절연막을 반도체기판(1)의 전면에 퇴적하고, 제 2의 다결정실리콘층으로 이루어진 비트선과 N-형 확산층을 접속하기 위한 접점을 종래의 포토리소그래피 기술 및 드라이에칭(이방성) 기술을 사용해서 형성한다. 그리고 나서, 상기 제 2의 다결정실리콘층의 비트선을 형성한다. 이어서, 반도체기판(1)의 전면을 덮도록 다시 제 2의 층간절연막을 퇴적한 후, 제 3의 다결정실리콘층으로 이루어지는 스택형 커패시터 구조의 축적전극(도 6∼9를 참조)과 N-형 확산층을 접속하기 위한 접점을 형성한다. 여기에서, 축적전극(3)을 형성하기 전에 퇴적된, 제 1의 층간절연막 및 제 2의 층간절연막이, 약 600∼700㎚의 두께를 가지는 층간절연막(2)을 구성한다.
다음으로 도 6에 있어서, 스택형 커패시터 구조의 축적전극(3)을 구성하는 약 600∼800㎚정도의 두께를 가진 제 3의 다결정실리콘층과, 플레이트전극(4)을 구성하는 약 200㎚정도의 두께를 가진 제 4의 다결정실리콘층을 각각 반도체기판(1)의 전면 상에 퇴적하며, 종래의 포토리소그래피 기술 및 에칭기술을 사용해서, 축적전극(3) 및 플레이트전극(4)을 순차 형성한다. 이 때, 이 후의 공정에서 형성하는 제 2의 상층배선공정의 얼라이먼트 마크를 설치하는 영역 아래에, 축적전극(3)을 구성하는 제 3의 다결정실리콘층 및 플레이트전극(4)을 구성하는 제 4의 다결정실리콘층의 부분을 층간절연막(2)상에 의도적으로 잔존시킨다.
이어서, 약 1500㎚정도의 비교적 두꺼운 두께를 가진 제 3의 층간절연막(5)을 전면에 퇴적한다. 이 후, 축적전극(3)의 형성에 의해, 셀영역과 주변회로영역과의 사이에 생기는 단차를 저감하기 위해, 예를 들면 종래의 CMP(화학적 기계적 연마)기술 등을 사용해서, 약 300㎚정도의 연마를 표면에 행해서 평단화 한다. 또는, 예를 들면 (63)BHF등을 사용해서 에칭백을 실시하는 것에 의해 평단화를 행해도 좋다.
도 7에서는, 종래의 포토리소그래피 기술과 에칭기술을 사용해서, W, AL등의 제 1의 상층배선(7)과 N-형 확산층을 접속하기 위한 접점과, 스트라이브선 영역(6)을 형성한다. 이 때, 상기 플레이트전극(4)용의 제 4의 다결정실리콘층이 에칭 시에 마스크로서 작용하며, 후 공정에서 제 2의 상층배선공정의 얼라이먼트 마크를 설치하는 영역 아래에, 축전전극(3)용의 제 3의 다결정실리콘층 및 층간절연막(2)의 부분을 잔존시킬 수 있다.
다음으로, 약 400∼500㎚정도의 두께를 가지는 W, AL등의 제 1의 상층배선(7)을 상기 제 3의 층간절연막(5)상에 형성하고 나서, 제 1의 상층배선(7)을 덮기 위해, 예를 들면, 약 500㎚정도의 두께를 가지는 플라스마-SiO2로 제조된 금속층간막(8a)을 퇴적한다. 그리고, 제 1의 상층배선(7)과 제 2의 상층배선(9)(도 8을 참조)을 접속하기 위한 접점(스루홀)을 형성하고, 이와 동시에, 후 공정에서 제 2의 상층배선공정의 얼라이먼트 마크를 설치하는 영역 아래에, 상기 플라스마-SiO2의 금속층간막(8a)으로 이루어진 하지막(8b)을 퇴적한다.
도 8에서는, 종래의 스퍼터링법에 의해 약 800∼900㎚정도의 두께를 가지는 W, AL 등의 제 2의 상층배선(9)을 전면 상에 퇴적하고 나서, 이 전면을 덮도록 포토레지스트막(10)을 도포한다.
마지막으로, 도 9에서는, 종래의 포토리소그래피 기술을 사용해서 포토레지스트막(10)을 패턴을 행해서, 제품영역내의 제 2의 상층배선(9)의 배선트레이스를 형성하기 위한 제 1의 레지스트 트레이스(10a) 및 얼라이먼트 마크 등의 액세서리 패턴을 형성하기 위한 제 2의 레지스트 트레이스(10b)를 형성한다. 본 실시형태에서는, 상기 제품영역내의 제 1의 레지스트 트레이스(10a)와 얼라이먼트 마크를 구성하는 제 2의 레지스트 트레이스(10b)와의 단차의 높이는 약 500∼700㎚정도가 되며, 이것은 약 2200∼2400㎚인 종래의 경우와 비교해서 약 1500∼1700㎚정도가 대폭 저감된다.
본 실시형태에서는, 상술한 바와 같이, 제품영역내의 배선패턴과 얼라이먼트 마크 등의 액세서리 패턴과의 단차 높이를 크게 줄여서, 상기 두 패턴들 간의 포커스 길이의 차이로 인한 문제점을 해소할 수 있다. 따라서, 얼라이먼트 마크를 형성하기 위한 제 2의 레지스트 트레이스(10b)의 레지스트 형상을 높은 정밀도로 형성할 수 있으며, 그 결과, 얼라이먼트의 정밀도를 개선시키고, 얼라이먼트 마크 등의 액세서리 패턴의 우수한 레지스트 형상을 보지해서, 패턴분리를 방지할 수 있다.
상술한 것과 같이, 본 발명에 있어서는, 얼라이먼트 마크 등의 액세서리 패턴을 형성하기 위한 제 2의 레지스트 트레이스(10b)를 반도체기판 상에 퇴적된 스택형 돌출부(11)상에 형성하고 있다. 이 돌출부(11)는 종래의 하지막(8b) 및 제 2의 상층배선(9)에 대응하는 절연층 및 전도층과, 본 발명의 층간절연막(2), 축적전극(3) 및, 플레이트전극(4)에 대응하는 절연층 및 전도층들로 구성되어 있다.
본 발명을 특정의 예시적인 실시형태를 참고해서 설명하지만, 본 발명은 이러한 실시형태가 아닌 첨부한 청구범위에 의해서만 제한된다. 본 기술분야의 당업자들이 본 발명의 사상 및 정신을 벗어나지 않고 본 실시형태를 변형 또는 변경할 수 있다는 것은 분명하다.
본 발명에 따라서, 다음과 같은 이점들을 달성할 수 있다.
우선, 상층배선공정의 얼라이먼트의 정밀도를 종래의 공정 수를 증가시키지 않고 개선할 수 있다.
그 이유는 다음과 같다. 즉, 상기 상층배선공정의 얼라이먼트 마크 등의 액세서리 패턴을, 예를 들어, 다결정실리콘층들과, 예를 들어, SiO2층 및 BPSG층으로 구성된 층간절연막을, 의도적으로 반도체기판(1)상에 잔존시키는 것에 의해 형성된 돌출부상에 형성할 수 있기 때문이다. 그래서, 얼라이먼트 마크 등의 액세서리 패턴을 제품영역내의 배선패턴보다 낮지 않은 위치에 형성할 수 있으며, 이 배선패턴과 액세서리 패턴간의 단차를 크게 줄일 수 있다.
두 번째로, 상층배선공정의 에칭 시에, 얼라이먼트 마크의 패턴분리 및 이 표면으로부터의 액세서리 패턴의 분리를 방지할 수 있어서, 패턴분리에 기인한 단락 등에 의한 일드 저하를 방지할 수 있다.
그 이유는 다음과 같다. 즉, 제품영역내의 상층배선공정의 배선패턴과 일반적으로 더 낮은 위치에 형성되는 얼라이먼트 마크 등의 액세서리 패턴과의 단차를 크게 줄일 수 있기 때문이다. 그래서, 얼라이먼트 마크 등의 액세서리 패턴의 레지스트 형상의 극단적인 악화를 효과적으로 방지할 수 있으며, 높은 정밀도를 가진 레지스트 형상을 획득할 수 있다.
Claims (12)
- 기판 및 액세서리 패턴을 형성하기 위해 상기 기판 상에 형성된 돌출부를 포함하는 반도체장치.
- 제 1항에 있어서, 상기 돌출부가 복수의 절연층들을 포함하는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 돌출부가 복수의 전도층들을 포함하는 것을 특징으로 하는 반도체장치.
- 제 2항에 있어서, 상기 돌출부의 복수의 절연층들이, 상기 기판상의 제품영역내의 패턴부에 형성된 복수의 절연층들에 대응하는 것을 특징으로 하는 반도체장치.
- 제 3항에 있어서, 상기 돌출부의 복수의 전도층들이, 상기 기판상의 제품영역내의 패턴부에 형성된 복수의 전도층들에 대응하는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 액세서리 패턴이 상층배선공정의 얼라이먼트 마크를 포함하는 것을 특징으로 하는 반도체장치.
- 액세서리 패턴을 형성하는 돌출부를 기판 상에 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 제 7항에 있어서, 상기 돌출부 형성공정이 복수의 절연층들을 형성하는 공정들을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 7항에 있어서, 상기 돌출부 형성공정이 복수의 전도층들을 형성하는 공정들을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 8항에 있어서, 상기 복수의 절연층들이, 상기 기판상의 제품영역내의 패턴부에 복수의 절연층들을 형성하는 공정 시에 잔존되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 9항에 있어서, 상기 복수의 전도층들이, 상기 기판상의 제품영역내의 패턴부에 복수의 전도층들을 형성하는 공정 시에 잔존되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 7항에 있어서, 상기 액세서리 패턴이 상층배선공정의 얼라이먼트 마크를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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