KR100644526B1 - 엠보싱형 커패시터의 제조 방법 - Google Patents

Abstract

본 발명의 엠보싱형 커패시터의 제조 방법은, 반도체 기판 위의 층간절연막 위에 절연막을 형성하는 단계와, 절연막의 일부를 일정 깊이로 제거하여 복수개의 트랜치들을 형성하는 단계와, 트랜치들을 갖는 절연막 위에 제1 전극막을 형성하는 단계와, 제1 전극막 위에 유전체막을 형성하는 단계와, 그리고 유전체막 위에 제2 전극막을 형성하는 단계를 포함한다. 금속-절연체-금속(MIM) 커패시터를 제조하기 위해서는 제1 전극막 및 제2 전극막을 금속막으로 형성하며, 폴리실리콘-절연체-폴리실리콘(PIP) 커패시터를 제조하기 위해서는 제1 전극막 및 제2 전극막을 폴리실리콘막으로 형성한다.

MIM 커패시터, PIP 커패시터, 정전용량, 엠보싱형(embossing-typed)

Description

엠보싱형 커패시터의 제조 방법{Method of fabricating embossing-typed capacitor}

도 1 내지 도 4는 본 발명에 따른 엠보싱형 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.

도 5는 도 1 내지 도 4의 제조 방법에 의해 만들어진 엠보싱형 커패시터의 평면 모양을 나타내 보인 레이아웃도이다.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 엠보싱형 커패시터의 제조 방법에 관한 것이다.

최근 반도체 소자의 용도가 다양해지고, 고주파 신호, 아날로그 신호 및 디지털 신호의 처리를 위한 소자들이 한 칩에 집적되는 SOC(System On Chip)가 상용화됨에 따라 고속, 고용량 및 높은 Q를 갖는 커패시터가 요구되고 있다. 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하여야 한다.

반도체 소자에서 사용되는 커패시터로는, 그 접합 구조에 따라서, 모스 구 조, pn 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 및 금속-절연체-금속(MIM) 구조 등의 커패시터들이 있다. 이 중에서 금속-절연체-금속 구조를 제외한 나머지 구조를 갖는 커패시터들은 적어도 한쪽 전극 물질로서 단결정실리콘이나 다결정실리콘(polysilicon)을 사용한다. 그러나 단결정실리콘 또는 다결정실리콘은, 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는 데 한계를 나타내고 있다. 따라서 고속의 커패시터가 요구되는 응용 분야에서는 저저항의 커패시터 전극을 쉽게 실현할 수 있는 MIM 커패시터가 주로 사용된다.

일반적으로 커패시터의 대용량화를 위해서는 커패시터 전극 사이에 내재하는 유전체막의 두께를 감소시키거나 유전율이 높은(high-k) 물질을 유전체막으로 사용하거나 또는 전극의 면적을 증가시켜야 한다. 그러나 유전체막의 두께를 감소시키는 것은 한계가 있으며, 유전율이 높은 물질을 유전체막으로 사용하는 것도 공정적인 측면에서 한계가 있다. 또한 전극의 면적을 증가시키는 것은 높은 집적도를 달성하는데 방해가 된다. 종래에는 샌드위치 형태의 적층형 커패시터 구조를 사용하여 집적도가 크게 감소되지 않으면서 커패시터의 용량을 증대시켰다. 그러나 이와 같은 샌드위치 형태의 적층형 커패시터 구조는 그 공정 단계수가 많으며, 공정 중에 포함되는 식각 공정에 의해 제거되는 막질의 두께가 두껍다는 등의 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는, 효율적으로 면적을 증대시켜 집적도를 감소시키지 않으면서 높은 용량을 가질 수 있는 엠보싱형 커패시터의 제조 방 법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 엠보싱형 커패시터의 제조 방법은,

반도체 기판 위의 층간절연막 위에 절연막을 형성하는 단계;

상기 절연막의 일부를 일정 깊이로 제거하여 복수개의 트랜치들을 형성하는 단계;

상기 트랜치들을 갖는 절연막 위에 제1 전극막을 형성하는 단계;

상기 제1 전극막 위에 유전체막을 형성하는 단계; 및

상기 유전체막 위에 제2 전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 제1 전극막 및 제2 전극막은 금속막 또는 폴리실리콘막을 사용하여 형성할 수도 있다.

상기 절연막은 산화막을 사용하여 형성할 수 있다.

상기 트랜치들은 상호 일정 간격으로 이격되는 어레이 형태로 형성할 수 있다.

상기 트랜치의 깊이는 소망하는 커패시턴스에 의해 결정될 수 있다.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되 어져서는 안된다.

도 1 내지 도 4는 본 발명에 따른 엠보싱형 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.

먼저 도 1을 참조하면, 반도체 기판(100) 위의 층간절연막(110) 위에 절연막(120)을 형성한다. 이 절연막(120)은 산화막으로 형성한다. 다음에 절연막(120) 위에 포토레지스트막 패턴(130)을 형성한다. 이 포토레지스트막 패턴(130)은 절연막(120)의 일부표면을 노출시키는 복수개의 개구부(131)들을 갖는다.

다음에 도 2를 참조하면, 상기 포토레지스트막 패턴(도 1의 130)을 식각 마스크로 한 식각 공정으로 절연막(도 1의 120)의 노출부분을 일정 깊이까지 식각한다. 식각이 이루어진 후에는 포토레지스트막 패턴(130)을 제거한다. 그러면 복수개의 트랜치들(T1, T2)을 갖는 절연막 패턴(121)이 형성된다. 상기 트랜치들(T1, T2)의 깊이, 즉 상기 식각 공정에 의해 제거되는 절연막(도 1의 120)의 깊이는 소망하는 커패시터의 용량에 의해 결정될 수 있다.

다음에 도 3을 참조하면, 트랜치들(T1, T2)을 갖는 절연막 패턴(121) 위에 커패시터의 제1 전극막(140)을 형성한 후에 적절하게 패터닝한다. MIM 커패시터를 형성하기 위해서는 제1 전극막(140)을 금속막으로 형성하고, PIP 커패시터를 형성하기 위해서는 제1 전극막(140)을 폴리실리콘막으로 형성한다. 다음에 제1 전극막(140) 위에 유전체막(150) 및 제2 전극막(160)을 순차적으로 형성한 후에 적절하게 패터닝한다. MIM 커패시터의 경우, 제2 전극막(160)은 금속막으로 형성하고, PIP 커패시터의 경우, 제2 전극막(160)은 폴리실리콘막으로 형성한다.

다음에 도 4를 참조하면, 전면에 금속간절연막(170)을 형성하고, 금속간절연막(170)을 관통하여 제1 전극막(140)을 노출시키는 제1 비아홀(171)과, 금속간절연막(170)을 관통하여 제2 전극막(160)을 노출시키는 제2 비아홀(172)을 형성한다. 다음에 제1 비아홀(171) 및 제2 비아홀(172) 내부를 금속막으로 매립하여 제1 비아 컨택(181) 및 제2 비아 컨택(182)을 형성한다. 다음에 통상의 배선 공정을 수행하여 상기 제1 비아 컨택(181) 및 제2 비아 컨택(182) 위에 각각 제1 금속 배선막(191) 및 제2 금속 배선막(192)을 형성한다. 제1 금속 배선막(191)은 제1 비아 컨택(181)을 통해 제1 전극막(140)에 전기적으로 연결되고, 제2 금속 배선막(192)은 제2 비아 컨택(182)을 통해 제2 전극막(160)에 전기적으로 연결된다.

도 5는 도 1 내지 도 4의 제조 방법에 의해 만들어진 엠보싱형 커패시터의 평면 모양을 나타내 보인 레이아웃도이다. 도 1 내지 도 4의 단면은 도 5의 선 A-A'를 따라 절단한 것이다.

도 5에 도시된 바와 같이, 본 발명에 따른 엠보싱 커패시터의 제조 방법에 의해 만들어진 커패시터는, 상호 일정 간격 이격되도록 어레이(array) 형태로 배열되는 복수개의 트랜치들(T1, T2)을 갖고, 이 트랜치들(T1, T2)을 따라 커패시터의 제1 전극막, 유전체막 및 제2 전극막이 순차적으로 배치된다.

지금까지 설명한 바와 같이, 본 발명에 따른 엠보싱형 커패시터의 제조 방법에 의하면, 동일한 면적에서 커패시터의 접촉 면적을 증대시키며, 이에 따라 집적도를 감소시키지 않고서도 소자의 용량을 증대시킬 수 있다. 이 외에도 트랜치의 깊이를 조절함으로써 가변적으로 커패시터의 용량을 조절할 수 있다는 이점도 제공된다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (6)

1. 반도체 기판 위의 층간절연막 위에 절연막을 형성하는 단계;

   상기 절연막의 일부를 일정 깊이로 제거하여 복수개의 트랜치들을 형성하는 단계;

   상기 트랜치들을 갖는 절연막 위에 제1 전극막을 형성하는 단계;

   상기 제1 전극막 위에 유전체막을 형성하는 단계;

   상기 유전체막 위에 제2 전극막을 형성하는 단계;

   전면에 금속간 절연막을 형성하는 단계;

   상기 금속간 절연막을 관통하여 상기 제1 전극막을 노출시키는 제1 비아홀과 상기 금속간 절연막을 관통하여 제2 전극막을 노출시키는 제2 비아홀을 형성하는 단계;

   상기 제1 비아홀 및 상기 제2 비아홀의 내부를 금속막으로 매립하여 제1 비아 컨택 및 제2 비아 컨택을 형성하는 단계; 및

   상기 제1 비아 컨택 및 상기 제2 비아 컨택 위에 각각 제1 금속 배선막 및 제2 금속 배선막을 형성하는 단계를 포함하는 것을 특징으로 하는 엠보싱형 커패시터의 제조 방법.
2. 제 1항에 있어서,

   상기 제1 전극막 및 제2 전극막은 금속막을 사용하여 형성하는 것을 특징으로 하는 엠보싱형 커패시터의 제조 방법.
3. 제 1항에 있어서,

   상기 제1 전극막 및 제2 전극막은 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 엠보싱형 커패시터의 제조 방법.
4. 제 1항에 있어서,

   상기 절연막은 산화막을 사용하여 형성하는 것을 특징으로 하는 엠보싱형 커 패시터의 제조 방법.
5. 제 1항에 있어서,

   상기 트랜치들은 상호 일정 간격으로 이격되는 어레이 형태로 형성하는 것을 특징으로 하는 엠보싱형 커패시터의 제조 방법.
6. 제 1항에 있어서,

   상기 트랜치의 깊이는 소망하는 커패시턴스에 의해 결정되는 것을 특징으로 하는 엠보싱형 커패시터의 제조 방법.

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