KR100579862B1 - 금속-절연체-금속 커패시터 및 그 제조 방법 - Google Patents

Abstract

본 발명의 금속-절연체-금속(MIM) 커패시터는, 반도체 기판 위에서 절연막을 개재하여 배치되는 하부 금속막과, 하부 금속막 위에서 하부 금속막의 일부 표면을 노출시키는 트랜치를 갖는 금속간 절연막과, 트랜치 내의 하부 금속막의 노출 표면 위에 배치되는 절연막 패턴과, 금속간 절연막, 절연막 패턴 및 하부 금속막의 노출 표면 위에 배치되는 유전체막과, 그리고 유전체막 위에 배치되는 상부 금속막을 구비한다. 이에 따르면 상부 금속막이 유전체막으로부터 들뜨는 현상이 발생되지 않도록 할 수 있다.

금속-절연체-금속(MIM) 커패시터, 상부 금속막의 들뜸현상

Description

금속-절연체-금속 커패시터 및 그 제조 방법{Metal-Insulator-Metal capacitor and method of fabricating the same}

도 1 및 도 2는 종래의 금속-절연체-금속 커패시터의 문제점을 설명하기 위하여 나타내 보인 단면도들이다.

도 3은 본 발명에 따른 금속-절연체-금속 커패시터를 나타내 보인 단면도이다.

도 4 및 도 5는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.

본 발명은 반도체소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 금속-절연체-금속(Metal-Insulator-Metal; 이하 MIM) 커패시터 및 그 제조 방법에 관한 것이다.

반도체 소자의 용도가 다양해짐에 따라 고속 및 대용량의 커패시터가 요구되고 있다. 일반적으로 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 하여야 하며, 커패시터의 대용량화를 위해서는 커패시 터 전극 사이에 내재하는 유전체막의 두께를 감소시키거나 유전율이 높은 물질을 유전체막으로 사용하거나 또는 전극의 면적을 증가시켜야 한다.

반도체 소자에서 사용되는 커패시터로는, 그 접합 구조에 따라서, 모스 구조, pn 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 및 금속-절연체-금속(MIM) 구조 등의 커패시터들이 있다. 이 중에서 금속-절연체-금속 구조를 제외한 나머지 구조를 갖는 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은, 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데는 한계를 나타내고 있다. 따라서 고속의 커패시터가 요구되는 응용 분야에서는 저 저항의 커패시터 전극을 쉽게 실현할 수 있는 MIM 커패시터가 주로 사용된다.

도 1 및 도 2는 종래의 MIM 커패시터의 문제점을 설명하기 위하여 나타내 보인 단면도들이다.

먼저 도 1을 참조하면, 종래의 MIM 커패시터는 반도체 기판(100) 위의 절연막(110) 위에 하부 금속막(120)이 배치된다. 하부 금속막(120) 위에는 금속간 절연막(130)이 배치되는데, 이 금속간 절연막(130)은 하부 금속막(120)의 일부 표면을 노출시키는 트랜치(140)를 갖는다. 하부 금속막(120)의 노출 표면 및 금속간 절연막(130) 위에는 유전체막(150)이 배치되고, 유전체막(150) 위에는 상부 금속막(160)이 배치된다.

그런데 이와 같은 종래의 MIM 커패시터를, 소자의 집적도보다는 높은 커패시턴스를 요구하는 소자에 적용하는 경우, 즉 MIM 커패시터의 면적이 큰 경우에는, 도 2에 나타낸 바와 같이, 접속력이 좋지 않은 상부 금속막(160)과 유전체막(150) 사이에서 상부 금속막(160)의 들뜸 현상이 발생할 수 있다. 이와 같이 상부 금속막(160)의 들뜸 현상이 발생하게 되면, 원하는 용량의 커패시턴스를 얻지 못할 뿐 아니라, 심한 경우에는 오동작을 유발할 수도 있다는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 상부 금속막의 들뜸 현상이 발생되지 않도록 하는 MIM 커패시터를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상부 금속막의 들뜸 현상이 발생되지 않도록 하는 MIM 커패시터의 제조 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터는,

반도체 기판 위에서 절연막을 개재하여 배치되는 하부 금속막;

상기 하부 금속막 위에서 하부 금속막의 일부 표면을 노출시키는 트랜치를 갖는 금속간 절연막;

상기 트랜치 내의 상기 하부 금속막의 노출 표면 위에 배치되는 절연막 패턴;

상기 금속간 절연막, 절연막 패턴 및 하부 금속막의 노출 표면 위에 배치되는 유전체막; 및

상기 유전체막 위에 배치되는 상부 금속막을 구비하는 것을 특징으로 한다.

상기 절연막 패턴은 상기 금속간 절연막과 동일한 물질막일 수 있다.

상기 절연막 패턴은 복수개일 수도 있다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조 방법은,

반도체 기판 위에 절연막을 개재하여 하부 금속막을 형성하는 단계;

상기 하부 금속막 위에 금속간 절연막을 형성하는 단계;

상기 금속간 절연막을 패터닝하여 금속-절연체-금속 커패시터가 형성될 영역의 하부 금속막을 노출시키되, 상기 트랜치 내에서 적어도 하나 이상의 절연막 패턴이 남도록 하는 단계;

상기 절연막 패턴 및 하부 금속막의 노출 표면 위에 유전체막을 형성하는 단계; 및

상기 유전체막 위에 상부 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 금속간 절연막을 패터닝하는 단계는, 상기 금속간 절연막 위에 상기 트랜치가 형성될 영역의 금속간 절연막 표면을 노출시키는 복수개의 개구부들을 갖는 마스크막 패턴을 형성하는 단계와, 상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 금속간 절연막의 노출부분을 제거하는 단계와, 그리고 상기 마스크막패턴을 제거하는 단계를 포함할 수 있다.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되 어져서는 안된다.

도 3은 본 발명에 따른 금속-절연체-금속 커패시터를 나타내 보인 단면도이다.

도 3을 참조하면, 반도체 기판(200) 위의 절연막(210) 위에 하부 금속막(220)이 배치된다. 하부 금속막(220) 위에는 금속간 절연막(230)이 배치되는데, 이 금속간 절연막(230)은 하부 금속막(220)의 일부 표면을 노출시키는 트랜치(240)를 갖는다. 상기 트랜치(240)는 MIM 커패시터 영역을 한정한다. 트랜치(240) 내의 하부 금속막(220)의 노출 표면 위에는 절연막 패턴(231, 232)이 배치된다. 이 절연막 패턴(231, 232)은 MIM 커패시터의 크기에 따라서 하나일 수도 있고, 또는 3개 이상일 수도 있다. 절연막 패턴(231, 232)은 금속간 절연막(230)과 동일한 물질막, 예컨대 산화막으로 형성할 수 있다. 하부 금속막(220), 절연막 패턴(231, 232) 및 금속간 절연막(230) 위에는 유전체막(250)이 배치된다. 그리고 유전체막(250) 위에는 상부 금속막(260)이 배치된다.

이와 같은 구조의 MIM 커패시터는, 하부 금속막(230) 위에 절연막 패턴(231, 232)이 배치되어 있으므로, 비록 넓은 크기의 MIM 커패시터인 경우에도 상부 금속막(260)이 유전체막(250)으로부터 들뜨는 현상이 발생하지 않는다.

도 4 및 도 5는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.

먼저 도 4를 참조하면, 반도체 기판(200) 위에 절연막(210)을 개재하여 하부 금속막(220)을 형성한다. 다음에 하부 금속막(220) 위에 금속간 절연막(230)을 형 성한다. 다음에 금속간 절연막(230) 위에 MIM 커패시터를 위한 트랜치 형성 영역(240)의 금속간 절연막(230) 표면을 노출시키는 복수개의 개구부들(311, 312, 313)을 갖는 마스크막 패턴(300)을 형성한다. 즉 상기 마스크막 패턴(300)은 트랜치 형성 영역(240)의 모든 금속간 절연막(230) 표면을 노출시키는 것이 아니라, 트랜치 형성 영역(240)의 금속간 절연막(230) 일부 표면 위에도 배치되어 금속간 절연막(230) 표면 중 일부 표면만 노출되도록 한다. 이때 금속간 절연막(230)의 노출 부분들은 상호 이격되도록 한다. 마스크막 패턴(300)은 포토레지스트막으로 형성할 수 있다.

다음에 도 5를 참조하면, 상기 마스크막 패턴(도 4의 300)을 식각마스크로 한 식각공정으로 금속간 절연막(230)의 노출 부분을 제거한다. 그러면 트랜치 형성 영역(240) 내에서 하부 금속막(220)의 일부 표면이 노출되며, 일부 표면은 마스크막 패턴(300)에 의해 식각되지 않고 남은 금속간 절연막 패턴(231, 232)에 의해 덮인다. 상기 식각공정을 수행한 후에는 마스크막 패턴(300)을 제거한다. 마스크막 패턴(300)을 포토레지스트막으로 형성한 경우, 통상의 애싱공정을 수행하여 마스크막 패턴(300)을 제거할 수 있다.

다음에 도 3에 도시된 바와 같이, 금속간 절연막(230), 금속간 절연막 패턴(231, 232) 및 하부 금속막(220)의 노출 표면 위에 유전체막(250)을 형성한다. 유전체막(250)은 질화막으로 형성할 수 있다. 다음에 유전체막(250) 위에 상부 금속막(260)을 형성한다.

지금까지 설명한 바와 같이, 본 발명에 따른 MIM 커패시터 및 그 제조 방법에 의하면, 유전체막 및 상부 금속막을 형성하기 전에 하부 금속막 위에 적어도 하나 이상의 절연막 패턴을 형성함으로써 상부 금속막이 유전체막으로부터 들뜨는 현상이 발생되지 않도록 할 수 있다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (5)

1. 반도체 기판 위에서 절연막을 개재하여 배치되는 하부 금속막;

   상기 하부 금속막 위에서 하부 금속막의 일부 표면을 노출시키는 트랜치를 갖는 금속간 절연막;

   상기 트랜치 내의 상기 하부 금속막의 노출 표면 위에 배치되는 절연막 패턴;

   상기 금속간 절연막, 절연막 패턴 및 하부 금속막의 노출 표면 위에 배치되는 유전체막; 및

   상기 유전체막 위에 배치되는 상부 금속막을 구비하는 것을 특징으로 금속-절연체-금속 커패시터.
2. 제 1항에 있어서,

   상기 절연막 패턴은 상기 금속간 절연막과 동일한 물질막인 것을 특징으로 하는 금속-절연체-금속 커패시터.
3. 제 1항에 있어서,

   상기 절연막 패턴은 복수개인 것을 특징으로 하는 금속-절연체-금속 커패시터.
4. 반도체 기판 위에 절연막을 개재하여 하부 금속막을 형성하는 단계;

   상기 하부 금속막 위에 금속간 절연막을 형성하는 단계;

   상기 금속간 절연막을 패터닝하여 금속-절연체-금속 커패시터가 형성될 트랜치 형성 영역의 하부 금속막을 노출시키되, 이 영역 내에서 적어도 하나 이상의 절연막 패턴이 남도록 하는 단계;

   상기 절연막 패턴 및 하부 금속막의 노출 표면 위에 유전체막을 형성하는 단계; 및

   상기 유전체막 위에 상부 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
5. 제 4항에 있어서, 상기 금속간 절연막을 패터닝하는 단계는,

   상기 금속간 절연막 위에 상기 트랜치 형성 영역의 금속간 절연막 표면을 노출시키는 복수개의 개구부들을 갖는 마스크막 패턴을 형성하는 단계;

   상기 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 금속간 절연막의 노출 부분을 제거하는 단계; 및

   상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.

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