KR100664376B1 - 반도체 소자의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 실리콘 기판 상에 하부 금속막을 형성하는 단계; 상기 하부 금속막 상에 포토 마스크로 패터닝하는 단계; 상기 하부 금속막 상에 절연체막을 형성하고 CMP한 후 식각하는 단계; 질화막을 형성하는 단계; 상기 절연체막 상에 상부 금속막을 형성하는 단계 및 상기 상부 금속막 상에 포토레지스트 패턴을 형성하고 상부 금속막을 식각하는 단계로 이루어짐에 기술적 특징이 있고, MIM 패턴을 다수개의 좁은 공간을 가진 미세 패턴으로 형성함으로써 MIM의 용량이 증가하고, 작은 사이즈의 MIM으로 구현이 가능하며, 넓어진 표면적에 의해 MIM 공정시 결함 등의 발생이 줄어드는 효과가 있다.
MIM, 토폴로지
Description
도 1은 종래의 반도체 소자의 커패시터 제조 방법을 나타낸 공정 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 나타낸 공정 단면도이다.
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 보다 자세하게는 MIM 패턴을 다수개의 좁은 공간을 가진 미세 패턴으로 형성하는 커패시터 제조 방법에 관한 것이다.
아날로그(Analog) 반도체 소자에서 커패시터(Capacitor)는 필수적으로 요구되는데, 현재 적용하고 있는 구조로는 PIP(Poly Insulator Poly), MIM(Metal Insulator Metal)의 평판 구조가 있다.
소자의 고집적화와 다양한 특성을 필요로 하는 소자의 출현으로 두께를 최소화함으로써, 큰 정전용량(Capacitance)을 가지는 커패시터가 요구되고 있다.
이러한 정전용량을 증가시키는 방법으로는 유전상수(Dielectric Constant)가 큰 물질을 사용하는 방법과 절연층 두께를 감소시키는 방법, 표면적을 증가시키는 방법이 있으나 현재까지는 고유전율의 재료 개발과 균일한 막특성을 유지하면서 두께를 감소시키는 방향으로만 소자 개발이 이루어져왔다.
도 1은 종래의 반도체 소자의 커패시터 제조 방법을 나타낸 공정 단면도이다. 도 1을 살펴보면, 하부 금속막(10) 상에 MIM의 Si3N4로 구성된 절연체(20)를 PECVD(Plasma Enhanced Chemical Vapour Deposition)법으로 형성한 후 Al/Ti/TiN의 조합으로 구성된 상부 금속막(30)을 증착하고 패터닝하여 MIM을 형성한다. 다시 패터닝하여 하부 금속막(10) 패턴을 형성한 후 절연막(40)은 HDP(High Density Plasma) 방법으로 형성하여 완성한다.
그러나 종래에는 커패시터를 평판구조로 형성하여 하부 금속막이 표면 높낮이(Topology)를 갖지 않았고, MIM의 표면적이 좁아 결함이 발생하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, MIM 패턴을 다수개의 좁은 공간을 가진 미세 패턴으로 형성하여 하부 금속막의 토폴로지를 인위적으로 유도하고, MIM의 표면적을 향상할 수 있는 반도체 소자의 커패시터 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판 상에 하부 금속막을 형성하는 단계; 상기 하부 금속막 상에 포토 마스크로 패터닝하는 단계; 상기 하부 금속막 상에 절연체막을 형성하고 CMP한 후 식각하는 단계; 질화막을 형성하는 단계; 상기 절연체막 상에 상부 금속막을 형성하는 단계 및 상기 상부 금속막 상에 포토레지스트 패턴을 형성하고 상부 금속막을 식각하는 단계를 포함하여 이루어진 반도체 소자의 커패시터 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 나타낸 공정 단면도이다. 도 2a 내지 도 2c에 도시된 바와 같이, 실리콘 기판(100) 상에 하부 금속막(110)을 형성한다. 상기 하부 금속막(110)은 배리어 금속막/Al막/반사방지막 순으로 증착한다. 상기 배리어 금속막과 반사 방지막은 Ti/TiN을 이용한다.
이후, 상기 하부 금속막(110) 상에 포토 마스크(120)로 패터닝한다. 이때, 상기 패터닝은 다수개의 좁은 공간을 가진 미세 패터닝을 함으로써 상기 하부 금속 막(110)에 토폴로지(Topology)(130)를 유발한다.
다음, 상기 하부 금속막(110) 상에 절연체막(미도시)을 형성하고, CMP(Chemical Mechanical Polishing)를 한 후 식각한다. 상기 하부 금속막(110)에 엔드포인트(Endpoint)를 맞춰 식각한 후, 질화막을 형성한다.
이후, 상기 절연체막 상에 상부 금속막(140)을 형성한다. 상기 상부 금속막은 텅스텐(W)을 사용한다. 상부 금속막(140) 상에 포토레지스트 패턴을 형성하고, Cl계 가스를 이용한 플라즈마 식각 공정으로 상부 금속막(140)을 식각하여 커패시터의 상부 전극을 형성한다.
따라서, 본 발명에 따른 커패시터는 용량이 표면적에 비례하고 하부 금속막에 토폴로지를 형성하여 표면적을 넓혀주기 때문에 종래 기술에 비해 작은 설계가 가능하다. 또한, 표면적이 넓어짐으로써, MIM 블럭의 사이즈를 작게 할 수 있어 작은 MIM에서 큰 용량을 얻을 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 커패시터 제조 방법은 MIM 패턴을 다수개의 좁은 공간을 가진 미세 패턴으로 형성함으로써 MIM의 용량이 증가하고, 작은 사 이즈의 MIM으로 구현이 가능하며, 넓어진 표면적에 의해 MIM 공정시 결함 등의 발생이 줄어드는 효과가 있다.
Claims (3)
- 금속/절연체/금속 구조를 갖는 반도체 소자의 커패시터 제조 방법에 있어서,실리콘 기판상에 하부 금속막을 형성하는 단계;상기 하부 금속막을 일정한 높낮이를 갖도록 패터닝하는 단계;절연체 막을 상기 실리콘 기판상에 적층한 후 기계적 화학적 연마공정에 의하여 상기 절연체막을 평탄화하고 식각하여 상기 하부금속막 상에 절연막을 형성하는 단계; 및상부 금속막을 적층하고 패터닝하여 상기 상부 금속막을 상기 절연막상에 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1항에 있어서,상기 하부 금속막은 배리어 금속막/Al막/반사방지막 순으로 증착하고, 배리어 금속막과 반사 방지막은 Ti/TiN을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 1항에 있어서,상기 높낮이를 갖는 상기 하부 금속막은 다수개의 좁은 공간을 가진 미세 포토레지스터를 이용한 패터닝으로 형성함을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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