KR20050033203A - 캐패시터 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속-절연체-금속(Metal-Insulator-Metal; MIM) 커패시터의 정전용량을 크게 할 수 있도록 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 공정에 관한 것이다. 본 발명에 따른 반도체 트랜지스터의 제조 방법은 습식 식각과 듀얼-다마신 공정을 이용하여 커패시터의 하부 플레이트를 하부 메탈로 연결한 다음 콘택을 통해 상부 메탈로 연결하여, 추후 바이어스 인가를 위한 패드를 형성함으로써, 듀얼-다마신 공정에서의 MIM 커패시터를 제조하는 공정이 단순화되고, 기존의 듀얼-다마신 커패시터와 비교하여 동일한 면적에서 커패시터의 정전용량을 크게 할 수 있다. 또한, 본 발명에 따르면 습식 식각을 적용하여 커패시터 하부 메탈 형성 부위를 완만한 곡선을 이루게 함으로써, MIM 커패시터의 누설 특성을 개선할 수 있고, 기존의 듀얼-다마신 커패시터와 비교하여 동일한 면적에서 커패시터의 정전용량을 크게 할 수 있다.

Description

캐패시터 제조 방법{A method for manufacturing a capacitor}
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 금속-절연체-금속(Metal-Insulator-Metal; MIM) 커패시터의 정전용량을 크게 할 수 있는 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 공정에 관한 것이다.
종래의 금속-절연체-금속(MIM)형 커패시터는 산화막이나 질화막 등 중간 정도의 유전율을 가지는 유전체 물질을 이용하거나, 정전용량을 증가시키기 위하여 고 유전율의 유전체 물질을 사용하여 평판형으로 형성하였다.
종래 기술로서, 대한민국 특허출원번호 2001-84163호에는 반도체 소자의 커패시터 형성 방법이 개시되어 있는데, 이하, 도 1a 내지 도 1g를 참조하여, 종래 기술에 따른 MIM형 커패시터 형성 방법을 보다 구체적으로 설명하기로 한다.
도 1a 내지 도 1g는 종래 기술에 따른 커패시터 형성 방법을 나타내는 공정 단면도들이다.
먼저, 도 1a를 참조하면, 하부 금속 배선(21) 위에 층간 절연막(22)을 증착한 후 듀얼 다마신(Dual-damascene) 공정에 사용되는 비아 홀(22a)을 형성한다. 이어서, 비아 홀(22a)의 내벽을 포함하여 결과물 전체 표면에 확산 방지막(23)을 증착한다. 이때 증착되는 확산 방지막(23)은 이후 커패시터의 하부 전극으로 사용되며, 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 등으로 형성될 수 있다. 또한, 확산 방지막(23)의 증착 방법으로는 화학적 기상 증착(Chemical Vapor Deposition; CVD), 원자층 증착(Atomic Layer Deposition; ALD), 스퍼터(sputter) 등을 사용할 수 있다.
그 다음, 도 1b에 도시된 바와 같이, 확산 방지막(23) 위에 유전체 물질을 증착하여 유전체막(24)을 형성한다. 이때 사용되는 유전체 물질은 산화탄탈륨(Ta2O5), 질화산화탄탈륨(TaON), 산화하프늄(HfO2), 산화알루미늄(Al 2O3), 산화지르코늄(ZrO2), 비에스티(BST; Ba, Sr, Ti) 등의 고유전율을 가지는 유전체 물질 뿐만 아니라 산화막 또는 질화막과 같이 중간 정도의 유전율을 가지는 유전체 물질도 가능하다. 상기 유전체 물질의 증착 후, 플라즈마나 자외선 오존을 이용하거나 또는 두 가지를 동시에 이용하면서 어닐(anneal) 공정을 수행할 수도 있다.
이어서, 도 1c에 도시된 바와 같이, 증착된 유전체막을 선택적으로 식각하여 커패시터 영역에만 유전체막(24a)을 남긴다. 이때, 커패시터 영역을 가리는 식각 마스크(25)와 에치백(etch back) 방법을 사용한다.
계속해서, 도 1d에 도시된 바와 같이, 커패시터 영역에 형성된 유전체막(24a)을 포함하여 결과물 전면에 커패시터의 상부 전극으로 사용될 금속층(26)을 증착한다. 하부 전극으로 사용될 확산 방지막(23)과 마찬가지로, 상부 전극용 금속층(26)도 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈륨(TaN) 등으로 형성할 수 있다. 또한, 화학적 기상 증착(CVD), 원자층 증착(ALD), 스퍼터 등을 사용하여 증착 공정을 진행할 수 있다.
이후, 도 1e에 도시된 바와 같이, 각각의 비아 홀 내부를 채우도록 상부 금속 배선(27)을 형성한다. 상부 금속 배선(27)은 상부 전극용 금속층(26) 전면에 구리를 증착하고 화학적 기계연마(CMP) 공정으로 평탄화시킨다.
이어서, 도 1f에 도시된 바와 같이, 상부 전극용 금속층(26)의 일부를 선택적으로 식각하여 제거한다. 그 결과, 커패시터 영역의 상부 전극용 금속층(26a)이 나머지 영역의 금속층(26b)과 분리되며, 하부 전극(23), 유전체막(24a), 상부 전극(26a)으로 구성되는 커패시터(20)가 완성된다. 도면부호 28은 이때 사용되는 식각 마스크를 가리킨다.
이후, 도 1g에 도시된 바와 같이, 커패시터(20)를 포함하는 결과물 전면에 층간 절연막(29)을 형성하고, 커패시터(20)의 상부 전극(26a)과 하부 전극(23)의 일부 영역이 각각 노출되도록 층간 절연막(29)에 콘택홀을 형성한 후, 상기 콘택홀 내부에 플러그(30)를 형성한다. 이어서, 플러그(30)와 연결되는 전극 패드(31)를 형성하여 MIM 커패시터 제조 공정을 완료하게 된다.
그러나 종래의 커패시터 제조 방법에서, 건식 식각 방법으로 절연막을 제거할 경우, 다마신-비아 및 다마신-라인이 형성되는 측벽에 스페이서가 형성됨으로써, 커패시터가 형성되는 부위가 아닌 통상적인 다마신-비아 및 다마신-라인에서는 라인 저항이나 콘택 저항이 커지는 문제점이 있다.
또한, 특허출원번호 2001-84163호의 도 2g를 참조하면, 커패시터 하부 플레이트에 연결되는 콘택 부위가 커패시터뿐만이 아니라 통상적인 다마신-비아에도 동일하게 연결되어 있기 때문에, 이로 인해 다른 부분에 전압을 인가할 수 없고 단지 커패시터의 하부 플레이트에만 전압을 인가할 수 있다. 또한, 특허출원번호 2001-84163호는 콘택을 상부에 위치시켜 같은 전기용량을 MIM 커패시터와 비아에 인가시키기 때문에 소자 역할을 하지 못한다는 문제점이 있다.
또한, 종래의 MIM 커패시터 공정에서는 MIM 커패시터를 형성하기 위한 여러 공정 단계들이 필요할 뿐만 아니라 동일 면적에서 커패시터 용량이 작다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 듀얼-다마신 공정을 이용하여 MIM 커패시터를 제조할 경우, MIM 커패시터의 정전용량을 크게 할 수 있는 반도체 트랜지스터의 제조 방법을 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 듀얼-다마신 공정에서의 MIM 커패시터를 제조하는 공정을 단순화시킬 수 있는 반도체 트랜지스터의 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 트랜지스터의 제조 방법은,
반도체 기판 상에 증착된 제1 절연막의 일부에 제1 도전체를 형성하는 단계;
상기 제1 도전체가 형성된 제1 절연막의 상부에 제2 절연막 및 제3 절연막을 증착하는 단계;
상기 제3 절연막을 식각을 통해 패터닝하는 단계;
상기 패터닝된 제3 절연막 상부에 제4 절연막을 증착하는 단계;
상기 제4 절연막을 패터닝한 후, 식각을 통해 트렌치 홀을 형성하는 단계;
상기 제3 절연막 상에 형성된 패턴을 이용하여 제2 절연막을 등방성 식각하여 비아홀을 형성하는 단계;
상기 형성된 비아홀 전면에 장벽 금속막을 증착하는 단계;
상기 형성된 장벽 금속막 전면에 캐패시터 절연막을 증착하는 단계;
상기 형성된 캐패시터 절연막의 일부를 식각하여 캐패시터가 형성될 영역을 제외한 영역에 형성된 상기 캐패시터 절연막을 제거하는 단계; 및
상기 형성된 소자의 전면에 제2 도전체를 증착하는 단계;
를 포함하여 이루어진다.
여기에서, 상기 형성된 장벽 금속막은 캐패시터의 하부 플레이트로 사용되며, Ti 혹은 Ti/TiN으로 이루어진다.
그리고, 상기 제2 도전체는 캐패시터 상부 플레이트로 사용되며, 플러그 형성을 위한 메탈로 이루어진다.
그리고, 상기 제4 절연막을 식각하여 트렌치를 형성할 때, 완만한 경사를 갖도록 이방성 습식 식각을 이용하며, 제2 절연막은 한 층 이상으로 형성하고, 제3 절연막 및 제4 절연막의 패터닝 전에 반사방지막(ARC)을 더 증착한다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 반도체 트랜지스터의 제조 방법은,
반도체 기판 상에 증착된 제1 절연막의 일부에 제1 도전체를 형성하는 단계;
상기 제1 도전체가 형성된 제1 절연막의 상부에 제2 절연막 및 제3 절연막을 증착하는 단계;
상기 제3 절연막을 식각을 통해 패터닝 하는 단계;
상기 패터닝 된 제3 절연막 상부에 제4 절연막을 증착하는 단계;
상기 제4 절연막을 패터닝한 후, 식각을 통해 트렌치 홀을 형성하는 단계;
상기 제3 절연막상에 형성된 패턴을 이용하여 제2 절연막을 등방성 식각하여 비아홀을 형성하는 단계;
상기 형성된 비아홀 전면에 캐패시터 절연막을 증착하는 단계;
상기 캐패시터 절연막을 일부 식각하여 캐패시터가 형성될 영역을 제외한 영역의 상기 캐패시터 절연막을 제거하는 단계;
상기 형성된 소자 전면에 제2 도전체를 증착하는 단계;
를 포함한다.
여기에서, 상기 캐패시터의 하부 플레이트로 제1 도전체를 이용하고, 캐피시터의 상부 플레이트로 제2 도전체를 이용한다.
그리고, 상기 제2 도전체를 형성하기 전에 장벽 금속막 층을 더 형성하며, 제3 절연막 및 제4 절연막을 패터닝하기 전에 반사방지막(ARC)을 증착한다.
그리고, 상기 제2 절연막은 한 층 이상으로 이루어지며, 상기 캐패시터의 하부 플레이트의 접촉 면적을 넓히기 위해서 상기 비아홀을 상기 트렌치 홀의 패턴을 이용하여 형성한다.
따라서, 본 발명에 따르면, 습식 식각과 듀얼-다마신 공정을 이용하여 커패시터의 하부 플레이트를 하부 메탈로 연결한 다음 콘택을 통해 상부 메탈로 연결하여, 추후 바이어스 인가를 위한 패드를 형성함으로써, 듀얼-다마신 공정에서의 MIM 커패시터를 제조하는 공정이 단순화되고, 기존의 듀얼-다마신 커패시터와 비교하여 동일한 면적에서 커패시터의 정전용량을 크게 할 수 있다. 또한, 습식 식각을 적용하여 커패시터 하부 메탈 형성 부위를 완만한 곡선을 이루게 함으로써, MIM 커패시터의 누설 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 트랜지스터의 제조 방법을 상세히 설명한다.
본 발명은 아날로그 또는 혼성 신호(Mixed signal) 소자에 주로 이용되고 있는 MIM 커패시터를 제조하는 방법에 있어서, 습식 식각과 듀얼-다마신 공정을 이용하여 커패시터의 하부 플레이트를 하부 메탈로 연결한 다음 콘택을 통해 상부 메탈로 연결하여, 추후 바이어스 인가를 위한 패드를 형성하는 MIM 커패시터를 제조하는 방법을 개시하게 된다.
또한, 본 발명은 다마신 패턴을 형성하기 위해 후속 공정 진행시에 반사방지막인 ARC 층의 장벽(fence)을 없애는 공정을 개시하고 있고, 또한 본 발명의 제1 실시예에서는 이러한 라인 저항이나 콘택 저항이 커지는 문제를 해결하기 위해 습식 식각 방법을 적용하였는데 이하의 실시예에서 설명하기로 한다.
제1 실시예
이하, 도 2a 내지 도 2f를 참조하여, 본 발명의 제1 실시예에 따른 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 방법을 설명한다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 공정을 나타내는 도면들이다.
도 2a를 참조하면, 본 발명의 제1 실시예는, 먼저 절연막을 증착하고 마스크(도시되지 않음)를 이용하여 제1 절연막(51)을 형성한 후에, 상기 제1 절연막(51)의 일부에 트렌치 또는 비아를 형성하여 도전체를 증착하고 다마신 방법을 이용하여 제1 도전체(53)를 형성한 다음에, 차례로 절연막을 증착하고 제2 절연막(55), 제3 절연막(57), 제4 절연막(59)을 형성한 후, 상기 제4 절연막(59) 상부에 리소그래피 반사방지막인 제1 유기-반사방지막(Organic-ARC; 61)을 형성한 후에, 제1 마스크(80)를 이용하여 소정의 패턴을 형성하게 된다.
다음에, 전술한 도 2a의 패턴을 이용하여 건식 식각 방법으로 식각된 제4 절연막(59')을 형성하고, 감광막인 상기 제1 마스크(80)와 상기 제1 유기-반사방지막(61)을 제거하게 된다(도 2b 참조). 여기서 도면부호 59는 식각 전의 제4 절연막을 나타내고, 59'는 식각 후에 그 형상이 달라진 제4 절연막을 나타낸다. 이후 도면부호에 병기되는 "' " 및 "" "는 동일한 구성요소지만, 후속 공정에 의해 그 형상이 변경되는 것을 나타낼 것이다.
다음에, 상기 패턴이 형성된 제4 절연막(59')의 상부 전면에 제5 절연막(63)을 증착하고, 이후 상기 제5 절연막(63)의 상부 전면에 리소그래피 반사방지막인 제2 유기-반사방지막(65)을 형성한 다음에, 제2 마스크(85)를 이용하여 소정의 패턴을 형성하게 된다(도 2c 참조).
다음에, 도 2c에서 형성된 패턴을 이용하여 습식 식각 방법으로 식각된 제5 절연막(63')을 형성한 후에, 건식 식각 방법으로 제4 절연막(59"), 제3 절연막(57') 및 제2 절연막(55')을 차례로 식각하며, 이후 상기 제2 마스크(85)와 상기 제2 유기-반사방지막(65)을 제거하게 된다(도 2d 참조). 여기서, 상기 습식 식각 방법으로 식각된 제5 절연막(63')의 프로파일은 완만한 곡선을 이루도록 형성된다. 또한, 상기 건식 식각 방법으로 식각되는 부위는 제2 절연막(55')까지 수직 방향으로 식각된다.
다음에, 도 2d에서 습식 및 건식 식각 방법으로 식각된 부위를 포함하는 상부 전면에 제2 도전체(67)와 커패시터 절연막(69)을 차례로 증착하고, 이후 제3 마스크(90)를 이용하여 소정의 패턴을 형성한 다음에, 습식 식각 방법을 이용하여 커패시터 절연막(69)을 형성하게 된다(도 2e 참조).
다음에, 도 2e의 감광막인 제3 마스크(90)를 제거한 이후에, 도전체를 증착하고 다마신 공정을 이용하여 식각된 제3 도전체(71), 커패시터 절연막(69') 및 제2 도전체(67')를 형성하게 된다(도 2f 참조). 여기서 도면부호 A는 다마신-라인 부분을 나타내며, 도면부호 B는 다마신-비아 또는 커패시터의 하부-플레이트가 하부 메탈을 통해 연결됨으로써 바이어스 인가시의 패드 역할을 하게 되는 부분을 나타내며, 도면부호 C는 금속-절연체-금속(MIM) 커패시터 부분을 나타내고 있다.
따라서, 본 발명의 제1 실시예에 따르면, 듀얼-다마신 공정에서의 MIM 커패시터를 제조하는 공정이 단순화되고, 기존의 듀얼-다마신 커패시터와 비교하여 동일한 면적에서 커패시터의 정전용량을 크게 할 수 있다. 또한, 습식 식각을 적용하여 커패시터 하부 메탈 형성 부위를 완만한 곡선을 이루게 함으로써, MIM 커패시터의 누설 특성을 개선할 수 있다.
제2 실시예
이하, 도 3a 내지 도 3f를 참조하여, 본 발명의 제2 실시예에 따른 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 방법을 설명한다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 따른 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 공정을 나타내는 도면들이다.
도 3a를 참조하면, 본 발명의 제2 실시예는, 먼저 절연막을 증착하고 마스크(도시되지 않음)를 이용하여 제1 절연막(51)을 형성한 후에, 상기 제1 절연막(51)의 일부에 트렌치 또는 비아를 형성하여 도전체를 증착하고 다마신 방법을 이용하여 제1 도전체(53)를 형성한 다음에, 차례로 절연막을 증착하고 제2 절연막(55), 제3 절연막(57), 제4 절연막(59)을 형성한 후, 상기 제4 절연막(59) 상부에 리소그래피 반사방지막인 제1 유기-반사방지막(Organic-ARC; 61)을 형성한 후에, 제1 마스크(80)를 이용하여 소정의 패턴을 형성하게 된다.
다음에, 전술한 도 3a의 패턴을 이용하여 건식 식각 방법으로 식각된 제4 절연막(59')을 형성하고, 감광막인 상기 제1 마스크(80)와 상기 제1 유기-반사방지막(61)을 제거하게 된다(도 3b 참조). 여기서 도면부호 59는 식각 전의 제4 절연막을 나타내고, 59'는 식각 후에 그 형상이 달라진 제4 절연막을 나타낸다. 이후 도면부호에 병기되는 "' " 및 "" "는 각각 동일한 구성요소지만, 후속 공정에 의해 그 형상이 변경되는 것을 나타낸다. 또한 도면부호에 병기되는 "a"는 제1 실시예의 구성요소와 구분하기 위해서 제2 실시예에서 사용되는 것을 의미한다.
다음에, 상기 패턴이 형성된 제4 절연막(59')의 상부 전면에 제5 절연막(63)을 증착하고, 이후 상기 제5 절연막(63)의 상부 전면에 리소그래피 반사방지막인 제2 유기-반사방지막(65)을 형성한 다음에, 제2 마스크(85)를 이용하여 소정의 패턴을 형성하게 된다(도 3c 참조).
상기한 도 3a 내지 도 3c의 공정은 전술한 제1 실시예의 도 2a 내지 도 2c에 도시된 것과 동일한 공정이다.
다음에, 도 3c에서 형성된 패턴을 이용하여 건식 식각 방법으로 식각된 제5 절연막(63a'), 제4 절연막(59"), 제3 절연막(57') 및 제2 절연막(55')을 차례로 식각하며, 이후 상기 제2 마스크(85)와 상기 제2 유기-반사방지막(65)을 제거하게 된다(도 3d 참조).
여기서, 전술한 제1 실시예에서는 제5 절연막(63')은 습식 식각으로 형성되고, 제4 절연막(59"), 제3 절연막(57') 및 제2 절연막(55')은 건식 식각으로 형성되지만, 제2 실시예에서는 제5 절연막(63a'), 제4 절연막(59"), 제3 절연막(57') 및 제2 절연막(55') 모두가 건식 식각으로 형성된다. 따라서, 제1 실시예에서 습식 식각으로 형성된 제5 절연막(63')은 완만한 곡선을 갖지만, 제2 실시예에서는 수직으로 식각된다는 차이점이 있다.
다음에, 도 3d에서 습식 및 건식 식각 방법으로 식각된 부위를 포함하는 상부 전면에 제2 도전체(67a)와 커패시터 절연막(69a)을 차례로 증착하고, 이후 제3 마스크(90a)를 이용하여 소정의 패턴을 형성한 다음에, 습식 식각 방법을 이용하여 커패시터 절연막(69a)을 형성하게 된다(도 3e 참조).
다음에, 도 3e의 감광막인 제3 마스크(90a)를 제거한 이후에, 도전체를 증착하고 다마신 공정을 이용하여 식각된 제3 도전체(71a), 커패시터 절연막(69a') 및 제2 도전체(67a')를 형성하게 된다(도 3f 참조). 여기서 도면부호 A'는 다마신-라인 부분을 나타내며, 도면부호 B'는 다마신-비아 또는 커패시터의 하부-플레이트가 하부 메탈을 통해 연결됨으로써 바이어스 인가시의 패드 역할을 하게 되는 부분을 나타내며, 도면부호 C'는 금속-절연체-금속(MIM) 커패시터 부분을 나타내고 있다.
따라서, 본 발명의 제2 실시예에 따르면, MIM 커패시터를 제조하는 공정이 단순화되고, 기존의 듀얼-다마신 커패시터와 비교하여 동일한 면적에서 커패시터의 정전용량을 크게 할 수 있다.
제3 실시예
이하, 도 4a 내지 도 4f를 참조하여, 본 발명의 제3 실시예에 따른 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 방법을 설명한다.
도 4a 내지 도 4f는 본 발명의 제3 실시예에 따른 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 공정을 나타내는 도면들이다.
종래의 통상적인 MIM 커패시터 공정에서는 MIM 커패시터를 형성하기 위한 여러 공정 단계들이 필요하고, 듀어-다마신 공정을 이용하여 커패시터를 형성시에 라인 정의 시의 화학 기계적 연마(CMP) 공정 동안 커패시터 유전막의 에지 부분의 어택으로 인해 누설 특성이 열악해지는 문제점이 있는데, 본 발명의 제3 실시예에는 이를 해결하기 위한 것이다.
도 4a를 참조하면, 본 발명의 제3 실시예는, 먼저 절연막을 증착하고 마스크(도시되지 않음)를 이용하여 제1 절연막(51)을 형성한 후에, 상기 제1 절연막(51)의 일부에 트렌치 또는 비아를 형성하여 도전체를 증착하고 다마신 방법을 이용하여 제1 도전체(53)를 형성한 다음에, 차례로 절연막을 증착하고 제2 절연막(55), 제3 절연막(57), 제4 절연막(59)을 형성한 후, 상기 제4 절연막(59) 상부에 리소그래피 반사방지막인 제1 유기-반사방지막(Organic-ARC; 61)을 형성한 후에, 제1 마스크(80)를 이용하여 소정의 패턴을 형성하게 된다.
다음에, 전술한 도 4a의 패턴을 이용하여 건식 식각 방법으로 식각된 제4 절연막(59')을 형성하고, 감광막인 상기 제1 마스크(80)와 상기 제1 유기-반사방지막(61)을 제거하게 된다(도 4b 참조). 여기서 도면부호 59는 식각 전의 제4 절연막을 나타내고, 59'는 식각 후에 그 형상이 달라진 제4 절연막을 나타낸다. 이후 도면부호에 병기되는 "' " 및 "" "는 각각 동일한 구성요소지만, 후속 공정에 의해 그 형상이 변경되는 것을 나타낸다. 또한 도면부호에 병기되는 "b"는 제1 실시예의 구성요소와 구분하기 위해서 제3 실시예에서 사용되는 것을 의미한다.
다음에, 상기 패턴이 형성된 제4 절연막(59')의 상부 전면에 제5 절연막(63)을 증착하고, 이후 상기 제5 절연막(63)의 상부 전면에 리소그래피 반사방지막인 제2 유기-반사방지막(65)을 형성한 다음에, 제2 마스크(85)를 이용하여 소정의 패턴을 형성하게 된다(도 4c 참조).
상기한 도 4a 내지 도 4c의 공정은 전술한 제1 및 제2 실시예의 도 2a 내지 도 2c 및 도 3a 내지 도 3f에 도시된 것과 동일한 공정이다.
다음에, 도 4c에서 형성된 패턴을 이용하여 건식 식각 방법으로 제5 절연막(63b'), 제4 절연막(59"), 제3 절연막(57') 및 제2 절연막(55')을 차례로 식각하며, 이후 상기 제2 마스크(85)와 상기 제2 유기-반사방지막(65)을 제거하게 된다(도 4d 참조). 또한, 상기 건식 식각 방법으로 식각되는 부위는 제2 절연막(55')까지 수직 방향으로 식각된다.
다음에, 도 4d에서 습식 및 건식 식각 방법으로 식각된 부위를 포함하는 상부 전면에 커패시터 절연막(69b)을 전면 증착하고, 이후 제3 마스크(90b)를 이용하여 소정의 패턴을 형성한 다음에, 습식 식각 방법을 이용하여 커패시터 절연막(69b)을 형성하게 된다(도 4e 참조). 여기서, 제3 마스크(90b)의 하부 형상이 넓은 이유는 후속 공정에서 하부 메탈 자체를 하부 플레이트로 사용할 경우, 커패시터의 정전용량을 크게 하기 위해서 식각된 홀의 면적을 넓게 형성하게 된다.
다음에, 도 4e의 감광막인 제3 마스크(90b)를 제거한 이후에, 배리어 메탈(70) 및 제3 도전체(71b)를 증착한 이후, CMP 평탄화 공정을 이용하여 제3 도전체(71b), 배리어 메탈(70) 및 커패시터 절연막(69b')을 형성하게 된다(도 4f 참조). 여기서 도면부호 A"는 다마신-라인 부분을 나타내며, 도면부호 B"는 다마신-비아 또는 커패시터의 하부-플레이트가 하부 메탈을 통해 연결됨으로써 바이어스 인가시의 패드 역할을 하게 되는 부분을 나타내며, 도면부호 C"는 금속-절연체-금속(MIM) 커패시터 부분을 나타내고 있다.
본 발명에 따른 제3 실시예에서는 제1 및 제2 실시예와 비교하면, 제2 도전체(57)를 형성하지 않고, 도 4e에 도시된 바와 같은 배리어 메탈(70)을 형성하게 되며, 정전용량을 크게 하기 위해서 홀의 면적을 크게 한다는 점이다.
따라서, 본 발명의 제3 실시예에 따르면, MIM 커패시터를 제조하는 공정이 단순화되고, 기존의 듀얼-다마신 커패시터와 비교하여 우수한 누설 특성을 얻을 수 있다.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
본 발명에 따르면 듀얼-다마신 공정에서의 MIM 커패시터를 제조하는 공정이 단순화되고, 기존의 듀얼-다마신 커패시터와 비교하여 동일한 면적에서 커패시터의 정전용량을 크게 할 수 있다.
또한, 본 발명에 따르면 기존의 듀얼-다마신 커패시터와 비교하여 우수한 누설 특성을 얻을 수 있다.
도 1은 종래 기술에 따른 금속-절연체-금속(Metal-Insulator-Metal; MIM) 커패시터를 제조하는 공정을 나타내는 도면들이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 공정을 나타내는 도면들이다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 따른 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 공정을 나타내는 도면들이다.
도 4a 내지 도 4f는 본 발명의 제3 실시예에 따른 듀얼-다마신 공정을 이용하여 다마신 MIM 커패시터를 제조하는 공정을 나타내는 도면들이다.

Claims (15)

  1. 반도체 기판 상에 증착된 제1 절연막의 일부에 제1 도전체를 형성하는 단계;
    상기 제1 도전체가 형성된 제1 절연막의 상부에 제2 절연막 및 제3 절연막을 증착하는 단계;
    상기 제3 절연막을 식각을 통해 패터닝하는 단계;
    상기 패터닝된 제3 절연막 상부에 제4 절연막을 증착하는 단계;
    상기 제4 절연막을 패터닝한 후, 식각을 통해 트렌치 홀을 형성하는 단계;
    상기 제3 절연막 상에 형성된 패턴을 이용하여 제2 절연막을 등방성 식각하여 비아홀을 형성하는 단계;
    상기 형성된 비아홀 전면에 장벽 금속막을 증착하는 단계;
    상기 형성된 장벽 금속막 전면에 캐패시터 절연막을 증착하는 단계;
    상기 형성된 캐패시터 절연막의 일부를 식각하여 캐패시터가 형성될 영역을 제외한 영역에 형성된 상기 캐패시터 절연막을 제거하는 단계; 및
    상기 형성된 소자의 전면에 제2 도전체를 증착하는 단계;
    를 포함하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 형성된 장벽 금속막은 캐패시터의 하부 플레이트로 사용되는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  3. 제1항 또는 제 2항에 있어서,
    상기 장벽 금속막은 Ti 혹은 Ti/TiN으로 이루어지는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  4. 제1항에 있어서,
    상기 형성된 제2 도전체는 캐패시터 상부 플레이트로 사용되는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  5. 제1항 또는 제4항에 있어서,
    상기 형성된 제2 도전체는 플러그 형성을 위한 메탈로 이루어짐을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  6. 제1항에 있어서,
    상기 제4 절연막을 식각하여 트렌치를 형성할 때, 완만한 경사를 갖도록 이방성 습식 식각을 이용하는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  7. 제1항에 있어서,
    상기 제2 절연막은 한 층 이상으로 형성되는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  8. 제1항에 있어서,
    상기 제3 절연막 및 제4 절연막의 패터닝 전에 반사방지막(ARC)을 더 증착하는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  9. 반도체 기판 상에 증착된 제1 절연막의 일부에 제1 도전체를 형성하는 단계;
    상기 제1 도전체가 형성된 제1 절연막의 상부에 제2 절연막 및 제3 절연막을 증착하는 단계;
    상기 제3 절연막을 식각을 통해 패터닝 하는 단계;
    상기 패터닝 된 제3 절연막 상부에 제4 절연막을 증착하는 단계;
    상기 제4 절연막을 패터닝한 후, 식각을 통해 트렌치 홀을 형성하는 단계;
    상기 제3 절연막상에 형성된 패턴을 이용하여 제2 절연막을 등방성 식각하여 비아홀을 형성하는 단계;
    상기 형성된 비아홀 전면에 캐패시터 절연막을 증착하는 단계;
    상기 캐패시터 절연막을 일부 식각하여 캐패시터가 형성될 영역을 제외한 영역의 상기 캐패시터 절연막을 제거하는 단계;
    상기 형성된 소자 전면에 제2 도전체를 증착하는 단계;
    를 포함하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  10. 제9항에 있어서,
    상기 캐패시터의 하부 플레이트로 제1 도전체를 이용하는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  11. 제9항에 있어서,
    상기 캐피시터의 상부 플레이트로 제2 도전체를 이용하는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  12. 제9항에 있어서,
    상기 제2 도전체를 형성하기 전에 장벽 금속막 층을 더 포함하는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  13. 제12항에 있어서,
    상기 제3 절연막 및 제4 절연막을 패터닝하기 전에 반사방지막(ARC)을 증착하는 것을 더 포함하는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  14. 제9항에 있어서,
    상기 제2 절연막은 한 층 이상으로 이루어지는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
  15. 제9항에 있어서,
    상기 캐패시터의 하부 플레이트의 접촉 면적을 넓히기 위해서 상기 비아홀을 상기 트렌치 홀의 패턴을 이용하여 형성하는 것을 특징으로 하는 듀얼 다마신 패턴을 이용한 캐패시터 제조 방법.
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