KR100637970B1 - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명의 목적은 유전층의 손실로 인한 캐패시턴스 변화를 방지하면서 구리확산에 대한 우수한 배리어 특성을 확보할 수 있는 향상시킬 수 반도체 소자의 MIM 구조 캐패시터 및 그 제조방법을 제공하는 것이다.
본 발명의 목적은 반도체 기판 상에 제 1 금속막의 하부전극, 유전층 및 캡층을 순차적으로 형성하는 단계; 캡층과 유전층의 일부를 식각하여 하부전극과 이격되는 트렌치를 형성하는 단계; 트렌치를 매립하도록 캡층 상부에 제 2 금속막을 증착하는 단계; 및 캡층이 노출되도록 제 2 금속막을 제거하여 상부전극을 형성함과 동시에 표면을 평탄화하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
구리막, MIM, 캐패시터, 유전층, 질화막, 트렌치, 상부전극
Description
도 1은 종래 MIM 구조 캐패시터의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 MIM 구조 캐패시터의 제조방법을 설명하기 위한 순차적 공정 단면도.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 MIM 구조의 캐패시터 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 집적회로는 신호 처리 방식에 따라 크게 입력신호 변화에 의해 출력신호가 온/오프(ON/OFF)형으로 변화되는 디지털형과 입력신호에 의해 출력신호가 선형적으로 변화되는 아날로그형으로 구분된다.
이러한 집적회로들은 디지털형이나 아날로그형에 구분없이 모두 캐패시터에 축적된 전하의 유무에 따라 정보의 기억이 이루어지므로, 이들 회로들이 정상적인 동작 특성을 유지하기 위해서는 소자 제조시 전압이나 온도 변화에 따라 캐패시턴스가 변화되지 않도록 캐패시터를 제조하여야 한다.
이에 따라, CMOS 아날로그 회로와 같은 반도체 집적회로의 제조 시에는 바이어스에 의존하지 않는 폴리실리콘-절연체-폴리실리콘(Poly crystalline silicon -Insulator -Poly crystalline silicon; PIP) 구조나 금속-절연체-금속(Metal-Insulator-Metal; MIM) 구조로 캐패시터를 제조하고 있다.
이 중 MIM 구조의 캐패시터는 단위 면적당 캐패시턴스를 PIP 구조의 캐패시터에 비해 크게 확보하기 어려운 단점을 가지나, 전압 및 온도 변화에 따른 캐패시턴스 특성이 PIP 구조의 캐패시터에 비해 양호하기 때문에, 최근 정밀한 아날로그 소자를 제조하는 데에는 주로 MIM 구조의 캐패시터를 적용하고 있다.
이러한 MIM 구조의 캐패시터 제조방법을 도 1을 참조하여 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 제 1 금속막의 하부전극(11)을 형성하고, 하부전극(11) 상에 유전층(12)을 형성한 후, 유전층(12) 상에 제 2 금속막의 상부전극(13)을 형성하여 MIM 구조의 캐패시터(100)를 형성한다. 여기서, 제 1 금속막은 구리막으로 이루어지고, 제 2 금속막은 티타늄질화막(TiN)으로 이루어지며, 유전층(12)은 질화막으로 이루어져 하부전극(11)으로부터 구리의 확산을 방지하는 배리어로서도 작용한다. 그 다음, 상부전극(13)을 덮도록 기판 전면 상에 사일렌(SiH4)을 이용해 형성된 산화막의 캡층(15)을 형성한다.
그 후, 공지된 듀얼 다마신(dual damascene) 공정에 의해 제 1 층간절연막(16)과 제 2 층간절연막(18)에 의해 서로 절연되면서 상부전극(13) 및 하부전극(11)과 각각 콘택하는 구리막의 제 1 및 제 2 하부배선(19a, 19b)을 형성한다. 이 때, 제 1 층간절연막(16)과 제 2 층간절연막(18) 사이에 배선(19a, 19b)으로부터 구리의 확산을 방지하는 배리어층으로서 제 1 질화막(17)을 개재할 수 있다.
그 다음, 다시 듀얼 다마신 공정에 의해 제 3 층간절연막(21)에 의해 콘택 부분이 서로 절연되면서 제 1 및 제 2 하부배선(19a, 19b)과 콘택하는 구리막의 상부배선(23)을 형성한다. 이때, 제 2 층간절연막(18)과 제 3 층간절연막(21) 사이 및 제 3 층간절연막(21)과 상부배선(23) 사이에도 배선(19a, 19b, 23)으로부터 구리의 확산을 방지하는 배리어층으로서 제 2 및 제 3 질화막(20, 22)을 각각 개재할 수 있다.
상술한 종래 MIM 구조 캐패시터에서 상부전극(13)을 형성하기 위해서는 유전층(12) 상부에 티타늄질화막을 증착하고 포토리소그라피 및 식각공정에 의해 제 2 금속막을 패터닝하여야 한다.
그런데, 티타늄질화막의 식각 시 하부층인 질화막의 유전층(12) 손실이 심하게 발생하여 캐패시터(100)의 캐패시턴스 변화가 야기될 뿐만 아니라 하부전극(11)으로부터의 구리 확산을 방지하는 배리어 특성이 저하되는 문제가 있다.
이러한 문제를 해결하기 위해서는 식각 시의 손실을 감안하여 질화막의 유전층(12) 증착 두께를 증가시키거나 상부전극(13) 형성 후 캡층(15)을 형성하기 전에 별도의 질화막(14)을 더 형성하여야 하나, 이 경우 손실되는 식각 두께의 정도를 정확하게 파악하기가 어렵고, 별도의 질화막(14) 형성으로 인해 공정 단계 및 제조비용이 증가되는 또 다른 문제가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 유전층의 손실로 인한 캐패시턴스 변화를 방지하면서 구리확산에 대한 우수한 배리어 특성을 확보할 수 있는 반도체 소자의 MIM 구조 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적은 반도체 기판; 기판 상에 형성된 제 1 금속막의 하부전극; 하부전극을 덮으면서 순차적으로 형성되고 하부전극과 이격된 트렌치가 형성된 유전층 및 캡층; 및 트렌치에 매립된 제 2 금속막의 상부전극을 포함하는 반도체 소자의 캐패시터에 의해 달성될 수 있다.
여기서, 제 1 금속막은 구리막으로 이루어지고, 제 2 금속막은 티타늄질화막으로 이루어지며, 유전층은 질화막으로 이루어진다.
또한, 상술한 본 발명의 목적은 반도체 기판 상에 제 1 금속막의 하부전극, 유전층 및 캡층을 순차적으로 형성하는 단계; 캡층과 유전층의 일부를 식각하여 하부전극과 이격되는 트렌치를 형성하는 단계; 트렌치를 매립하도록 캡층 상부에 제 2 금속막을 증착하는 단계; 및 캡층이 노출되도록 제 2 금속막을 제거하여 상부전극을 형성함과 동시에 표면을 평탄화하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
여기서, 유전층은 질화막으로 500 내지 1000Å 두께로 형성하고, 트렌치를 형성하는 단계에서 유전층의 식각을 유전층이 300 내지 700Å 정도 남도록 수행한다.
또한, 제 1 금속막은 구리막으로 이루어지고 제 2 금속막은 티타늄질화막으로 이루어진다.
또한, 캡층은 플라즈마강화-화학기상증착(PE-CVD)에 의해 사일렌(SiH4)을 이용해 형성된 산화막으로 500 내지 1000Å의 두께로 형성하고, 상부전극을 형성하는 단계에서 캡층을 약 1/2 정도의 두께만큼 손실시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2f를 참조하여 본 발명의 실시예에 따른 반도체 소자의 MIM 구조 캐패시터 제조방법을 설명한다.
도 2a를 참조하면, 반도체 기판(30) 상에 제 1 금속막의 하부전극(31)을 형성하고, 하부전극(31) 상에 500 내지 1000Å의 두께로 유전층(32)을 형성한다. 여기서, 제 1 금속막은 구리막으로 이루어지고, 유전층(32)은 질화막으로 이루어져 하부전극(31)으로부터 구리의 확산을 방지하는 배리어로서도 작용한다.
도 2b를 참조하면, 유전층(32) 상에 플라즈마강화-화학기상증착(Plasma Enhanced-Chemical Vapor Deposition; PE-CVD)에 의해 사일렌(SiH4)을 이용해 형성된 산화막으로 캡층(33)을 형성한다. 바람직하게, 캡층(33)은 이후 상부전극 형성을 위한 화학기계연마(Chemical Mechanical Polishing; CMP) 공정 시 표면이 일부 손실되는 감안하여 500 내지 1000Å의 두께로 형성한다.
도 2c를 참조하면, 캡층(33) 상부에 포토리소그라피 공정에 의해 상부전극 영역의 캡층(33)을 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 마스크로하여 노출된 캡층(33)과 유전층(32)의 일부를 식각하여 하부전극(31)과 이격되는 트렌치(34)를 형성한다. 이때, 유전층(32)의 식각 두께를 조절하면 원하는 캐패시턴스를 얻을 수 있는데, 바람직하게는 캐패시턴스가 1 내지 1.5F/㎛2 정도가 되도록 유전층(32)이 300 내지 700Å 정도 남도록 식각을 수행한다.
도 2d를 참조하면, 트렌치(34)를 매립하도록 캡층(33) 상부에 제 2 금속막으로서 티타늄질화막(TiN)을 증착한다. 여기서, 티타늄질화막은 CVD에 의해 1500 내지 2000Å의 두께로 증착한다.
도 2e를 참조하면, CMP 공정에 의해 캡층(33)이 노출되도록 티타늄질화막을 제거하여 트렌치(34)에 매립된 형태로 상부전극(35a)을 형성하여 MIM 구조 캐패시터(200)를 형성함과 동시에 기판 표면을 평탄화한다. 이때, 캡층(33)이 약 1/2 정도의 두께만큼 손실되도록 연마 정도를 조절하는 것이 바람직하다.
도 2f를 참조하면, 종래와 마찬가지로 공지된 듀얼 다마신 공정에 의해 제 1 층간절연막(36)과 제 2 층간절연막(38)에 의해 서로 절연되면서 상부전극(35a) 및 하부전극(31)과 각각 콘택하는 구리막의 제 1 및 제 2 하부배선(39a, 39b)을 형성한다. 이때, 제 1 층간절연막(36)과 제 2 층간절연막(38) 사이에 배선(39a, 39b)으로부터 구리의 확산을 방지하는 배리어층으로서 제 1 질화막(37)을 개재할 수 있다.
그 후, 다시 듀얼 다마신 공정에 의해 제 3 층간절연막(41)에 의해 콘택 부분이 서로 절연되면서 제 1 및 제 2 하부배선(39a, 39b)과 콘택하는 구리막의 상부배선(43)을 형성한다. 이때, 제 2 층간절연막(38)과 제 3 층간절연막(41) 사이 및 제 3 층간절연막(41)과 상부배선(43) 사이에도 배선(39a, 39b, 43)으로부터 구리의 확산을 방지하는 배리어층으로서 제 2 및 제 3 질화막(40, 42)을 각각 개재할 수 있다.
상술한 바와 같이, 본 발명에서는 마스크를 이용한 식각공정에 의해 상부전극을 형성하는 대신, 상부전극 형성 부분의 캡층 및 유전층에 트렌치를 형성하고 트렌치에 상부전극 물질인 티타늄질화막을 매립한 후 CMP 공정에 의해 상부전극을 형성하므로, 원치않은 유전층 손실이 방지된다.
이에 따라, 하부전극으로부터의 구리 확산에 대한 유전층의 우수한 배리어 특성을 확보할 수 있고, 트렌치 형성을 위한 유전층의 식각 시 유전층의 식각 두께를 조절하여 원하는 캐패시턴스를 얻을 수 있어 캐패시턴스 변화도 효과적으로 방지할 수 있다.
그 결과, MIM 구조 캐패시터의 특성 및 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (11)
- 반도체 기판;상기 기판 상에 형성된 제 1 금속막의 하부전극;상기 하부 전극 위에 차례로 형성되어 있으며, 상기 하부 전극으로부터 소정의 깊이만큼 떨어져 형성된 트렌치를 가지는 유전층 및 캡층; 및상기 트렌치에 매립된 제 2 금속막의 상부전극을 포함하는 반도체 소자의 캐패시터.
- 제 1 항에 있어서,상기 제 1 금속막은 구리막으로 이루어지고, 상기 제 2 금속막은 티타늄질화막으로 이루어진 반도체 소자의 캐패시터.
- 제 1 항 또는 제 2 항에 있어서,상기 유전층은 질화막으로 이루어진 반도체 소자의 캐패시터.
- 반도체 기판 상에 제 1 금속막의 하부전극, 유전층 및 캡층을 순차적으로 형성하는 단계;상기 캡층과 유전층의 일부를 식각하여 상기 하부전극과 이격되는 트렌치를 형성하는 단계;상기 트렌치를 매립하도록 상기 캡층 상부에 제 2 금속막을 증착하는 단계; 및상기 캡층이 노출되도록 상기 제 2 금속막을 제거하여 상부전극을 형성함과 동시에 표면을 평탄화하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제 4 항에 있어서,상기 유전층은 질화막으로 형성하는 반도체 소자의 캐패시터 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 유전층은 500 내지 1000Å 두께로 형성하는 반도체 소자의 캐패시터 제조방법.
- 제 6 항에 있어서,상기 트렌치를 형성하는 단계에서 상기 유전층의 식각을 상기 유전층이 300 내지 700Å 정도 남도록 수행하는 반도체 소자의 캐패시터 제조방법.
- 제 4 항에 있어서,상기 제 1 금속막은 구리막으로 이루어지고, 상기 제 2 금속막은 티타늄질화막으로 이루어진 반도체 소자의 캐패시터 제조방법.
- 제 4 항에 있어서,상기 캡층은 플라즈마강화-화학기상증착(PE-CVD)에 의해 사일렌(SiH4)을 이용해 형성된 산화막인 반도체 소자의 캐패시터 제조방법.
- 제 4 항 또는 제 9 항에 있어서,상기 캡층은 500 내지 1000Å의 두께로 형성하는 반도체 소자의 캐패시터 제조방법.
- 제 10 항에 있어서,상기 상부전극을 형성하는 단계에서 상기 캡층을 약 1/2 정도의 두께만큼 손실시키는 반도체 소자의 캐패시터 제조방법.
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